TW201335938A - 記憶體系統以及使用測試元件傳輸失效位址至記憶體元件的操作方法 - Google Patents

Abstract

提供修復記憶體系統中的記憶胞的方法與裝置。測試元件藉由根據測試命令來測試記憶體元件而偵測失效位址，且暫時將失效位址儲存於失效位址記憶體（FAM）中。根據失效位址傳輸模式將失效位址傳輸至記憶體元件，暫時儲存於記憶體元件的暫時失效位址儲存器中，且接著儲存於反熔絲陣列中，反熔絲陣列為非揮發性儲存元件。為了確保資料的可靠性，讀取所儲存的資料以驗證資料，且經由資料插腳而將驗證結果以串列或並列傳輸至測試元件。

Description

修復記憶胞的元件與方法、以及包括該元件方法之記憶體系統

本發明概念的實施例是關於記憶體系統，且更特定言之，是關於用於藉由使用測試元件來測試包含非揮發性儲存元件的記憶體元件而修復記憶胞的方法與元件，以及包含所述元件的系統。

半導體晶片是根據半導體製造程序來製造的，且接著使用測試設備以晶圓、晶粒或封裝的形式來測試。經由測試，可挑選出有缺陷的部分或有缺陷的晶片。在半導體晶片的一些記憶胞有缺陷時，藉由修復此等有缺陷的記憶胞來修理所述半導體晶片。

最近，隨著製造諸如動態隨機存取記憶體(dynamic random access memory；DRAM)的半導體晶片的程序變得愈來愈精細，愈加有可能在製造程序期間發生錯誤。且，即使在初始測試時期未偵測到錯誤，在晶片的操作期間仍可能發生錯誤。為解決此問題，已開發各種測試方法與元件。

本發明概念的實施例提供一種用於可靠地修復記憶胞的測試元件。

本發明概念的實施例亦提供一種用於可靠地修復記憶胞的測試方法。

本發明概念的實施例亦提供一種包含用於可靠地修復記憶胞的測試元件與方法的記憶體系統。

本發明概念的技術目標不限於上述揭露內容；對於一般熟習此項技術者而言，基於下文描述，其他目標可變得顯而易見。

根據本發明概念的態樣，一種記憶體系統包含：記憶體元件，包含具有至少N×M的矩陣陣列結構的非揮發性儲存元件，其中N以及M各自表示等於或大於2的整數；以及測試元件，經組態以測試所述記憶體元件。由所述測試元件偵測的失效位址被傳輸至所述記憶體元件且儲存於所述非揮發性儲存元件中。

在實施例中，所述測試元件可包含半導體晶片。

在實施例中，所述半導體晶片可包含錯誤校正碼(error correcting code；ECC)引擎，且所述非揮發性儲存元件可包含具有至少N×M的矩陣陣列結構的反熔絲陣列，其中N以及M各自表示等於或大於2的整數。

在實施例中，所述半導體晶片可包含內建式自測試(built-in self test；BIST)單元，且所述非揮發性儲存元件可包含 具有至少N×M的矩陣陣列結構的反熔絲陣列，其中N以及M各自表示等於或大於2的整數。

在實施例中，所述BIST單元可連接至ECC引擎。

在實施例中，所述半導體晶片可包含錯誤校正碼(ECC)引擎或內建式自測試(BIST)單元，以及經組態以所述失效位址的失效位址記憶體。

在實施例中，所述失效位址記憶體可由控制單元控制。

在實施例中，所述半導體晶片可包含錯誤校正碼(ECC)引擎或內建式自測試(BIST)單元、失效位址記憶體、位址輸出單元、控制輸出單元、資料緩衝器以及控制單元。

在實施例中，所述控制輸出單元可控制所述ECC引擎或所述BIST單元、所述失效位址記憶體、所述資料緩衝器以及所述控制單元的操作。

在實施例中，所述記憶體晶片可包含於記憶體控制器中且連接至中央處理單元(CPU)。

在實施例中，所述CPU可將測試命令供應至所述記憶體元件。

在實施例中，所述測試命令可包含測試開始命令、測試退出命令或失效位址傳輸命令。

在實施例中，所述測試元件可包含於測試設備中。

在實施例中，所述測試設備可包含型樣產生器、探針卡以及插槽。

在實施例中，所述非揮發性儲存元件可包含具有至少N×M的矩陣陣列結構的反熔絲陣列，其中N以及M各自表示等於或大於2的整數。

在實施例中，所述記憶體系統可更包含經組態以儲存所述失效位址的暫時失效位址儲存器。

在實施例中，所述失效位址可在所述控制單元的控制下儲存於所述反熔絲陣列中。

在實施例中，所述控制單元可回應於自解碼單元接收的模式啟用信號而啟動。

在實施例中，所述控制單元控制將所述失效位址寫入至所述反熔絲陣列或自所述反熔絲陣列讀取所述失效位址，且控制在所述記憶體元件之外傳輸驗證結果。

在實施例中，所述反熔絲陣列可連接至經組態以儲存所述失效位址的修復位址儲存器，所述修復位址儲存器可連接至經組態以比較所述失效位址與外部位址的比較單元，且所述比較單元可連接至經組態以選擇所述失效位址以及所述外部位址中的一者的多工器。

根據本發明概念的態樣，一種記憶體元件包含：暫時失效位址儲存器，用於暫時儲存失效位址；非揮發性儲存元件，具有至少N×M的矩陣陣列結構以儲存所述失效位址，其中N以及M各自表示等於或大於2的整數；以及控制單元，經組態以控制儲存於所述暫時失效位址儲存器中的所述失效位址至所述非揮發性 儲存元件的傳輸。

在實施例中，所述非揮發性儲存元件可包含反熔絲陣列。

在實施例中，為了判定是否準確地寫入所述失效位址，所述控制單元可控制自所述反熔絲陣列讀取所述失效位址，且控制在所述記憶體元件之外傳輸驗證結果。

在實施例中，所述控制單元可控制對所述反熔絲陣列進行感測或程式化。

在實施例中，所述反熔絲陣列可連接至經組態以儲存所述失效位址的修復位址儲存器，所述修復位址儲存器可連接至經組態以比較所述失效位址與外部位址的比較單元，且所述比較單元可連接至經組態以選擇所述失效位址以及所述外部位址中的一者的多工器。

在實施例中，所述暫時失效位址儲存器可連接至經組態以接收外部位址的位址緩衝器。

在實施例中，所述控制單元可根據由解碼單元產生的模式啟用信號而啟動。

在實施例中，所述解碼單元可連接至所述位址緩衝器以及經組態以接收控制信號的控制緩衝器。

根據本發明概念的另一態樣，一種測試元件包含：錯誤校正碼(ECC)電路，經組態以偵測且校正失效位元；失效位址記憶體，經組態以儲存所述失效位元的失效位址；以及控制單元，經組態以根據測試命令而控制將所述失效位址儲存於所述失效位 址記憶體中且傳輸至外部。

在實施例中，所述ECC電路可連接至經組態以接收所述失效位元的資料緩衝器。

在實施例中，所述測試命令可包含測試開始命令、測試退出命令或失效位址傳輸命令。

在實施例中，所述ECC電路可包含內建式自測試(BIST)單元。

在實施例中，所述測試元件可包含於記憶體控制器中且連接至中央處理單元(CPU)。

在實施例中，所述測試元件可包含於測試設備中。

在實施例中，所述測試設備可更包含型樣產生器、探針卡以及插槽。

根據本發明概念的另一態樣，一種操作測試元件以傳輸失效位址的方法包含：使用錯誤校正碼(ECC)電路來偵測所述失效位址；將所述失效位址儲存於失效位址記憶體中；根據測試命令而進入失效位址傳輸模式；傳輸包含模式暫存器設定命令的傳輸信號；以及傳輸所述失效位址。

在實施例中，所述失效位址可由ECC引擎或內建式自測試(BIST)單元偵測。

在實施例中，所述傳輸信號可更包含寫入命令以及晶片選擇信號。

在實施例中，所述測試命令可包含指示開始所述失效位 址的傳輸的命令或指示結束所述失效位址的所述傳輸的命令，且所述測試命令是自中央處理單元(CPU)給出。

根據本發明概念的另一態樣，一種操作記憶體元件以將失效位址寫入至所述記憶體元件的方法包含：根據模式暫存器設定命令而接收所述失效位址；將所述失效位址儲存於暫時失效位址儲存器中；以及將所述失效位址儲存於具有至少N×M的矩陣陣列結構的非揮發性儲存元件中，其中N以及M各自表示等於或大於2的整數。

在實施例中，在所述失效位址儲存於所述非揮發性儲存元件中之前，所述方法可更包含檢查所述非揮發性儲存元件的儲存空間。

在實施例中，在所述失效位址儲存於所述非揮發性儲存元件中之後，所述方法可更包含讀取所儲存的失效位址。

在實施例中，在讀取所儲存的失效位址之後，所述方法可更包含將指示所讀取的失效位址的狀態的驗證結果串列或並列傳輸至外部。

根據本發明概念的另一態樣，一種操作測試元件以將失效位址傳輸至記憶體元件的方法包含：藉由錯誤校正碼(ECC)電路來偵測所述失效位址；將所述失效位址儲存於失效位址記憶體中；根據測試命令而進入失效位址傳輸模式；傳輸包含模式暫存器設定命令的傳輸信號；傳輸所述失效位址；根據所述模式暫存器設定命令而接收所述失效位址；將所述失效位址儲存於暫時 失效位址儲存器中；以及將所述失效位址儲存於具有至少N×M的矩陣陣列結構的非揮發性儲存元件中，其中N以及M各自表示等於或大於2的整數。

在實施例中，在所述失效位址儲存於所述非揮發性儲存元件中之前，所述方法可更包含檢查所述非揮發性儲存元件的儲存空間。

根據本發明概念的另一態樣，一種記憶體系統包含：測試元件，經組態以將測試資料提供至記憶體元件；以及所述記憶體元件，包含：內建式自測試(BIST)單元，經組態以測試所述記憶體元件；以及非揮發性儲存元件，具有至少N×M的矩陣陣列結構，其中N以及M各自表示等於或大於2的整數。藉由以所述BIST單元測試所述記憶體元件而產生的失效位址儲存於所述非揮發性儲存元件中。

在實施例中，所述非揮發性儲存元件可包含具有至少N×M的矩陣陣列結構的反熔絲陣列，其中N以及M各自表示等於或大於2的整數。

在實施例中，所述記憶體元件可更包含經組態以暫時儲存所述失效位址的至少兩個失效位址暫存器陣列。

在實施例中，所述BIST單元可根據失效旗標而將所述失效位址傳輸至所述至少兩個失效位址儲存暫存器陣列。

在實施例中，所述失效產生旗標可替換為預充電命令。

100‧‧‧測試元件

110、FAM #1、FAM #2‧‧‧失效位址記憶體

120、7101‧‧‧ECC引擎(或BIST單元)

130、270、360、4100、8110‧‧‧控制單元

140‧‧‧位址輸出緩衝器

141‧‧‧失效位址ADD

150‧‧‧控制輸出單元

151‧‧‧控制信號

160‧‧‧輸入/輸出(I/O)資料緩衝器

200、5000、8200‧‧‧記憶體元件

210‧‧‧位址緩衝器

220‧‧‧控制緩衝器

230‧‧‧資料緩衝器

240‧‧‧解碼單元

250‧‧‧修復位址暫存器

251‧‧‧比較單元

252‧‧‧多工器

260‧‧‧暫時失效位址儲存器

280、3601~3604、5100、7301、8221‧‧‧反熔絲陣列

290、320‧‧‧記憶胞陣列

300‧‧‧記憶體元件

310、3801~3804、5400、7302、8222‧‧‧BIST單元

330‧‧‧暫時失效位址記憶體(FAM)

340‧‧‧熔絲陣列

350‧‧‧熔絲陣列資訊儲存器

360、4100‧‧‧控制單元

1000‧‧‧非揮發性儲存元件

1100‧‧‧熔絲陣列/系統單晶片(SOC)

1110、6510‧‧‧記憶體控制器

1120、6100、7100‧‧‧CPU

1130‧‧‧介面

1200‧‧‧測試設備

1200_1至1200_m‧‧‧位準移位器

1210‧‧‧型樣產生器

1220‧‧‧探針卡

1230‧‧‧插槽

1300‧‧‧感測放大器

1400‧‧‧第一暫存器單元

1500‧‧‧第二暫存器單元

2200‧‧‧模組

3100‧‧‧介面晶片

3200、3300、3400、3500‧‧‧記憶體晶片

3701~3704‧‧‧微凸塊uBump以及TSV

4000、8100‧‧‧控制器

4200、5200‧‧‧I/O電路

5300‧‧‧DRAM核心

6110、7110‧‧‧系統匯流排

6200‧‧‧隨機存取記憶體(RAM)

6300、7200‧‧‧使用者介面

6400‧‧‧數據機

6500‧‧‧記憶體系統

6520、7300‧‧‧記憶體

8120‧‧‧I/O電路

8121‧‧‧控制器傳輸

8122‧‧‧控制器接收器

8210‧‧‧I/O電路

8211‧‧‧接收器

8223‧‧‧DRAM核心

8500、8501‧‧‧光學鏈路

ACT‧‧‧作用命令

ADD‧‧‧失效位址

BL1至BLn‧‧‧位元線

CKE‧‧‧輸入時脈啟用信號

CLK‧‧‧時脈信號

CMD‧‧‧命令線

CS‧‧‧晶片選擇信號

com、Control‧‧‧測試命令

DQ‧‧‧測試資料

DQ0至DQ7‧‧‧資料插腳

DQS‧‧‧資料選通

E/O‧‧‧將電信號轉換為光信號的元件

EDQ‧‧‧測試資料

F-CA‧‧‧行失效位址

F-RA‧‧‧列失效位址

FAM1至FAMn‧‧‧失效位址陣列

Info_FA、Info_DC‧‧‧資訊

MRS‧‧‧模式暫存器設定命令

O/E‧‧‧將光信號轉換為電信號的元件

OUT1至OUTn‧‧‧熔絲資料

Pre‧‧‧預充電命令

rData、RDQ‧‧‧讀取資料

RD‧‧‧讀取命令

S100、S105、S110、S120、S130、S140、S150、S160、S170、S180、S190、S200、S300、S310、S320、S330、S340、S350、S360、S370‧‧‧操作

wData‧‧‧寫入資料

WL1至WLm‧‧‧字元線

WLP1至WLPm‧‧‧電壓信號

WR‧‧‧寫入命令

本發明概念的前述及其他特徵與優點將自如附圖所說明的本發明概念的較佳實施例的更特定描述顯而易見，在所述附圖中，相似參考數字在不同視圖中指相同部分。所述圖式未必按照比例繪製，而是著重於說明本發明概念的原理。

圖1至圖4為根據本發明概念的實施例的記憶體系統的概念圖。

圖5說明根據本發明概念的實施例的測試元件的電路方塊圖。

圖6A為說明根據本發明概念的實施例的包含測試元件的系統單晶片(SOC)的圖式。

圖6B為說明根據本發明概念的實施例的使用測試元件的測試設備的圖式。

圖7說明根據本發明概念的實施例的記憶體元件的電路方塊圖。

圖8為說明根據本發明概念的實施例的非揮發性儲存元件的圖式。

圖9說明根據本發明概念的實施例的模組的結構。

圖10及圖11為說明根據本發明概念的實施例在傳輸失效位址時的時序的時序圖。

圖12為說明根據本發明概念的例示性實施例在並列傳輸驗 證結果時的時序的時序圖。

圖13為說明根據本發明概念的例示性實施例待並列傳輸的驗證結果的表格。

圖14為說明根據本發明概念的例示性實施例在傳輸驗證結果時的時序的時序圖。

圖15為說明根據本發明概念的例示性實施例待串列傳輸的驗證結果的表格。

圖16及圖17為說明根據本發明概念的例示性實施例的操作測試元件的方法的時序圖。

圖18為根據本發明概念的另一例示性實施例的記憶體系統的概念圖。

圖19說明根據本發明概念的另一例示性實施例的記憶體元件的電路方塊圖。

圖20及圖21為說明根據本發明概念的例示性實施例的記憶體元件的操作的時序圖。

圖22為說明根據本發明概念的例示性實施例的操作記憶體元件的方法的流程圖。

圖23為說明根據本發明概念的例示性實施例的記憶體系統的光學鏈路的圖式。

圖24說明根據本發明概念的例示性實施例的應用了記憶體系統的矽通孔(TSV)堆疊晶片。

圖25(a)~圖25(d)說明根據本發明概念的例示性實施例的記 憶體系統的各種介面。

圖26及圖27為說明根據本發明概念的例示性實施例的記憶體系統的系統連接的圖式。

現將參看附圖來更全面描述各種實施例，附圖中繪示了一些實施例。然而，本發明概念可按照不同形式來體現且不應解釋為限於本文所闡述的實施例。實情為，提供此等實施例，以使得本揭露將為全面且完整的，且向熟習此項技術者完全傳達本發明概念。在諸圖中，相似參考數字表示相似部件，且為了清楚起見，可能誇示了層以及區域的大小以及相對大小。

本文中所使用的術語僅是出於描述特定實施例的目的，且不意欲限制本發明概念。如本文中所使用，單數形式「一個」以及「該」意欲亦包含複數形式，除非上下文另有清楚指示。應進一步理解，術語「包括」在用於本說明書中時指定所敍述的特徵、整體、步驟、操作、部件及/或組件的存在，但不排除一或多個其他特徵、整體、步驟、操作、部件、組件及/或其群組的存在或添加。

除非另有定義，否則本文中所使用的所有術語(包含技術以及科學術語)具有與一般熟習本發明概念所屬技術者通常所理解者相同的含義。應進一步理解，術語(諸如，常用字典中所定義的術語)應被解釋為具有與其在相關技術背景中的含義一致 的含義，且不應以理想化或過度正式的意義來解釋，除非本文中明確地如此定義。

圖1至圖4為根據本發明概念的實施例的記憶體系統的概念圖。

參看圖1，記憶體系統包含測試元件100以及記憶體元件200。測試元件100傳輸控制信號，所述控制信號包含失效位址、指示操作記憶體元件200的命令以及資料DQ。雖然未繪示，但測試元件100可包含於記憶體控制器或測試設備中。記憶體元件200包含動態隨機存取記憶體(DRAM)，其為揮發性記憶體。或者，記憶體元件200可包含非揮發性記憶體，例如，磁阻性RAM(MRAM)、電阻性RAM(RRAM)、相變RAM(PRAM)或「反及」(NAND)快閃記憶體。記憶體元件200包含非揮發性儲存元件，其包含反熔絲陣列。非揮發性儲存元件用於儲存失效位址。非揮發性儲存元件可包含MRAM、RRAM、PRAM、「反及」快閃記憶體或其類似者。記憶體元件200根據控制信號而操作，且將資料DQ傳輸至測試元件100。

參看圖2，測試元件100包含錯誤校正碼(ECC)引擎。ECC引擎自接收自記憶體元件200的資料DQ偵測失效位元以及失效位址，且校正所述失效位元。記憶體元件200包含反熔絲陣列，且儲存自測試元件100接收的失效位址。失效記憶胞是基於所儲存的失效位址來修復。

參看圖3，測試元件100包含內建式自測試(BIST)單 元。BIST單元對測試元件100或記憶體元件200進行測試。為了測試記憶體元件200，產生測試資料且將測試資料傳輸至記憶體元件200。藉由將測試資料寫入至記憶胞且接著自記憶胞讀取測試資料來偵測失效記憶胞。作為失效記憶胞的位址的失效位址暫時儲存於測試元件100中且接著傳輸至記憶體元件200。所傳輸的失效位址儲存於反熔絲陣列中以便修復失效記憶胞。

參看圖4，測試元件100包含BIST單元以及ECC引擎。記憶體元件200是使用BIST單元來測試，且失效位址儲存於記憶體元件200中所包含的反熔絲陣列中。作為在記憶體元件200的操作期間發生的失效位元的位址的失效位址是使用ECC引擎來偵測，且儲存於記憶體元件200的反熔絲陣列中。在記憶體元件200不操作時，記憶體元件200可根據自中央處理單元(CPU)給出的測試命令使用BIST單元來測試。在記憶體元件200操作時，失效位址可使用ECC引擎來偵測。

圖5說明根據本發明概念的實施例的測試元件100的電路方塊圖。

參看圖5，測試元件100包含失效位址記憶體110、ECC引擎(或BIST單元)120、控制單元130、位址輸出緩衝器140、控制輸出單元150以及輸入/輸出(I/O)資料緩衝器160。失效位址記憶體110儲存由ECC引擎(或BIST單元)120偵測到的失效位址ADD 141。失效位址記憶體110可被實施為暫存器、靜態隨機存取記憶體(SRAM)或非揮發性記憶體。位址輸出緩衝器140 連接至失效位址記憶體110，且將失效位址ADD 141傳輸至記憶體元件200。控制輸出單元150將控制信號151傳輸至記憶體元件200，控制信號151包含讀取命令、寫入命令、預充電命令、模式暫存器設定命令及其類似者。控制輸出單元150連接至控制單元130且由控制單元130控制。I/O資料緩衝器160由控制單元130控制，且接收或傳輸輸入/輸出(I/O)資料。I/O資料可僅包含用於測試記憶體元件200的測試資料。自記憶體元件200接收的資料經由I/O資料緩衝器160而傳輸至ECC引擎(或BIST單元)120。控制單元130連接至ECC引擎(或BIST單元)120、失效位址記憶體110、位址輸出單元140、控制輸出緩衝器150以及I/O資料緩衝器160。控制單元130自CPU接收測試命令。測試命令可包含測試開始命令、測試退出命令、指示開始失效位址ADD的傳輸的命令以及指示結束失效位址ADD的傳輸的命令。由ECC引擎(或BIST單元)120偵測到的失效位址ADD 141根據所接收的測試命令而受控制，以儲存於失效位址記憶體110中。且，失效位址ADD 141以及控制信號151的傳輸是使用位址輸出單元140以及控制輸出單元150來控制的。

圖6A為說明根據本發明概念的實施例的包含測試元件100的系統單晶片(SOC)1100的圖式。

參看圖6A，SOC 1100包含CPU 1120、記憶體控制器1110以及介面1130。記憶體控制器1110包含測試元件100。測試元件100包含ECC引擎(或BIST單元)120、失效位址記憶體(FAM) 110、控制單元等，其為圖5所說明的測試元件100的部件。記憶體控制器1110連接至CPU 1120以自CPU 1120接收測試命令Com。測試命令Com可包含測試開始命令、測試退出命令、指示開始失效位址的傳輸的命令以及指示結束失效位址的傳輸的命令。失效位址、控制信號以及資料經由介面1130而傳輸至記憶體元件200。

圖6B為說明根據本發明概念的實施例的使用測試元件100的測試設備1200的圖式。

參看圖6B，測試設備1200包含測試元件100、型樣產生器1210、探針卡1220以及插槽1230。型樣產生器1200產生各種測試資料來測試記憶體元件200。探針卡1220直接經由探針而接觸記憶體元件200的測試襯墊(test pad)，以便傳輸測試資料。插槽1230在記憶體元件200的測試期間固定記憶體元件200。

圖7說明根據本發明概念的實施例的記憶體元件200的電路方塊圖。

參看圖7，記憶體元件200包含位址緩衝器210、控制緩衝器220、資料緩衝器230、解碼單元240、修復位址暫存器250、比較單元251、多工器(MUX)252、暫時失效位址儲存器260、控制單元270、反熔絲陣列280(其為非揮發性儲存元件)以及記憶胞陣列290。

失效位址是經由位址緩衝器210而接收且暫時儲存於暫時失效位址儲存器260中。暫時失效位址儲存器260可被實施為 暫存器陣列、SRAM或非揮發性記憶體。解碼單元240經由控制緩衝器220而接收控制信號，執行解碼且產生模式啟用信號。控制信號包含讀取命令、寫入命令、預充電命令、模式暫存器設定信號及其類似者。控制單元270根據模式啟用信號而啟動，且將失效位址儲存於反熔絲陣列280(其為非揮發性記憶體儲存元件)中。控制單元270感測所儲存的失效位址以驗證所述失效位址是否被正確地程式化。程式化的結果(驗證結果)經由資料輸出插腳而傳輸至測試元件100。反熔絲陣列280(其為非揮發性儲存元件)連接至修復位址暫存器250，而修復位址暫存器250經組態以儲存失效位址。修復位址暫存器250連接至比較單元251，而比較單元251經組態以比較失效位址與外部位址。比較單元251連接至多工器(MUX)252，而多工器252經組態以選擇失效位址以及外部位址中的一者。經由I/O資料緩衝器230而接收的資料可用作用於選擇記憶體模組上的晶片的晶片選擇信號(組件指定)。

圖8為說明根據本發明概念的實施例的非揮發性儲存元件1000的圖式。

參看圖8，非揮發性儲存元件1000包含：熔絲陣列1100，熔絲陣列1100上安置了多個熔絲1110；位準移位器1200_1至1200_m，其產生高電壓以改變多個熔絲1110的電阻狀態；以及感測放大器1300，其感測/放大儲存於熔絲陣列1100中的資訊。非揮發性儲存元件1000更包含第一暫存器單元1400以及第二暫存器單元1500以儲存在讀取儲存於反熔絲陣列1100中的資訊時產 生的熔絲資料。第一暫存器單元1400以及第二暫存器單元1500中的每一者可被實施為包含多個暫存器的移位暫存器。

熔絲陣列1100包含多個熔絲1110，熔絲1110中儲存了資訊。熔絲陣列1100可包含雷射熔絲(其連接是經由雷射輻射來控制)或可包含電熔絲(其連接是根據電信號來控制)。另外，熔絲陣列1100可包含反熔絲，其狀態根據電信號(例如，高電壓信號)而自高電阻狀態改變至低電阻狀態。熔絲陣列1100可包含上述各種類型的熔絲中的任何類型的熔絲。在以下實施例中，假設熔絲陣列1100為包含反熔絲的反熔絲陣列。且，下文中，儲存於反熔絲中的資訊或自反熔絲讀取的資料將稱為熔絲資料。

反熔絲陣列1100具有一種陣列結構，在所述陣列結構中，多個熔絲1110安置於多個列以及多個行的交叉處。舉例而言，若反熔絲陣列1100包含m個列(row)以及n個行(column)，則反熔絲陣列1100包含m×n個反熔絲1110。反熔絲陣列1110包含m條字元線WL1至WLm以及n條位元線BL1至BLn，所述m條字元線WL1至WLm用於存取安置於m個列中的反熔絲，且所述n條位元線BL1至BLn對應於n個行而安置以便遞送自多個反熔絲1110讀取的資訊。

反熔絲陣列1100儲存與非揮發性儲存元件1000的操作相關的各種資訊。舉例而言，反熔絲陣列1100可儲存用於設定非揮發性儲存元件1000的操作環境的多段設定資訊。所述多段設定資訊是藉由將自位準移位器1200_1至1200_m提供的電壓信號 WLP1至WLPm供應至反熔絲陣列1100來改變多個反熔絲1110的狀態而程式化。不同於一般熔絲電路(例如，雷射熔絲電路或電熔絲電路)，資訊是藉由將多個反熔絲1110自高電阻狀態程式化至低電阻狀態而儲存於多個反熔絲1110中。多個反熔絲1110可具有介電質層安置於兩個導電層之間的結構(亦即，電容器結構)。多個反熔絲1110是藉由在兩個導電層之間施加高電壓來使介電質層崩潰而程式化。

在對反熔絲陣列1100進行程式化之後，對反熔絲陣列1100執行讀取操作，同時開始非揮發性儲存元件1000的驅動。可與反熔絲陣列1100的驅動同時或在非揮發性儲存元件1000的驅動之後的預定設定時間，對反熔絲陣列1100執行讀取操作。在反熔絲陣列1100中，經由字元線WL1至WLm而提供字元線選擇信號，且將儲存於選定的反熔絲1110中的資訊經由位元線BL1至BLn而提供至感測放大器1300。根據陣列結構的特性，可藉由驅動字元線WL1至WLm以及位元線BL1至BLn來隨機存取儲存於反熔絲陣列1100中的資訊。

舉例而言，因為依序驅動字元線WL1至WLm，所以在反熔絲陣列1100中自第一列至第m列依序存取多個反熔絲1110。自多個反熔絲1110依序存取的資訊被提供至感測放大器1300。感測放大器1300包含一或多個感測放大器電路。舉例而言，在反熔絲陣列1100包含n個行時，感測放大器1300包含對應於n個行的n個感測放大器電路。n個感測放大器電路分別連接至n條位元 線BL1至BLn。圖1說明兩個感測放大器電路對應於n條位元線BL1至BLn中的每一者而安置的狀況。舉例而言，奇數感測放大器電路以及偶數感測放大器對應於第一位元線BL1而安置。奇數感測放大器電路感測/放大且輸出儲存於連接至奇數字元線WL1、WL3、WL5、……的反熔絲1110中的資訊。偶數感測放大器電路感測/放大且輸出儲存於連接至偶數字元線WL2、WL4、WL6、……的反熔絲1110中的資訊。然而，本發明概念不限於此，且感測放大器電路可按照各種形狀中的任一者而配置。舉例而言，僅一個感測放大器電路可對應於一條位元線而配置，或三個或三個以上感測放大器電路可對應於一條位元線而配置。

感測放大器1300感測/放大且輸出自反熔絲陣列1100存取的資訊。所感測/所放大的資訊為熔絲資料OUT1至OUTn，其實際上用於設定非揮發性儲存元件1000的操作環境。如上所述，由於圖1說明兩個感測放大器電路對應於每一位元線而安置的狀況，因此，實際上一段熔絲資料(例如，第一熔絲資料OUT1)可包含奇數段熔絲資料以及偶數段熔絲資料。

自感測放大器1300輸出的熔絲資料OUT1至OUTn被提供至第一暫存器單元1400。第一暫存器單元1400可被實施為移位暫存器，在所述移位暫存器中，多個暫存器串聯連接以依序遞送信號。且，包含於第一暫存器單元1400中的暫存器的數目小於包含於反熔絲陣列1100中的多個反熔絲1110的數目。且，包含於第一暫存器單元1400中的暫存器的數目可基於包含於反熔絲陣列 1100中的行的數目來判定。舉例而言，在反熔絲陣列1100包含n個行時，第一暫存器單元1400可包含n個暫存器。另外，如上所述，在兩個感測放大器電路對應於每一位元線而配置時，第一暫存器單元1400可包含2×n個暫存器。

第一暫存器單元1400以反熔絲陣列1100中的列為單位來接收熔絲資料OUT1至OUTn。舉例而言，在自反熔絲陣列1100中的列選擇一個列時，將儲存於連接至選定的列的字元線的反熔絲1110中的熔絲資料OUT1至OUTn並列提供至第一暫存器單元1400。第一暫存器單元1400藉由以位元為單位來移位所提供的熔絲資料OUT1至OUTn而將熔絲資料OUT1至OUTn提供至第二暫存器單元150。第二暫存器單元1500可被實施為移位暫存器，在所述移位暫存器中，多個暫存器串聯連接以依序遞送信號。包含於第二暫存器單元1500中的暫存器的數目可等於包含於反熔絲陣列1100中的多個反熔絲1110的數目。儲存於第二暫存器單元1500中的熔絲資料OUT1至OUTn可用作用於設定非揮發性儲存元件1000的操作環境的資訊。舉例而言，儲存於第二暫存器單元1500中的熔絲資料OUT1至OUTn中的一些可用作用於將包含於非揮發性儲存元件1000中的記憶胞(未繪示)替換為冗餘記憶胞的資訊Info_FA，且熔絲資料OUT1至OUTn中的一些可用作用於調整產生於非揮發性儲存元件1000中的電壓的修整資訊Info_DC。

為了儲存來自反熔絲陣列1100的熔絲資料OUT1至 OUTn，需要如下暫存器：連接至感測放大器1300以便暫時儲存熔絲資料OUT1至OUTn的暫存器；以及鄰近於使用熔絲資料OUT1至OUTn的非揮發性儲存元件1000的各種電路區塊(例如，列解碼器及行解碼器或直流(DC)電壓產生器)而安置以便將熔絲資料OUT1至OUTn提供至電路區塊的暫存器。

根據本發明概念的例示性實施例，第一暫存器單元1400自感測放大器1300接收熔絲資料OUT1至OUTn，且將熔絲資料OUT1至OUTn傳輸至鄰近於此等電路區塊而安置的第二暫存器單元1500。特定言之，反熔絲陣列1100具有陣列結構，且第一暫存器單元1400包含暫存器，其數目對應於包含於反熔絲陣列1100中的行的數目。因此，包含於第一暫存器單元1400中的暫存器的數目小於包含於反熔絲陣列1100中的多個反熔絲1110的數目。舉例而言，在一個感測放大器電路對應於每一位元線而配置時，第一暫存器單元1400包含n個感測放大器電路。因此，與熔絲資料OUT1至OUTn相關的第一暫存器單元1400中的暫存器的數目不需為m×n，且因此可為n。特定言之，即使大數目的反熔絲1110包含於反熔絲陣列1100中，但根據反熔絲陣列1100的結構，包含於第一暫存器單元1400中的暫存器的數目可限於n。因此，可防止包含於第一暫存器單元1400中的暫存器的數目成比例地增大。

圖9說明根據本發明概念的實施例的模組2200的結構。

參看圖9，模組2200包含記憶體，所述記憶體包含根據 本發明概念的例示性實施例的記憶體元件。舉例而言，模組2200包含八個DRAM。DRAM中的每一者包含反熔絲陣列(其為非揮發性儲存元件)。在失效位址儲存於DRAM5中時，記憶體控制器可藉由將資料「0」僅傳輸至DRAM5來選擇DRAM5。包含於DRAM中的每一者中的反熔絲陣列用於將所產生的失效位址儲存於所述DRAM中。命令以及位址由八個DRAM共用。

圖10及圖11為說明根據本發明概念的實施例在傳輸失效位址時的時序的時序圖。

參看圖10，經由命令線CMD而接收模式設定暫存器命令MRS、作用命令ACT、讀取命令RD以及寫入命令WR。經由位址線ADD而接收列失效位址F-RA以及行失效位址F-CA。在圖9的模組2200中，可藉由經由資料插腳DQ來僅接收資料「0」(邏輯低)而在八個DRAM中選擇DRAM5。由於經由資料插腳DQ0至DQ7而接收的資料全部變為邏輯「低」，因此失效位址儲存於反熔絲陣列(其為包含於DRAM5中的非揮發性儲存元件)中。在依序輸入模式暫存器設定命令MRS、作用命令ACT以及寫入命令WR且輸入列失效位址F-RA以及行失效位址F-CA之後，經由資料插腳DQ而將資料「0」作為最終晶片選擇資料來供應，且將失效位址儲存於反熔絲陣列中。此區段為失效位址傳送區段。驗證區段為介於當根據讀取命令RD而讀取經程式化的失效位址且當接收另一模式暫存器設定命令MRS兩者之間的區段。當在接收到讀取命令之後輸入另一模式暫存器設定命令MRS時，完成驗證 程序。

圖11的時序圖類似於圖10的時序圖，不同之處在於藉由經由位址線ADD而僅接收列失效位址F-RA來修復對應於失效位址的記憶胞。且，在執行驗證程序以再次讀取失效位址時，根據預充電命令而完成驗證程序，並退出當前模式。

圖12為說明根據本發明概念的例示性實施例在並列傳輸驗證結果時的時序的時序圖。

參看圖12，在經由命令線CMD而輸入模式暫存器設定命令MRS、作用命令ACT以及寫入命令WR時，將列失效位址F-RA以及行失效位址F-CA儲存於反熔絲陣列(其為非揮發性記憶體元件)中。接著，藉由讀取列失效位址F-RA以及行失效位址F-CA而檢查所儲存的列失效位址F-RA以及行失效位址F-CA的狀態以對其進行驗證，且經由資料插腳DQ0、DQ1以及DQ2而將所得驗證結果傳輸至測試元件100。舉例而言，經由資料插腳DQ0、DQ1以及DQ2而並列傳輸邏輯低(「L」)的驗證結果。傳輸至其他資料插腳DQ3、……、DQ7的值未由記憶體控制器辨識。

圖13為說明根據本發明概念的例示性實施例待並列傳輸的(be transmitted in parallel)驗證結果的表格。

參看圖13，藉由讀取儲存於反熔絲陣列(其為非揮發性記憶體)中的驗證結果而檢查驗證結果的狀態。經由資料插腳DQ0、DQ1以及DQ2而傳輸的驗證結果全部為邏輯低(狀況1)意謂程式化正常完成且失效位元替換為列冗餘記憶胞。經由資料 插腳DQ0、DQ1以及DQ2而傳輸的驗證結果分別為邏輯低、低以及高(狀況2)意謂程式化正常完成且失效位元替換為行冗餘記憶胞。經由資料插腳DQ0、DQ1以及DQ2而傳輸的驗證結果分別為邏輯低、高以及低(狀況3)意謂程式化正常完成且失效位元替換為單個冗餘記憶胞。經由資料插腳DQ0、DQ1以及DQ2而傳輸的驗證結果分別為邏輯低、高以及高(狀況4)意謂未針對未來使用給出具體含義。狀況5至8各自表示不完全地執行程式化。經由資料插腳DQ0、DQ1以及DQ2而傳輸的驗證結果分別為邏輯高、低以及低(狀況5)意謂對記憶胞執行的破裂(rupture)程序有問題。經由資料插腳DQ0、DQ1以及DQ2而傳輸的驗證結果分別為邏輯高、低以及高(狀況6)意謂破裂程序仍在進行中。在此狀況下，可暫時延遲驗證，且接著根據讀取命令RD而請求驗證。經由資料插腳DQ0、DQ1以及DQ2而傳輸的驗證結果分別為邏輯高、高以及低(狀況7)意謂無可用冗餘記憶胞。因此，失效位元無法修復，且因此應替換為另一記憶胞。經由資料插腳DQ0、DQ1以及DQ2而傳輸的驗證結果全部為邏輯高(狀況8)意謂未選擇當前晶片。經由資料插腳DQ0、DQ1以及DQ2而將驗證結果並列傳輸至測試元件100。

圖14為說明根據本發明概念的例示性實施例在傳輸驗證結果時的時序的時序圖。

參看圖14，串列傳輸圖13所說明的驗證結果。舉例而言，經由資料插腳DQ0而串列傳輸3位元驗證結果。可經由資料 插腳DQ7而將相同3位元驗證結果傳輸至測試元件100。

圖15為說明根據本發明概念的例示性實施例待串列傳輸的(be transmitted in series)驗證結果的表格。

參看圖15，狀況1(LLL)表示失效位元替換為列冗餘記憶胞。舉例而言，經由一個資料插腳DQ而將3位元驗證結果串列傳輸至測試元件100。狀況6(HLH)表示破裂程序仍在進行中，其中經由資料插腳DQ0、DQ1、DQ2以及DQ3而將3位元驗證結果串列傳輸至測試元件100。

圖16及圖17為說明根據本發明概念的例示性實施例的操作測試元件的方法的時序圖。

參看圖16，測試元件如下所述而執行失效位址偵測以及傳輸。首先，使用ECC引擎或BIST單元來偵測失效位址(操作S100)。接著，將所偵測的失效位址儲存於失效位址記憶體(FAM)中(操作S105)。接著，根據自CPU給出的測試命令而進入失效位址傳輸模式(操作S110)。測試命令包含測試開始命令、測試退出命令、指示開始失效位址的傳輸的命令以及指示結束失效位址的傳輸的命令。接著，傳輸模式暫存器設定命令、晶片選擇信號以及失效位址(操作S120)。

參看圖17，記憶體元件接收模式暫存器設定命令、寫入命令、晶片選擇信號以及失效位址(操作S130)。接著，將失效位址儲存於暫時失效位址儲存器中(操作S140)。接著，進入對非揮發性儲存元件進行程式化的模式(操作S150)。接著，檢查反熔絲 陣列(其為非揮發性儲存元件)的儲存空間(操作S160)。接著，對反熔絲陣列(其為非揮發性儲存元件)進行程式化(操作S170)。接著，讀取經程式化的資料以驗證所儲存的失效位址(操作S180)。接著，檢查所儲存的資料的狀態，且接著將驗證結果傳輸至外部(操作S190)。最終，將失效位元替換為另一記憶胞(操作S200)。

圖18為根據本發明概念的另一例示性實施例的記憶體系統的概念圖。

參看圖18，記憶體系統包含測試元件100以及記憶體元件200。測試元件100傳輸失效位址、控制信號以及資料DQ。記憶體元件200包含BIST單元以及反熔絲陣列(其為非揮發性記憶體元件)。BIST單元經由測試元件100根據自測試元件100接收的測試命令來測試記憶體元件200，且將失效位址儲存於反熔絲陣列(其為非揮發性記憶體元件)中。

圖19說明根據本發明概念的另一例示性實施例的記憶體元件300的電路方塊圖。

參看圖19，記憶體元件300包含：熔絲陣列340，其為經建構以將失效位址作為程式化資料來儲存的非揮發性記憶體；暫時失效位址記憶體(FAM)330；熔絲陣列資訊儲存器350，其經組態以儲存關於熔絲的資訊；控制單元360，其經組態以控制熔絲陣列340以及熔絲陣列資訊儲存器350；BIST單元310，其經組態以偵測失效位址；以及記憶胞陣列320。BIST單元310自測 試元件接收測試命令Control以及測試資料DQ，且藉由以下方式來偵測失效位址：將測試資料DQ寫入至記憶胞陣列320且接著自記憶胞陣列320讀取測試資料DQ。在出現失效位元時，對應於失效位元的失效旗標以及失效位址傳輸至FAM 330。FAM 330可被實施為包含多個失效位址陣列FAM1、……、FAMn的暫存器。控制單元360可使用熔絲陣列資訊儲存器350來檢查熔絲陣列340的空間。控制單元360亦可控制待儲存於熔絲陣列340(其為非揮發性儲存元件)中的程式化命令以及程式化位址。根據控制信號將測試命令供應至測試元件，且因此啟動BIST單元310。並且，根據控制信號將儲存於FAM 330中的失效位址傳輸至熔絲陣列340。

圖20及圖21為說明根據本發明概念的例示性實施例的記憶體元件的操作的時序圖。

參看圖20，經由命令線CMD而輸入作用命令ACT以及讀取命令RD。經由資料插腳DQ而輸入測試資料EDQ。將測試資料EDQ寫入至記憶胞陣列，且藉由根據讀取命令RD來讀取儲存於記憶胞陣列中的測試資料EDQ而產生讀取資料RDQ。在失效旗標信號自邏輯高改變至邏輯低時，將第N列位址寫入至失效位址記憶體FAM #1。在再次出現失效旗標時，將第N+1列位址寫入至失效位址記憶體FAM #2。與時脈信號CLK同步而輸入此命令以及資料，且亦與時脈信號CLK同步而輸入時脈啟用信號CKE以及晶片選擇信號。

參看圖21，經由命令線CMD而輸入作用命令ACT、讀取命令RD以及預充電命令Pre。圖21的時序圖實質上類似於圖20的時序圖，不同之處在於，在輸入預充電命令Pre時，將第N列位址傳輸至失效位址記憶體FAM #1，且在再次輸入預充電命令Pre時，將第N+1列位址傳輸至失效位址記憶體FAM #2。圖19的FAM 330可被實施為暫存器、SRAM或其類似者。

圖22為說明根據本發明概念的例示性實施例的操作記憶體元件的方法的流程圖。

參看圖22，記憶體元件自測試元件接收作用命令、寫入命令以及讀取命令(操作S300)。接著，根據命令而啟動記憶體元件的BIST單元(操作S310)。接著，偵測失效位址，產生失效旗標或接收預充電命令(操作S320)。接著，根據失效旗標或預充電命令而將失效位址儲存於失效位址記憶體中(操作S330)。接著，熔絲陣列進入對失效位址進行程式化的程式化模式(操作S340)。接著，檢查熔絲記憶體的容量(操作S350)。接著，對熔絲陣列進行程式化(操作S360)。此後，修復失效位元(操作S370)。

圖23為說明根據本發明概念的例示性實施例的記憶體系統的光學鏈路的圖式。

參看圖23，記憶體系統包含控制器8100以及記憶體元件8200。控制器8100包含控制單元8110、控制器傳輸器8121以及控制器接收器8122。控制單元8110包含ECC引擎或BIST單元。控制器傳輸器8121包含將電信號轉換為光信號的元件E/O。控制 器接收器8122包含將光信號轉換為電信號的元件O/E。記憶體元件8200包含反熔絲陣列8221(其為非揮發性儲存元件)、BIST單元8222、DRAM核心8223、傳輸器8312以及接收器8211。傳輸器8312包含將電信號轉換為光信號的元件E/O。接收器8211包含將光信號轉換為電信號的元件O/E。控制器8100以及記憶體元件8200經由光學鏈路8500以及光學鏈路8501而連接以傳輸且接收資料。根據本發明概念的另一例示性實施例，可經由一個光學鏈路來傳輸以及接收資料。控制器8100的I/O電路8120以及記憶體元件8200的I/O電路8210經由光學鏈路8500以及光學鏈路8501而連接。

圖24說明根據本發明概念的例示性實施例的應用了記憶體系統的矽通孔(through-silicon-via；TSV)堆疊晶片。

參看圖24，介面晶片3100作為最下層而安置，且記憶體晶片3200、3300、3400以及3500依序安置於介面晶片3100上。介面晶片3100可包含ECC引擎或BIST單元、記憶體控制器以及CPU。記憶體晶片3200、3300、3400以及3500包含反熔絲陣列3601、3602、3603以及3604(其為非揮發性儲存元件)與BIST單元3801、3802、3803以及3804。記憶體晶片的失效位址是使用介面晶片3100的測試元件(未繪示)來偵測的，且儲存於記憶體晶片的反熔絲陣列中。此等晶片經由其中形成的微凸塊uBump以及TSV(3701、3702、3703以及3704)而連接。舉例而言，堆疊晶片的數目可為一或多個。

圖25(a)~圖25(d)說明根據本發明概念的例示性實施例的記憶體系統的各種介面。

參看圖25(a)，記憶體系統包含控制器4000以及記憶體元件5000。控制器4000包含控制單元4100以及I/O電路4200。控制單元4100可包含ECC引擎或BIST單元。記憶體元件5000包含DRAM核心5300、反熔絲陣列5100(其為非揮發性儲存元件)、BIST單元5400以及I/O電路5200。控制器4000的I/O電路4200包含藉以將命令、控制信號、位址以及資料選通DQS傳輸至記憶體元件5000且將資料DQ傳輸至記憶體元件5000以及自記憶體元件5000接收資料DQ的介面。失效位址是經由所述介面而傳輸。

參看圖25(b)，控制器4000的I/O電路4200包含藉以使用一個封包而將晶片選擇信號CS以及位址傳輸至記憶體元件5000且將資料DQ傳輸至記憶體元件5000以及自記憶體元件5000接收資料DQ的介面。失效位址是經由所述介面而傳輸。

參看圖25(c)，控制器4000的I/O電路4200包含藉以使用一個封包而將晶片選擇信號CS、位址以及寫入資料wData傳輸至記憶體元件5000且自記憶體元件5000接收讀取資料rData的介面。失效位址是經由所述介面而傳輸。

參看圖25(d)，控制器4000的I/O電路4200包含藉以將命令、位址以及資料DQ傳輸至記憶體元件5000以及自記憶體元件5000接收命令、位址以及資料DQ且自記憶體元件5000接收 晶片選擇信號CS的介面。失效位址是經由所述介面而傳輸。

圖26及圖27為說明根據本發明概念的例示性實施例的記憶體系統的系統連接的圖式。

參看圖26，記憶體7300包含反熔絲陣列7301(其為非揮發性記憶體)以及BIST單元730。CPU 7100包含BIST單元或ECC引擎7101。記憶體7300、CPU 7100以及使用者介面7200經由系統匯流排7110而連接。

參看圖27，記憶體系統6500包含記憶體6520(其包含反熔絲陣列以及BIST單元)以及記憶體控制器6510(其包含BIST或ECC引擎)。記憶體系統6500、CPU 6100、隨機存取記憶體(RAM)6200、使用者介面6300以及數據機6400經由系統匯流排6110而連接。

根據本發明概念的例示性實施例的記憶體測試元件、方法以及系統可偵測記憶體元件中所包含的失效記憶胞的失效位址且藉由修復所述失效記憶胞來修理所述失效記憶胞。即使在晶片的操作期間或在執行晶片封裝之後，亦可使用測試元件來測試並修復記憶體元件。因此，可減少因失效記憶胞所致的記憶體元件的故障，藉此改良記憶體元件的操作可靠性。

前述內容說明實施例，且並不解釋為限制實施例。雖然，已描述幾個實施例，但熟習此項技術者將容易瞭解，可對實施例進行許多修改，而不會實質上偏離新穎教示及優勢。因此，所有此等修改意欲包含於如申請專利範圍所界定的本發明概念的範疇 內。在申請專利範圍中，構件加功能子句意欲涵蓋本文中描述為執行所述功能的結構，且不僅涵蓋結構等效物，亦涵蓋等效結構。因此，應理解，前述內容說明各種實施例，且並不解釋為限於所揭露的具體實施例，且對所揭露的實施例的修改以及其他實施例意欲包含於隨附申請專利範圍的範疇內。

100‧‧‧測試元件

200‧‧‧記憶體元件

Control‧‧‧測試命令

DQ‧‧‧測試資料

Claims (52)

1. 一種記憶體系統，包括：記憶體元件，包含具有至少N×M的矩陣陣列結構的非揮發性儲存元件，其中N以及M各自表示等於或大於2的整數；以及測試元件，經組態以測試所述記憶體元件，其中，傳輸所述測試元件所偵測的失效位址至所述記憶體元件且儲存於所述非揮發性儲存元件中。
2. 如申請專利範圍第1項所述的記憶體系統，其中所述測試元件包括半導體晶片。
3. 如申請專利範圍第2項所述的記憶體系統，其中所述半導體晶片包括錯誤校正碼引擎，且所述非揮發性儲存元件包括具有至少N×M的矩陣陣列結構的反熔絲陣列，其中N以及M各自表示等於或大於2的整數。
4. 如申請專利範圍第2項所述的記憶體系統，其中所述半導體晶片包括內建式自測試單元，且所述非揮發性儲存元件包括具有至少N×M的矩陣陣列結構的反熔絲陣列，其中N以及M各自表示等於或大於2的整數。
5. 如申請專利範圍第4項所述的記憶體系統，其中所述內建式自測試單元連接至所述錯誤校正碼引擎。
6. 如申請專利範圍第2項所述的記憶體系統，其中所述半導體晶片包括錯誤校正碼引擎或內建式自測試單元，以及經組態以所述失效位址的失效位址記憶體。
7. 如申請專利範圍第6項所述的記憶體系統，其中藉由控制單元控制所述失效位址記憶體。
8. 如申請專利範圍第2項所述的記憶體系統，其中所述半導體晶片包括錯誤校正碼引擎或內建式自測試單元、失效位址記憶體、位址輸出單元、控制輸出單元、資料緩衝器以及控制單元。
9. 如申請專利範圍第8項所述的記憶體系統，其中所述控制輸出單元控制所述錯誤校正碼引擎或所述內建式自測試單元、所述失效位址記憶體、所述資料緩衝器以及所述控制單元的操作。
10. 如申請專利範圍第2項所述的記憶體系統，其中所述半導體晶片包含於記憶體控制器中且連接至中央處理單元。
11. 如申請專利範圍第10項所述的記憶體系統，其中所述中央處理單元將測試命令供應至所述記憶體元件。
12. 如申請專利範圍第11項所述的記憶體系統，其中所述測試命令包括測試開始命令、測試退出命令或失效位址傳輸命令。
13. 如申請專利範圍第1項所述的記憶體系統，其中所述測試元件包含於測試設備中。
14. 如申請專利範圍第13項所述的記憶體系統，其中所述測試設備包括型樣產生器、探針卡以及插槽。
15. 如申請專利範圍第1項所述的記憶體系統，其中所述非揮發性儲存元件包括具有至少N×M的矩陣陣列結構的反熔絲陣列，其中N以及M各自表示等於或大於2的整數。
16. 如申請專利範圍第15項所述的記憶體系統，更包括經組 態以儲存所述失效位址的暫時失效位址儲存器。
17. 如申請專利範圍第16項所述的記憶體系統，其中所述失效位址是在所述控制單元的控制下儲存於所述反熔絲陣列中。
18. 如申請專利範圍第17項所述的記憶體系統，其中所述控制單元是回應於自解碼單元接收的模式啟用信號而啟動。
19. 如申請專利範圍第17項所述的記憶體系統，其中所述控制單元控制將所述失效位址寫入至所述反熔絲陣列或自所述反熔絲陣列讀取所述失效位址，且控制在所述記憶體元件之外所傳輸的驗證結果。
20. 如申請專利範圍第16項所述的記憶體系統，其中所述反熔絲陣列連接至修復位址儲存器，而所述修復位址儲存器經組態以儲存所述失效位址，其中所述修復位址儲存器連接至比較單元，而所述比較單元經組態以比較所述失效位址與外部位址，其中所述比較單元連接至多工器，而所述多工器經組態以選擇所述失效位址以及所述外部位址中的一者。
21. 一種記憶體元件，包括：暫時失效位址儲存器，用於暫時儲存失效位址；非揮發性儲存元件，具有至少N×M的矩陣陣列結構以儲存所述失效位址，其中N以及M各自表示等於或大於2的整數；以及控制單元，經組態以控制儲存於所述暫時失效位址儲存器中的所述失效位址至所述非揮發性儲存元件的傳輸。
22. 如申請專利範圍第21項所述的記憶體元件，其中所述非揮發性儲存元件包括反熔絲陣列。
23. 如申請專利範圍第22項所述的記憶體元件，其中為了判定是否準確地寫入所述失效位址，所述控制單元控制自所述反熔絲陣列讀取所述失效位址，且控制在所述記憶體元件之外所傳輸的驗證結果。
24. 如申請專利範圍第22項所述的記憶體元件，其中所述控制單元控制對所述反熔絲陣列進行感測或程式化。
25. 如申請專利範圍第22項所述的記憶體元件，其中所述反熔絲陣列連接至修復位址儲存器，而所述修復位址儲存器經組態以儲存所述失效位址，其中所述修復位址儲存器連接至比較單元，而所述比較單元經組態以比較所述失效位址與外部位址，且其中所述比較單元連接至多工器，而所述多工器經組態以選擇所述失效位址以及所述外部位址中的一者。
26. 如申請專利範圍第21項所述的記憶體元件，其中所述暫時失效位址儲存器連接至位址緩衝器，而所述位址緩衝器經組態以接收外部位址。
27. 如申請專利範圍第21項所述的記憶體元件，其中所述控制單元是根據由解碼單元產生的模式啟用信號而啟動。
28. 如申請專利範圍第24項所述的記憶體元件，其中所述解碼單元連接至所述位址緩衝器以及控制緩衝器，而所述控制緩衝 器經組態以接收控制信號。
29. 一種測試元件，包括：錯誤校正碼電路，經組態以偵測且校正失效位元；失效位址記憶體，經組態以儲存所述失效位元的失效位址；以及控制單元，經組態以根據測試命令而控制將所述失效位址儲存於所述失效位址記憶體中且傳輸至外部。
30. 如申請專利範圍第29項所述的測試元件，其中所述錯誤校正碼電路連接至資料緩衝器，而所述資料緩衝器經組態以接收所述失效位元。
31. 如申請專利範圍第29項所述的測試元件，其中所述測試命令包括測試開始命令、測試退出命令或失效位址傳輸命令。
32. 如申請專利範圍第29項所述的測試元件，其中所述錯誤校正碼電路包括內建式自測試單元。
33. 如申請專利範圍第29項所述的測試元件，其中所述測試元件包含於記憶體控制器中且連接至中央處理單元。
34. 如申請專利範圍第29項所述的測試元件，其中所述測試元件包含於測試設備中。
35. 如申請專利範圍第34項所述的測試元件，其中所述測試設備更包括型樣產生器、探針卡以及插槽。
36. 一種操作測試元件以傳輸失效位址的方法，所述方法包括： 使用錯誤校正碼電路來偵測所述失效位址；將所述失效位址儲存於失效位址記憶體中；根據測試命令而進入失效位址傳輸模式；傳輸包含模式暫存器設定命令的傳輸信號；以及傳輸所述失效位址。
37. 如申請專利範圍第36項所述的方法，其中所述失效位址是由錯誤校正碼引擎或內建式自測試單元偵測。
38. 如申請專利範圍第36項所述的方法，其中所述傳輸信號更包括寫入命令以及晶片選擇信號。
39. 如申請專利範圍第36項所述的方法，其中所述測試命令包括指示開始所述失效位址的傳輸的命令或指示結束所述失效位址的所述傳輸的命令，且自中央處理單元給出所述測試命令。
40. 一種操作記憶體元件以將失效位址寫入至所述記憶體元件的方法，所述方法包括：根據模式暫存器設定命令而接收所述失效位址；將所述失效位址儲存於暫時失效位址儲存器中；以及將所述失效位址儲存於具有至少N×M的矩陣陣列結構的非揮發性儲存元件中，其中N以及M各自表示等於或大於2的整數。
41. 如申請專利範圍第40項所述的方法，更包括在所述失效位址儲存於所述非揮發性儲存元件中之前，檢查所述非揮發性儲存元件的儲存空間。
42. 如申請專利範圍第40項所述的方法，更包括在所述失效 位址儲存於所述非揮發性儲存元件中之後，讀取所儲存的失效位址。
43. 如申請專利範圍第42項所述的方法，更包括在讀取所儲存的失效位址之後，將指示所讀取的失效位址的狀態的驗證結果以串列或並列傳輸至外部。
44. 一種操作測試元件以將失效位址傳輸至記憶體元件的方法，所述方法包括：藉由錯誤校正碼電路來偵測所述失效位址；將所述失效位址儲存於失效位址記憶體中；根據測試命令而進入失效位址傳輸模式；傳輸包含模式暫存器設定命令的傳輸信號；傳輸所述失效位址；根據所述模式暫存器設定命令而接收所述失效位址；將所述失效位址儲存於暫時失效位址儲存器中；以及將所述失效位址儲存於具有至少N×M的矩陣陣列結構的非揮發性儲存元件中，其中N以及M各自表示等於或大於2的整數。
45. 如申請專利範圍第44項所述的方法，更包括在所述失效位址儲存於所述非揮發性儲存元件中之前，檢查所述非揮發性儲存元件的儲存空間。
46. 一種記憶體系統，包括：測試元件，經組態以將測試資料提供至記憶體元件，所述記憶體元件，包括： 內建式自測試單元，經組態以測試所述記憶體元件；以及非揮發性儲存元件，具有至少N×M的矩陣陣列結構，其中N以及M各自表示等於或大於2的整數，其中藉由以所述內建式自測試單元測試所述記憶體元件而產生的失效位址儲存於所述非揮發性儲存元件中。
47. 如申請專利範圍第46項所述的記憶體系統，其中所述非揮發性儲存元件包括具有至少N×M的矩陣陣列結構的反熔絲陣列，其中N以及M各自表示等於或大於2的整數。
48. 如申請專利範圍第46項所述的記憶體系統，其中所述記憶體元件更包括至少兩個失效位址暫存器陣列，而所述至少兩個失效位址暫存器陣列經組態以暫時儲存所述失效位址。
49. 如申請專利範圍第48項所述的記憶體系統，其中所述內建式自測試單元根據失效旗標而將所述失效位址傳輸至所述至少兩個失效位址儲存暫存器陣列。
50. 如申請專利範圍第49項所述的記憶體系統，其中所述失效產生旗標可替換為預充電命令。
51. 如申請專利範圍第1項所述的記憶體系統，其中所述測試元件經組態以經由矽通孔或微凸塊而連接至所述記憶體元件。
52. 如申請專利範圍第1項所述的記憶體系統，其中所述測試元件經組態以經由光學鏈路而連接至所述記憶體元件。