CN103295648A - 修复存储器单元的设备和方法及包括该设备的存储器系统 - Google Patents

Abstract

提供用于修复存储器系统中的存储器单元的方法和装置。测试设备根据测试命令通过测试存储器设备而检测故障地址，并且在故障地址存储器（FAM）中临时存储故障地址。根据故障地址传送模式，故障地址被传送到存储器设备，并且被临时存储在存储器设备的临时故障地址存储器中，然后被存储在作为非易失性存储设备的反熔丝阵列中。为了确保数据的可靠性，存储的数据被读取以便验证数据并且验证结果经由数据管脚被串行或并行地传送到测试设备。

Description

修复存储器单元的设备和方法及包括该设备的存储器系统

技术领域

本发明构思的实施例涉及一种存储器系统，特别涉及一种用于通过使用测试设备测试包括非易失性存储设备的存储器设备而修复存储器单元的方法和设备，以及包括该设备的系统。

背景技术

半导体芯片根据半导体制造过程制造，然后使用测试装备以晶圆（wafer）、裸片（die）或封装（package）的形式进行测试。通过测试，可以挑选出有缺陷的部分或有缺陷的芯片。当半导体芯片的某些存储器单元是有缺陷的时，通过恢复这样的有缺陷的存储器单元来修理半导体芯片。

最近，随着制造诸如动态随机存取存储器（DRAM）的半导体芯片的过程变得越来越精细，在制造过程期间更可能发生错误。而且，即使在初始测试阶段期间没有检测到错误，在芯片操作期间也可能发生错误。为了解决这个问题，已经开发了各种测试方法和设备。

发明内容

本发明构思的实施例提供用于可靠地修复存储器单元的测试设备。

本发明构思的实施例还提供用于可靠地修复存储器单元的测试方法。

本发明构思的实施例还提供包括测试设备的存储器系统和用于可靠地修复存储器单元的方法。

本发明构思的技术目的不限于以上公开；基于以下描述其他目的对本领域普通技术人员可以变得清楚。

根据本发明构思的方面，存储器系统包括存储器设备，该存储器设备包括具有至少N×M的矩阵阵列结构的非易失性存储设备，其中N和M每个表示等于或大于2的整数；和测试设备，其被配置为测试存储器设备。由测试设备检测到的故障地址被传送到存储器设备，并且被存储在非易失性存储设备中。

在实施例中，测试设备可以包括半导体芯片。

在实施例中，半导体芯片可以包括纠错码（ECC）引擎，并且非易失性存储设备可以包括具有至少N×M的矩阵阵列结构的反熔丝（anti-fuse）阵列，其中N和M每个表示等于或大于2的整数。

在实施例中，半导体芯片可以包括内置自测试（BIST）单元，并且非易失性存储设备可以包括具有至少N×M的矩阵阵列结构的反熔丝阵列，其中N和M每个表示等于或大于2的整数。

在实施例中，BIST单元可以被连接到ECC引擎。

在实施例中，半导体芯片可以包括纠错码（ECC）引擎或内置自测试（BIST）单元和被配置为存储故障地址的故障地址存储器。

在实施例中，故障地址存储器可以由控制单元控制。

在实施例中，半导体芯片可以包括纠错码（ECC）引擎或内置自测试（BIST）单元、故障地址存储器、地址输出单元、控制输出单元、数据缓冲器和控制单元。

在实施例中，控制输出单元可以控制ECC引擎或BIST单元、故障地址存储器、数据缓冲器和控制单元的操作。

在实施例中，半导体芯片可以包括在存储器控制器中，并且可以连接到中央处理单元（CPU）。

在实施例中，CPU可以将测试命令提供到存储器设备。

在实施例中，测试命令可以包括测试开始命令、测试退出命令或故障地址传送命令。

在实施例中，测试设备可以包括在测试装备中。

在实施例中，测试装备可以包括模式生成器、探测卡（probe card）和插槽（socket）。

在实施例中，非易失性存储设备可以包括具有至少N×M的矩阵阵列结构的反熔丝阵列，其中N和M每个表示等于或大于2的整数。

在实施例中，存储器系统还可以包括临时故障地址存储器（storage），其被配置为存储故障地址。

在实施例中，故障地址可以在控制单元的控制下存储在反熔丝阵列中。

在实施例中，控制单元可以响应于从解码单元接收的模式启用（enable）信号而被激活。

在实施例中，控制单元控制故障地址被写入到反熔丝阵列或从反熔丝阵列读取，并且控制验证结果被传送到存储器设备外部。

在实施例中，反熔丝阵列可以连接到被配置为存储故障地址的修复地址存储器，修复地址存储器可以连接到被配置为将故障地址与外部地址相比较的比较单元，并且比较单元可以连接到被配置为选择故障地址和外部地址中的一个的复用器。

根据本发明构思的方面，存储器设备包括：临时故障地址存储器，其用于临时存储故障地址；非易失性存储设备，其具有至少N×M的矩阵阵列结构以便存储故障地址，其中N和M每个表示等于或大于2的整数；以及控制单元，其被配置为控制存储在临时故障地址存储器中的故障地址到非易失性存储设备的传送。

在实施例中，非易失性存储设备可以包括反熔丝阵列。

在实施例中，为了确定故障地址是否被准确地写入，控制单元可以控制故障地址从反熔丝阵列读取并且控制验证结果被传送到存储器设备外部。

在实施例中，控制单元可以控制反熔丝阵列被读出（sense）或编程。

在实施例中，反熔丝阵列可以连接到被配置为存储故障地址的修复地址存储器，修复地址存储器可以连接到被配置为将故障地址与外部地址相比较的比较单元，并且比较单元可以连接到被配置为选择故障地址和外部地址中的一个的复用器。

在实施例中，临时故障地址存储器可以连接到被配置为接收外部地址的地址缓冲器。

在实施例中，控制单元可以根据由解码单元生成的模式启用信号而被激活。

在实施例中，解码单元可以连接到地址缓冲器和被配置为接收控制信号的控制缓冲器。

根据本发明构思的另一方面，测试设备包括：纠错码（ECC）电路，其被配置为检测和校正故障比特；故障地址存储器，其被配置为存储故障比特的故障地址；以及控制单元，其被配置为根据测试命令控制故障地址被存储在故障地址存储器中并且被传送到外部。

在实施例中，ECC电路可以连接到被配置为接收故障比特的数据缓冲器。

在实施例中，测试命令可以包括测试开始命令、测试退出命令或故障地址传送命令。

在实施例中，ECC电路可以包括内置自测试（BIST）单元。

在实施例中，测试设备可以包括在存储器控制器中，并且连接到中央处理单元（CPU）。

在实施例中，测试设备可以包括在测试装备中。

在实施例中，测试装备还可以包括模式生成器、探测卡和插槽。

根据本发明构思的另一方面，操作测试设备以便传送故障地址的方法包括：使用纠错码（ECC）电路检测故障地址；将故障地址存储在故障地址存储器中；根据测试命令进入故障地址传送模式；传送包括模式寄存器设置命令的传送信号；以及传送故障地址。

在实施例中，可以由ECC引擎或内置自测试（BIST）单元来检测故障地址。

在实施例中，传送信号还可以包括写入命令和芯片选择信号。

在实施例中，测试命令可以包括指令（instruct）开始故障地址的传送的命令或指令结束故障地址的传送的命令，并且从中央处理单元（CPU）给出该测试命令。

根据本发明构思的另一方面，操作存储器设备以便将故障地址写入到存储器设备的方法包括：根据模式寄存器设置命令接收故障地址；将故障地址存储在临时故障地址存储器中；以及将故障地址存储在具有至少N×M的矩阵阵列结构的非易失性存储设备中，其中N和M每个表示等于或大于2的整数。

在实施例中，在故障地址被存储在非易失性存储设备中之前，所述方法还可以包括检查非易失性存储设备的存储空间。

在实施例中，在故障地址被存储在非易失性存储设备中之后，所述方法还可以包括读取存储的故障地址。

在实施例中，在读取存储的故障地址之后，所述方法还可以包括将指示读取故障地址的状态的验证结果串行或并行地传送到外部。

根据本发明构思的另一方面，操作测试设备以便将故障地址传送到存储器设备的方法包括：由纠错码（ECC）电路检测故障地址；在故障地址存储器中存储故障地址；根据测试命令进入故障地址传送模式；传送包括模式寄存器设置命令的传送信号；传送故障地址；根据模式寄存器设置命令接收故障地址；在临时故障地址存储器中存储故障地址；以及在具有至少N×M的矩阵阵列结构的非易失性存储设备中存储故障地址，其中N和M每个表示等于或大于2的整数。

在实施例中，在故障地址被存储在非易失性存储设备中之前，所述方法还可以包括检查非易失性存储设备的存储空间。

根据本方面的构思的另一方面，存储器系统包括：测试设备，其被配置为向存储器设备提供测试数据；以及存储器设备，其包括被配置为测试存储器设备的内置自测试（BIST）单元；和具有至少N×M的矩阵阵列结构的非易失性存储设备，其中N和M每个表示等于或大于2的整数。通过由BIST单元测试存储器设备而生成的故障地址被存储在非易失性存储设备中。

在实施例中，非易失性存储设备可以包括具有至少N×M的矩阵阵列结构的反熔丝阵列，其中N和M每个表示等于或大于2的整数。

在实施例中，存储器设备还可以包括被配置为临时存储故障地址的至少两个故障地址寄存器阵列。

在实施例中，BIST单元可以根据故障标志（flag）将故障地址传送到至少两个故障地址存储寄存器阵列。

在实施例中，故障生成标志能够用预充电命令（pre-charge command）替换。

附图说明

如附图中所示，从本发明构思的优选实施例的更加具体的描述中，将清楚本发明构思的上述和其他特征及优点。贯穿不同的视图，相同参考符号指代相同部分。附图不必要缩放，而是将重点放在示出本发明构思的原理上。在附图中：

图1到图4是根据本发明构思的实施例的存储器系统（memory memorysystem）的概念图；

图5示出根据本发明构思的实施例的测试设备的电路块（circuit block）；

图6A是示出根据本发明构思的实施例的其中包括测试设备的片上系统（SOC）的示图；

图6B是示出根据本发明构思的实施例的使用测试设备的测试装备的示图；

图7示出根据本发明构思的实施例的存储器设备的电路块；

图8是示出根据本发明构思的实施例的非易失性存储设备的示图；

图9示出根据本发明构思的实施例的模块的结构；

图10和图11是示出根据本发明构思的实施例的、当传送故障地址时的定时的时序图；

图12是示出根据本发明构思的示例实施例的、当并行地传送验证结果时的定时的时序图；

图13是示出根据本发明构思的示例实施例的将被并行地传送的验证结果的表；

图14是示出根据本发明构思的示例实施例的、当传送验证结果时的定时的时序图；

图15是示出根据本发明构思的示例实施例的将被串行地传送的验证结果的表；

图16和图17是示出根据本发明构思的示例实施例的操作测试设备的方法的定时图表；

图18是根据本发明构思的示例实施例的存储器系统的概念图；

图19示出根据本发明构思的另一示例实施例的存储器设备的电路块；

图20和图21是示出根据本发明构思的示例实施例的存储器设备的操作的时序图；

图22是示出根据本发明构思的示例实施例的操作存储器设备的方法的流程图；

图23是示出根据本发明构思的示例实施例的存储器系统的光链路（optical link）的示图；

图24示出根据本发明构思的示例实施例的、应用存储器系统的穿透硅通孔（through-silicon-via）（TSV）堆叠芯片（stacked chip）；

图25示出根据本发明构思的示例实施例的存储器系统的各种接口；以及

图26和图27是示出根据本发明构思的示例实施例的存储器系统的系统连接的示图。

具体实施方式

现在将参考其中示出一些实施例的附图更全面地描述各种实施例。然而，本发明构思可以以不同形式实施，并且不应该被解释为受限于这里陈述的实施例。相反，提供这些实施例使得本公开是详尽的和完整的，并且将本发明构思全面地传达到本领域技术人员。在附图中，相同的参考标号表示相同的元件，并且为了清楚可以夸大层和区域的大小和相对大小。

这里使用的术语仅仅是为了描述特定实施例的目的，而不是意图限制本发明构思。如这里使用的，单数形式“一”、“一个”和“该”也意图包括复数形式，除非上下文清楚地另有指示。还将理解，当在这个说明书中使用时，术语“包括（comprise）”和/或“包含（comprising）”指定说明的特征、整数、步骤、操作、部件和/或组件的存在，但不排除一个或多个其他特征、整数、步骤、操作、部件、组件和/或它们的组群（group）的存在或添加。

除非另有定义，这里使用的所有术语（包括技术和科学术语）具有与本发明构思所属领域的普通技术人员通常理解的相同的意义。还将理解除非在这里明确地这样定义，诸如在通常使用的字典中定义的那些术语的术语应该被解释为具有与其在相关领域的上下文中的意义一致的意义，并且将不被解释为理想化的或过于正式的含义。

图1到图4是根据本发明构思的实施例的存储器系统的概念图。

参考图1，存储器系统包括测试设备100和存储器设备200。测试设备100传送包括故障地址的控制信号、指示操作存储器设备200的命令和数据DQ。虽然没有示出，可以在存储器控制器或测试设备中包括测试设备100。存储器设备200包括作为易失性存储器的动态随机存取存储器（DRAM）。可替换地，存储器设备200可以包括非易失性存储器，例如，磁电阻式RAM（MRAM）、电阻式RAM（RRAM）、相变RAM（PRAM）或NAND快闪存储器。存储器设备200包括非易失性存储设备，其包括反熔丝阵列。非易失性存储设备被用来存储故障地址（fail address）。非易失性存储设备可以包括MRAM、RRAM、PRAM或NAND快闪存储器等。存储器设备200根据控制信号操作，并且将数据DQ传送到测试设备100。

参考图2，测试设备100包括纠错码（ECC）引擎。ECC引擎检测来自数据DQ的故障比特和故障地址，该数据DQ从存储器设备200接收，并且校正故障比特。存储器设备200包括反熔丝阵列，并且存储从测试设备100接收的故障地址。基于存储的故障地址修复故障存储器单元（cell）。

参考图3，测试设备100包括内置自测试（built-in selftest，BIST）单元。BIST单元测试测试设备100或存储器设备200。为了测试存储器设备200，测试数据被生成并且被传送到存储器设备200。通过将测试数据写入到存储器单元，然后从存储器单元读取测试数据，而检测故障存储器单元。作为故障存储器单元的地址的故障地址被临时存储在测试设备100中，然后被传送到存储器设备200。传送的故障地址被存储在反熔丝阵列中以便修复故障存储器单元。

参考图4，测试设备100包括BIST单元和ECC引擎。使用BIST单元测试存储器设备200，并且将故障地址存储在被包括在存储器设备200中的反熔丝阵列中。使用ECC引擎检测作为在存储器设备200的操作期间出现的故障比特的地址的故障地址，并且将该故障地址存储在存储器设备200的反熔丝阵列中。当存储器设备200不操作时，根据从中央处理单元（CPU）给出的测试命令使用BIST单元可以测试存储器设备200。当存储器设备200操作时，使用ECC引擎可以检测故障地址。

图5示出根据本发明构思的实施例的测试设备100的电路块。

参考图5，测试设备100包括故障地址存储器110、ECC引擎（或BIST单元）120、控制单元130、地址输出缓冲器140、控制输出单元150和输入/输出（I/O）数据缓冲器160。故障地址存储器110存储由ECC引擎（或BIST单元）120检测的故障地址ADD141。故障地址存储器110可以被实现为寄存器、静态随机存取存储器（SRAM）或非易失性存储器。地址输出缓冲器140被连接到故障地址存储器110，并且将故障地址ADD141传送到存储器设备200。控制输出单元150将控制信号151传送到存储器设备200，该控制信号151包括读取命令、写入命令、预充电命令、模式寄存器设置命令等。控制输出单元150被连接到控制单元130，并且由控制单元130控制。I/O数据缓冲器160由控制单元130控制，并且接收或传送输入/输出（I/O）数据。I/O数据可以仅包括用于测试存储器设备200的测试数据。从存储器设备200接收的数据被经由I/O数据缓冲器160传送到ECC引擎（或BIST单元）120。控制单元130被连接到ECC引擎（或BIST单元）120、故障地址存储器110、地址输出单元140、控制输出缓冲器150和I/O数据缓冲器160。控制单元130从CPU接收测试命令。测试命令可以包括测试开始命令、测试退出命令、指令开始故障地址ADD的传送的命令和指令结束故障地址ADD的传送的命令。根据接收的测试命令，控制由ECC引擎（或BIST单元）120检测的故障地址ADD141，以将其存储在故障地址存储器110中。此外，使用地址输出单元140和控制输出单元150控制故障地址ADD141和控制信号151的传送。

图6A是示出根据本发明构思的实施例的其中包括测试设备100的片上系统（SOC）1100的示图。

参考图6A，SOC1100包括CPU1120、存储器控制器1110和接口1130。存储器控制器1110包括测试设备100。测试设备100包括ECC引擎（或BIST单元）120、故障地址存储器（FAM）110和控制单元等，其是图5中示出的测试设备100的元件。存储器控制器1110被连接到CPU1120以便从CPU1120接收测试命令Com。测试命令Com可以包括测试开始命令、测试退出命令、指令开始故障地址的传送的命令、以及指令结束故障地址的传送的命令。经由接口1130，故障地址、控制信号和数据被传送到存储器设备200。

图6B是示出根据本发明构思的实施例的使用测试设备100的测试装备1200的示图。

参考图6B，测试设备1200包括测试设备100、模式生成器1210、探测卡1220和插槽1230。模式生成器1210生成各种测试数据来测试存储器设备200。探测卡1220经由探测针（probe needle）直接接触存储器设备200的测试焊垫（pad）以便传送测试数据。插槽1230在存储器设备200的测试期间固定存储器设备200。

图7示出根据本发明构思的实施例的存储器设备200的电路块。

参考图7，存储器设备200包括地址缓冲器210、控制缓冲器220、数据缓冲器230、解码单元240、修复地址寄存器250、比较单元251、复用器（Mux）252、临时故障地址存储器260、控制单元270、作为非易失性存储设备的反熔丝阵列280和存储器单元阵列290。

经由地址缓冲器210接收故障地址，并且将该故障地址临时存储在临时故障地址存储器260中。临时故障地址存储器260可以被实现为寄存器阵列、SRAM或非易失性存储器。解码单元240经由控制缓冲器220接收控制信号、执行解码并且生成模式启用信号。控制信号包括读取命令、写入命令、预充电命令和模式寄存器设置信号等。控制单元270根据模式启用信号而被激活，并且将故障地址存储在作为非易失性存储设备的反熔丝阵列280中。控制单元270读出存储的故障地址以便验证故障地址是否被准确地（accurately）编程。编程的结果（验证结果）经由数据输出管脚（pin）被传送到测试设备100。作为非易失性存储设备的反熔丝阵列280被连接到修复地址寄存器250，该修复地址寄存器250被配置为存储故障地址。修复地址寄存器250被连接到比较单元251，该比较单元251被配置为将故障地址与外部地址相比较。比较单元251被连接到复用器（Mux）252，该复用器252被配置为选择故障地址和外部地址中的一个。经由I/O数据缓冲器230接收的数据可以被用作用于选择在存储器模块上的芯片的芯片选择信号（组件指定（componentdesignation））。

图8是示出根据本发明构思的实施例的非易失性存储设备1000的示图。

参考图8，非易失性存储设备1000包括：熔丝阵列1100，在该熔丝阵列1100上布置多个熔丝1110；电平转换器（shifter）1200_1到1200_m，其生成高电压以便改变多个熔丝1110的电阻状态；以及读出放大器1300，其读出/放大存储在熔丝阵列1100中的信息。非易失性存储设备1000还包括第一寄存器单元1400和第二寄存器单元1500以便存储当读取存储在反熔丝阵列1100中的信息时生成的熔丝数据。第一寄存器单元1400和第二寄存器单元1500中的每一个可以被实现为包括多个寄存器的移位寄存器（shift register）。

熔丝阵列1100包括其中存储信息的多个熔丝1110。熔丝阵列1100可以包括激光熔丝（laser fuse），通过激光照射（laser irradiation）控制该激光熔丝的连接，或者可以包括电熔丝（electric fuse），根据电信号控制该电熔丝的连接。另外，熔丝阵列1100可以包括反熔丝，根据诸如高电压信号的电信号，反熔丝的状态从高电阻状态改变到低电阻状态。熔丝阵列1100可以包括以上描述的各种类型的熔丝中的任何类型的熔丝。在以下的实施例中，假设熔丝阵列1100是包括反熔丝的反熔丝阵列1100。此外，存储在反熔丝中的信息或从反熔丝读取的数据将在下文中被称为熔丝数据。

反熔丝阵列1100具有阵列结构，在该阵列结构中多个熔丝1110被布置在多个行和多个列的交叉点。例如，如果反熔丝阵列1100包括m行和n列，则反熔丝阵列1100包括m×n个反熔丝1110。反熔丝阵列1110包括m个字线WL1到WLm和n个位线BL1到BLn，其中m个字线WL1到WLm用于存取布置在m行中的反熔丝1110，而n个位线BL1到BLn被布置以对应于n列，以便递送从多个反熔丝1110读取的信息。

反熔丝阵列1100存储关于非易失性存储设备1000的操作的各种信息。例如，反熔丝阵列1100可以存储用于设置非易失性存储设备1000的操作环境的多条设置信息。通过借助于向反熔丝阵列1100提供从电平转换器1200_1到1200_m提供的电压信号WLP1到WLPm而改变多个反熔丝1110的状态，来编程多条设置信息。不同于例如激光熔丝电路或电熔丝电路的一般的熔丝电路，通过将多个反熔丝1110从高电阻状态编程到低电阻状态，信息被存储在多个反熔丝1110中。多个反熔丝1110可以具有其中电介质层被布置在两个导电层之间的结构，即，电容结构。通过借助于在两个导电层之间施加高电压而破坏（break down）电介质层，来对多个反熔丝1110进行编程。

在编程反熔丝阵列1100之后，在反熔丝阵列1100上执行读取操作，连同开始非易失性存储设备1000的驱动。可以与反熔丝阵列1100的驱动同时在反熔丝阵列1100上执行读取操作，或可以在非易失性存储设备1000的驱动之后的预定设置时间在反熔丝阵列1100上执行读取操作。在反熔丝阵列1100中，经由字线WL1到WLm提供字线选择信号，并且经由位线BL1到BLn向读出放大器1300提供存储在选择的反熔丝1110中的信息。根据阵列结构的特性，存储在反熔丝阵列1100中的信息可以通过驱动字线WL1到WLm和位线BL1到BLn而被随机地存取。

例如，在字线WL1到WLm被顺序地驱动时，多个反熔丝1110被从反熔丝阵列1100中的第一行到第m行顺序地存取。向读出放大器1300提供从多个反熔丝1110中顺序地存取的信息。读出放大器1300包括一个或多个读出放大器电路。例如，当反熔丝阵列1100包括n列时，读出放大器1300包括对应于n列的n个读出放大器电路。n个读出放大器电路分别被连接到n个位线BL1到BLn。图8示出其中两个读出放大器电路被布置为对应于n个位线BL1到BLn中的每一个的情况。例如，奇数读出放大器电路和偶数读出放大器电路被布置为对应于第一位线BL1。奇数读出放大器电路读出/放大并输出存储在连接到奇数字线WL1、WL3、WL5……的反熔丝1110中的信息。偶数读出放大器电路读出/放大并输出存储在连接到偶数字线WL2、WL4、WL6……的反熔丝1110中的信息。然而，本发明构思不限于此，并且可以以各种形状中的任何一种来安排读出放大器电路。例如，仅一个读出放大器电路可以被安排为对应于一个位线，或三个或更多的读出放大器电路可以被安排为对应于一个位线。

读出放大器1300读出/放大并输出从反熔丝阵列1100存取的信息。读出/放大的信息是熔丝数据OUT1到OUTn，其实际用来设置非易失性存储设备1000的操作环境。如上所述，由于图8示出其中两个读出放大器电路被布置为对应于每条位线的情况，实际上，诸如第一熔丝数据OUT1的一条熔丝数据可以包括奇数条熔丝数据和偶数条熔丝数据。

从读出放大器1300输出的熔丝数据OUT1到OUTn被提供到第一寄存器单元1400。第一寄存器单元1400可以被实现为移位寄存器，其中多个寄存器被串行地连接以便顺序地递送信号。此外，第一寄存器单元1400中包括的寄存器的数量少于反熔丝阵列1100中包括的多个反熔丝1110的数量。此外，基于在反熔丝阵列1100中包括的列的数量可以确定在第一寄存器单元1400中包括的寄存器的数量。例如，当反熔丝重量1100包括n列时，第一寄存器单元1400可以包括n个寄存器。另外，如上所述，当两个读出放大器电路被安排为对应于每条位线时，第一寄存器单元1400可以包括2×n个寄存器。

第一寄存器单元1400以反熔丝阵列1100中的行为单位接收熔丝数据OUT1到OUTn。例如，当从反熔丝阵列1100的行中选择一行时，存储在连接到所选择的行的字线的反熔丝1110中的熔丝数据OUT1到OUTn被并行地提供到第一寄存器单元1400。通过以比特为单位移位所提供的熔丝数据OUT1到OUTn，第一寄存器单元1400向第二寄存器单元1500提供熔丝数据OUT1到OUTn。第二寄存器单元1500可以被实现为移位寄存器，其中多个寄存器被串行地连接以便顺序地递送信号。在第二寄存器单元1500中包括的寄存器的数量可以等于在反熔丝阵列1100中包括的多个反熔丝1110的数量。在第二寄存器单元1500中存储的熔丝数据OUT1到OUTn可以被用作用于设置非易失性存储设备1000的操作环境的信息。例如，在第二寄存器单元1500中存储的熔丝数据OUT1到OUTn中的一些可以被用作用于以冗余存储器单元替换在非易失性存储设备1000中包括的存储器单元（未示出）的信息Info_FA，并且熔丝数据OUT1到OUTn中的一些可以被用作用于调节在非易失性存储设备1000中生成的电压的修剪信息（trimming information）Info_DC。

为了存储来自反熔丝阵列1100的熔丝数据OUT1到OUTn，需要连接到读出放大器1300以便临时存储熔丝数据OUT1到OUTn的寄存器，以及被布置在靠近使用熔丝数据OUT1到OUTn的非易失性存储设备1000的各种电路块（例如，行和列解码器或直流（DC）电压生成器）以便向所述电路块提供熔丝数据OUT1到OUTn的寄存器。

根据本发明构思的示例实施例，第一寄存器单元1400接收来自读出放大器1300的熔丝数据OUT1到OUTn，并且将熔丝数据OUT1到OUTn传送到被布置在靠近这些电路块的第二寄存器单元1500。具体来讲，反熔丝阵列1100具有阵列结构，并且第一寄存器单元1400包括寄存器，该寄存器的数量对应于在反熔丝阵列1100中包括的列的数量。因此，在第一寄存器单元1400中包括的寄存器的数量少于在反熔丝阵列1100中包括的多个反熔丝1110的数量。例如，当一个读出放大器电路被安排为对应于每条位线时，第一寄存器单元1400包括n个读出放大器电路。因此，关于熔丝数据OUT1到OUTn的第一寄存器单元1400中的寄存器的数量不需要是m×n，并且可以因此可以是n。具体来讲，根据反熔丝阵列1100的结构，即使在反熔丝阵列1100中包括大量的反熔丝1110，在第一寄存器单元1400中包括的寄存器的数量可以被限制为n。因此，可以防止在第一寄存器单元1400中包括的寄存器的数量成比例地增加。

图9示出根据本发明构思的实施例的模块2200的结构。

参考图9，模块2200包括存储器，该存储器包括根据本发明构思的示例实施例的存储器设备。例如，模块2200包括八个DRAM。每个DRAM包括作为非易失性存储设备的反熔丝阵列。当故障地址被存储在DRAM5中时，通过将数据“0”仅传送到DRAM5，存储器控制器可以选择DRAM5。在每个DRAM中包括的反熔丝阵列被用来在DRAM中存储所生成的故障地址。命令和地址由八个DRAM共享。

图10和图11是示出根据本发明构思的实施例的、当传送故障地址时的定时的时序图。

参考图10，经由命令行CMD接收模式设置寄存器命令MRS、激活命令ACT、读取命令RD和写入命令WR。经由地址线ADD接收行故障地址F-RA和列故障地址F-CA。在图9的模块2200中，通过经由数据管脚DQ仅接收数据“0”（逻辑低），可以在八个DRAM中选择DRAM5。由于经由数据管脚DQ0到DQ7接收的数据全部变为逻辑“低”，因此故障地址被存储在作为包括在DRAM5中的非易失性存储设备的反熔丝阵列中。在顺序地输入模式寄存器设置命令MRS、激活命令ACT和写入命令WR并且输入行故障地址F-RA和列故障地址F-CA之后，数据“0”作为最终芯片选择数据经由数据管脚DQ被提供并且故障地址被存储在反熔丝阵列中。这个部分是故障地址转移部分。在当根据读取命令RD读取编程的故障地址时以及当接收另一模式寄存器设置命令MRS时之间的部分是验证部分。当在接收读取命令之后输入其他模式寄存器设置命令MRS时完成验证过程。

除了通过经由地址线ADD仅接收行故障地址F-RA而修复对应于故障地址的存储器单元之外，图11的时序图与图10的时序图类似。此外，当验证过程被执行以便再次读取故障地址时，根据预充电命令完成验证过程并且退出当前模式。

图12是示出根据本发明构思的示例实施例的、当并行地传送验证结果时的定时的时序图。

参考图12，当经由命令行CMD输入模式寄存器设置命令MRS、激活命令ACT和写入命令WR时，行故障地址F-RA和列故障地址F-CA被存储在作为非易失性存储设备的反熔丝阵列中。然后，通过读取行故障地址F-RA和列故障地址F-CA检查存储的行故障地址F-RA和列故障地址F-CA的状态以便验证它们，并且得到的验证结果经由数据管脚DQ0、DQ1和DQ2被传送到测试设备100。例如，经由数据管脚DQ0、DQ1和DQ2，逻辑低（“L”）的验证结果被并行地传送。被传送到其他数据管脚DQ3，……，DQ7的值不被存储器控制器识别。

图13是示出根据本发明构思的示例实施例的将被并行地传送的验证结果的表。

参考图13，通过读取存储在作为非易失性存储器的反熔丝阵列中的验证结果可以检查验证结果的状态。如果经由数据管脚DQ0、DQ1和DQ2传送的验证结果都是逻辑低（情况1），这意味着编程正常地完成并且故障比特被替换为行冗余单元。如果经由数据管脚DQ0、DQ1和DQ2传送的验证结果分别是逻辑低、低和高（情况2），这意味着编程正常完成并且故障比特被替换为列冗余单元。如果经由数据管脚DQ0、DQ1和DQ2传送的验证结果分别是逻辑低、高和低（情况3），这意味着正常完成编程并且故障比特被替换为单个冗余单元。如果经由数据管脚DQ0、DQ1和DQ2传送的验证结果分别是逻辑低、高和高（情况4），这意味着没有给出用于将来使用的特定意义。情况5到8每个表示不完全执行编程。如果经由数据管脚DQ0、DQ1和DQ2传送的验证结果分别是逻辑高、低和低（情况5），这意味着在存储器单元上执行的破裂过程（rupture process）有问题。如果经由数据管脚DQ0、DQ1和DQ2传送的验证结果分别是逻辑高、低和高（情况6），这意味着破裂过程仍然在进行中。在这种情况下，可以临时延迟验证，然后根据读取命令RD请求验证。如果经由数据管脚DQ0、DQ1和DQ2传送的验证结果分别是逻辑高、高和低（情况7），这意味着没有可用的冗余单元。因此，故障比特不能被修复，并因此应该被替换为另一存储器单元。如果经由数据管脚DQ0、DQ1和DQ2传送的验证结果都是逻辑高（情况8），这意味着没有选择当前的芯片。验证结果经由数据管脚DQ0、DQ1和DQ2被并行地传送到测试设备100。

图14是示出根据本发明构思的示例实施例的、当传送验证结果时的定时的时序图。

参考图14，图13中示出的验证结果被串行地传送。例如，经由数据管脚DQ0串行地传送3比特验证结果。相同的3比特验证结果可以经由数据管脚DQ7被传送到测试设备100。

图15是示出根据本发明构思的示例实施例的将被串行地传送的验证结果的表。

参考图15，情况1（LLL）表示故障比特被替换为行冗余单元。例如，经由一个数据管脚DQ将3比特验证结果串行地传送到测试设备100。情况6（HLH）表示破裂过程仍然在进行中，其中经由数据管脚DQ0、DQ1、DQ2和DQ3将3比特验证结果串行地传送到测试设备100。

图16和图17是示出根据本发明构思的示例实施例的操作测试设备的方法的定时图表。

参考图16，如下所述测试设备执行故障地址检测和传送。首先，使用ECC引擎或BIST单元检测故障地址（操作S100）。然后，检测的故障比特被存储在故障地址存储器（FAM）中（操作S105）。然后，根据从CPU给出的测试命令进入故障地址传送模式（操作S110）。测试命令包括测试开始命令、测试退出命令、指令开始故障地址的传送的命令、以及指令结束故障地址的传送的命令。然后，传送模式寄存器设置命令、芯片选择信号和故障地址（操作S120）。

参考图17，存储器设备接收模式寄存器设置命令、写入命令、芯片选择信号和故障地址（操作S130）。然后，故障地址被存储在临时故障地址存储器中（操作S140）。然后，进入编程非易失性存储设备的模式（操作S150）。然后，检查作为非易失性存储设备的反熔丝阵列的存储空间（操作S160）。然后，编程作为非易失性存储设备的反熔丝阵列（操作S170）。然后，读取编程的数据以便验证存储的故障地址（操作S180）。然后，检查存储的数据的状态，然后将验证结果传送到外部（操作S190）。最后，故障比特被替换为另一存储器单元（操作S200）。

图18是根据本发明构思的示例实施例的存储器系统的概念图。

参考图18，存储器系统包括测试设备100和存储器设备200。测试设备100传送故障地址Addr、控制信号和数据DQ。存储器设备200包括BIST单元和作为非易失性存储设备的反熔丝阵列。BIST单元根据从测试设备100接收的测试命令测试存储器设备200，并且将故障地址存储在作为非易失性存储设备的反熔丝阵列中。

图19示出根据本发明构思的另一示例实施例的存储器设备300的电路块。

参考图19，存储器设备300包括：熔丝阵列340，该熔丝阵列340是被构造为将故障地址存储为编程数据的非易失性存储器；临时故障地址存储器（FAM）330；熔丝阵列信息存储器350，其被配置为存储关于熔丝的信息；控制单元360，其被配置为控制熔丝阵列340和熔丝阵列信息存储器350；BIST单元310，其被配置为检测故障地址；以及存储器单元阵列320。BIST单元310从测试设备接收测试命令Control（控制）和测试数据DQ，并且通过将测试数据DQ写入到存储器单元阵列320、然后从存储器单元阵列320读取测试数据DQ而检测故障地址。当故障比特出现时，对应于故障比特的故障标志和故障地址被传送到FAM330。FAM330可以被实现为包括多个故障地址阵列FAM1、……、FAMn的寄存器。控制单元360可以使用熔丝阵列信息存储器350检查熔丝阵列340的空间。控制单元360还可以控制将被存储在作为非易失性存储设备的熔丝阵列340中的编程命令和编程地址。根据控制信号，测试命令被提供到测试设备，并因此激活BIST单元310。此外，根据控制信号，存储在FAM330中的故障地址被传送到熔丝阵列340。

图20和图21是示出根据本发明构思的示例实施例的存储器设备的操作的时序图。

参考图20，经由命令行CMD输入激活命令ACT和读取命令RD。经由数据管脚DQ输入测试数据EDQ。测试数据EDQ被写入到存储器单元阵列，并且根据读取命令RD通过读取存储在存储器单元阵列中的测试数据EDQ生成读取数据RDQ。当故障标志信号从逻辑高改变到逻辑低时，第N行地址被写入到故障地址存储器FAM#1。当故障标志再次出现时，第（N+1）行地址被写入到故障地址存储器FAM#2。与时钟信号CLK同步输入这样的命令和数据，并且还与时钟信号CLK同步输入时钟启用信号CKE和芯片选择信号。

参考图21，经由命令行CMD输入激活命令ACT、读取命令RD和预充电命令Pre。除了当输入预充电命令Pre时，第N行地址被传送到故障地址存储器FAM#1，以及当再次输入预充电命令时，第（N+1）行地址被传送到故障地址存储器FAM#2之外，图21的时序图基本上类似于图20的时序图。图19的FAM330可以被实现为寄存器、SRAM等。

图22是示出根据本发明构思的示例实施例的操作存储器设备的方法的流程图。

参考图22，存储器设备从测试设备接收激活命令、写入命令和读取命令（操作S300）。然后，根据命令激活存储器设备的BIST单元（操作S310）。然后，检测故障地址，生成故障标志，或接收预充电命令（操作S320）。然后，根据故障标志或预充电命令将故障地址存储在故障地址存储器中（操作S330）。然后，熔丝阵列进入用于编程故障地址的编程模式（操作S340）。然后，检查熔丝存储器的容量（操作S350）。然后，编程熔丝阵列（操作S360）。此后，修复故障比特（操作S370）。

图23是示出根据本发明构思的示例实施例的存储器系统的光链路（optical link）的示图。

参考图23，存储器系统包括控制器8100和存储器设备8200。控制器8100包括控制单元8110、控制器传送器8121和控制器接收器8122。控制单元8110包括ECC引擎或BIST单元。控制器传送器8121包括将电信号变换到光信号的设备E/O。控制器接收器8122包括将光信号变换到电信号的设备O/E。存储器设备8200包括作为非易失性存储设备的反熔丝阵列8221、BIST单元8222、DRAM核心8223、传送器8312和接收器8211。传送器8312包括将电信号变换到光信号的设备E/O。接收器8211包括将光信号变换到电信号的设备O/E。控制器8100和存储器设备8200经由光链路08500和光链路18501连接，以便传送和接收数据。根据本发明构思的另一示例实施例，可以经由一个光链路传送和接收数据。控制器8100的I/O电路8120和存储器设备8200的I/O电路8210经由光链路08500和光链路18501连接。

图24示出根据本发明构思的示例实施例的、应用存储器系统的穿透硅通孔（TSV）堆叠芯片。

参考图24，接口芯片3100被布置为最下层，并且存储器芯片3200、3300、3400和3500被顺序地布置在接口芯片3100上。接口芯片3100可以包括ECC引擎或BIST单元、存储器控制器和CPU。存储器芯片3200、3300、3400和3500包括作为非易失性存储设备的反熔丝阵列3601、3602、3603和3604，以及BIST单元3801、3802、3803和3804。存储器芯片的故障地址使用接口芯片3100的测试设备（未示出）检测，并且存储在存储器芯片的反熔丝阵列中。这些芯片经由在其中形成的微凸块（micro-bump）uBump和TSV（3701、3702、3703和3704）连接。例如，堆叠的芯片的数量可以是一个或多个。

图25示出根据本发明构思的示例实施例的存储器系统的各种接口。

参考图25（a），存储器系统包括控制器4000和存储器设备5000。控制器4000包括控制单元4100和I/O电路4200。控制单元4100可以包括ECC引擎或BIST单元。存储器设备5000包括DRAM核心5300、作为非易失性存储设备的反熔丝阵列5100、BIST单元5400和I/O电路5200。控制器4000的I/O电路4200包括接口，经由该接口，命令、控制信号、地址和数据选通脉冲（strobe）DQS被传送到存储器设备5000，并且数据DQ被传送到存储器设备5000以及从存储器设备5000接收数据DQ。故障地址被经由接口传送。

参考图25（b），控制器4000的I/O电路4200包括接口，经由该接口，芯片选择信号CS和地址被使用一个包（packet）传送到存储器设备5000，并且数据DQ被传送到存储器设备5000以及从存储器设备5000接收数据DQ。故障地址被经由接口传送。

参考图25（c），控制器4000的I/O电路4200包括接口，经由该接口，芯片选择信号CS、地址和写入数据wData被使用一个包传送到存储器设备5000，并且从存储器设备5000接收读取数据rData。故障地址被经由接口传送。

参考图25（d），控制器4000的I/O电路4200包括接口，经由该接口，命令、地址和数据DQ被传送到存储器设备5000以及从存储器设备5000接收命令、地址和数据DQ，并且从存储器设备5000接收芯片选择信号CS。故障地址被经由接口传送。

图26和图27是示出根据本发明构思的示例实施例的存储器系统的系统连接的示图。

参考图26，存储器7300、CPU7100和用户接口7200经由系统总线7110连接，其中存储器7300包括作为非易失性存储器的反熔丝阵列7301和BIST单元7302，CPU7100包括BIST单元或ECC引擎7101。

参考图27，存储器系统6500、CPU6100、随机存取存储器（RAM）6200、用户接口6300和调制解调器6400经由系统总线6110连接，其中存储器系统6500包括存储器6520和存储器控制器6510，而存储器6520包括反熔丝阵列和BIST单元，存储器控制器6510包括BIST或ECC引擎。

根据本发明构思的示例实施例的存储器测试设备、方法和系统可以检测包括在存储器设备中的故障存储器单元的故障地址，并且通过修复故障存储器单元而修理（fix）故障存储器单元。即使在芯片的操作期间或在执行芯片封装之后，可以使用测试设备测试和修复存储器设备。因此，可以减少由于故障单元造成的存储器设备的失灵（malfunction），从而提高存储器设备的操作可靠性。

上述是对实施例的说明并且将不被解释为对实施例的限制。虽然描述了一些实施例，本领域技术人员将容易地理解，在实施例中许多修改是可能的，而不实质上背离新颖的教导和优点。因此，意图在如权利要求中定义的本发明构思的范围之内包括所有这样的修改。在权利要求中，装置加功能语句意图覆盖如这里描述的执行列举的功能的结构，并且不仅覆盖结构的等效物而且覆盖等效结构。因此，应当理解上述是对各种实施例的说明并且将不应被理解为限于公开的特定实施例，并且对公开的实施例的修改以及其他实施例也意图包括在所附权利要求的范围之内。

Claims (52)

1.一种存储器系统，其包括：

存储器设备，其包括具有至少N×M的矩阵阵列结构的非易失性存储设备，其中N和M每个表示等于或大于2的整数；以及

测试设备，其被配置为测试所述存储器设备，

其中，由所述测试设备检测的故障地址被传送到存储器设备并且被存储在所述非易失性存储设备中。

2.如权利要求1所述的存储器系统，其中，所述测试设备包括半导体芯片。

3.如权利要求2所述的存储器系统，其中，所述半导体芯片包括纠错码（ECC）引擎，并且

所述非易失性存储设备包括具有至少N×M的矩阵阵列结构的反熔丝阵列，其中N和M每个表示等于或大于2的整数。

4.如权利要求2所述的存储器系统，其中，所述半导体芯片包括内置自测试（BIST）单元，并且

所述非易失性存储设备包括具有至少N×M的矩阵阵列结构的反熔丝阵列，其中N和M每个表示等于或大于2的整数。

5.如权利要求4所述的存储器系统，其中，所述BIST单元被连接到所述ECC引擎。

6.如权利要求2所述的存储器系统，其中，所述半导体芯片包括纠错码（ECC）引擎或内置自测试（BIST）单元以及被配置为存储故障地址的故障地址存储器。

7.如权利要求6所述的存储器系统，其中，所述故障地址存储器由控制单元控制。

8.如权利要求2所述的存储器系统，其中，所述半导体芯片包括纠错码（ECC）引擎或内置自测试（BIST）单元、故障地址存储器、地址输出单元、控制输出单元、数据缓冲器和控制单元。

9.如权利要求8所述的存储器系统，其中，所述控制输出单元控制ECC引擎或BIST单元、故障地址存储器、数据缓冲器和控制单元的操作。

10.如权利要求2所述的存储器系统，其中，所述半导体芯片被包括在存储器控制器中并且被连接到中央处理单元（CPU）。

11.如权利要求10所述的存储器系统，其中，所述CPU向所述存储器设备提供测试命令。

12.如权利要求11所述的存储器系统，其中，所述测试命令包括测试开始命令、测试退出命令或故障地址传送命令。

13.如权利要求1所述的存储器系统，其中，所述测试设备被包括在测试装备中。

14.如权利要求13所述的存储器系统，其中，所述测试装备包括模式生成器、探测卡和插槽。

15.如权利要求1所述的存储器系统，其中，所述非易失性存储设备包括具有至少N×M的矩阵阵列结构的反熔丝阵列，其中N和M每个表示等于或大于2的整数。

16.如权利要求15所述的存储器系统，还包括临时故障地址存储器，其被配置为存储故障地址。

17.如权利要求16所述的存储器系统，其中，所述故障地址在控制单元的控制下被存储在所述反熔丝阵列中。

18.如权利要求17所述的存储器系统，其中，所述控制单元响应于从解码单元接收的模式启用信号而被激活。

19.如权利要求17所述的存储器系统，其中，所述控制单元控制故障地址被写入到反熔丝阵列或从反熔丝阵列读取，并且控制验证结果被传送到所述存储器设备外部。

20.如权利要求16所述的存储器系统，其中，所述反熔丝阵列被连接到修复地址存储器，该修复地址存储器被配置为存储故障地址，

其中，所述修复地址存储器被连接到比较单元，该比较单元被配置为将故障地址与外部地址相比较，

其中，所述比较单元被连接到复用器，该复用器被配置为选择故障地址和外部地址中的一个。

21.一种存储器设备，其包括：

临时故障地址存储器，其用于临时存储故障地址；

非易失性存储设备，其具有至少N×M的矩阵阵列结构以便存储故障地址，其中N和M每个表示等于或大于2的整数；以及

控制单元，其被配置为控制存储在临时故障地址存储器中的故障地址到非易失性存储设备的传送。

22.如权利要求21所述的存储器设备，其中，所述非易失性存储设备包括反熔丝阵列。

23.如权利要求22所述的存储器设备，其中，为了确定所述故障地址是否被准确地写入，所述控制单元控制故障地址被从反熔丝阵列读取并且控制验证结果被传送到所述存储器设备外部。

24.如权利要求22所述的存储器设备，其中，所述控制单元控制所述反熔丝阵列被读出或编程。

25.如权利要求22所述的存储器设备，其中，所述反熔丝阵列被连接到修复地址存储器，该修复地址存储器被配置为存储故障地址，

其中，所述修复地址存储器被连接到比较单元，该比较单元被配置为将故障地址与外部地址相比较，以及

其中，所述比较单元被连接到复用器，该复用器被配置为选择故障地址和外部地址中的一个。

26.如权利要求21所述的存储器设备，其中，所述临时故障地址存储器被连接到地址缓冲器，该地址缓冲器被配置为接收外部地址。

27.如权利要求21所述的存储器设备，其中，所述控制单元根据由解码单元生成的模式启用信号而被激活。

28.如权利要求24所述的存储器设备，其中，所述解码单元被连接到地址缓冲器以及被配置为接收控制信号的控制缓冲器。

29.一种测试设备，其包括：

纠错码（ECC）电路，其被配置为检测和校正故障比特；

故障地址存储器，其被配置为存储所述故障比特的故障地址；以及

控制单元，其被配置为根据测试命令控制故障地址被存储在所述故障地址存储器中并且被传送到外部。

30.如权利要求29所述的测试设备，其中，所述ECC电路被连接到数据缓冲器，该数据缓冲器被配置为接收故障比特。

31.如权利要求29所述的测试设备，其中，所述测试命令包括测试开始命令、测试退出命令或故障地址传送命令。

32.如权利要求29所述的测试设备，其中，所述ECC电路包括内置自测试（BIST）单元。

33.如权利要求29所述的测试设备，其中，所述测试设备被包括在存储器控制器中并且被连接到中央处理单元（CPU）。

34.如权利要求29所述的测试设备，其中，所述测试设备被包括在测试装备中。

35.如权利要求34所述的测试设备，其中，所述测试装备还包括模式生成器、探测卡和插槽。

36.一种操作测试设备以便传送故障地址的方法，该方法包括：

使用纠错码（ECC）电路检测故障地址；

在故障地址存储器中存储故障地址；

根据测试命令进入故障地址传送模式；

传送包括模式寄存器设置命令的传送信号；以及

传送故障地址。

37.如权利要求36所述的方法，其中，所述故障地址由ECC引擎或内置自测试（BIST）单元检测。

38.如权利要求36所述的方法，其中，所述传送信号还包括写入命令和芯片选择信号。

39.如权利要求36所述的方法，其中，所述测试命令包括指令开始故障地址的传送的命令或指令结束故障地址的传送的命令，并且从中央处理单元（CPU）给出该测试命令。

40.一种操作存储器设备以便将故障地址写入到存储器设备的方法，该方法包括：

根据模式寄存器设置命令接收故障地址；

在临时故障地址存储器中存储故障地址；以及

在具有至少N×M的矩阵阵列结构的非易失性存储设备中存储故障地址，其中N和M每个表示等于或大于2的整数。

41.如权利要求40所述的方法，还包括，在故障地址被存储在非易失性存储设备中之前，检查非易失性存储设备的存储空间。

42.如权利要求40所述的方法，还包括，在故障地址被存储在非易失性存储设备中之后，读取存储的故障地址。

43.如权利要求42所述的方法，还包括，在读取存储的故障地址之后，将指示读取故障地址的状态的验证结果串行或并行地传送到外部。

44.一种操作测试设备以便将故障地址传送到存储器设备的方法，该方法包括：

由纠错码（ECC）电路检测故障地址；

在故障地址存储器中存储故障地址；

根据测试命令进入故障地址传送模式；

传送包括模式寄存器设置命令的传送信号；

传送故障地址；

根据模式寄存器设置命令接收故障地址；

在临时故障地址存储器中存储故障地址；以及

在具有至少N×M的矩阵阵列结构的非易失性存储设备中存储故障地址，其中N和M每个表示等于或大于2的整数。

45.如权利要求44所述的方法，还包括，在故障地址被存储在非易失性存储设备中之前，检查非易失性存储设备的存储空间。

46.一种存储器系统，其包括

测试设备，其被配置为向存储器设备提供测试数据，

所述存储器设备包括：

内置自测试（BIST）单元，其被配置为测试所述存储器设备；以及

具有至少N×M的矩阵阵列结构的非易失性存储设备，其中N和M每个表示等于或大于2的整数，

其中，通过由BIST单元测试存储器设备而生成的故障地址被存储在非易失性存储设备中。

47.如权利要求46所述的存储器系统，其中，所述非易失性存储设备包括具有至少N×M的矩阵阵列结构的反熔丝阵列，其中N和M每个表示等于或大于2的整数。

48.如权利要求46所述的存储器系统，其中，所述存储器设备还包括至少两个故障地址寄存器阵列，所述至少两个故障地址寄存器阵列被配置为临时存储故障地址。

49.如权利要求48所述的存储器系统，其中，所述BIST单元根据故障标志将故障地址传送到至少两个故障地址存储寄存器阵列。

50.如权利要求49所述的存储器系统，其中，所述故障生成标志能够用预充电命令替换。

51.如权利要求1所述的存储器系统，其中，所述测试设备被配置为通过穿透硅通孔（TSV）或微凸块连接到存储器设备。

52.如权利要求1所述的存储器系统，其中，所述测试设备被配置为通过光链路连接到存储器设备。

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