CN106067326B - 错误校正电路及包括其的半导体存储器件 - Google Patents

错误校正电路及包括其的半导体存储器件 Download PDF

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Abstract

一种错误校正电路包括：故障检测单元，适于检测多个数据之中的故障数据；数据输出控制单元，适于选择性地输出排除了故障数据的数据中的与预定量相对应的测试数据；以及错误校正单元，适用于对测试数据执行单位ECC操作。

Description

错误校正电路及包括其的半导体存储器件
相关申请的交叉引用
本申请要求2015年4月22日提交的申请号为10-2015-0056599的韩国专利申请的优先权，其通过引用整体合并于此。
技术领域
本发明的各种实施例涉及一种半导体设计技术，更具体地说，涉及一种执行错误校正码(ECC)操作的半导体器件。
背景技术
在制造半导体存储器件之后，执行测试以筛选故障，例如，故障存储单元。与故障存储单元相对应的列地址信息被储存在储存单元中。半导体存储器件执行ECC操作以校正数据中的错误。当半导体存储器件具有故障列时，不对该故障列执行ECC操作。
当半导体存储器件对列线执行ECC操作时，半导体存储器件不可以一次对所有列线执行ECC操作，而是对一组列线执行ECC操作。对一组列线执行的ECC操作被称作单位ECC操作。通常，单位ECC操作中的列线的数目已经被设置为固定值。因此，当组内存在故障列时，半导体存储器件忽略该故障列线而对剩余的列线执行ECC操作。因此，当故障列线在组内时，被执行ECC操作的有效列线的数目被故障列线的数目减少。例如，当用于单位ECC操作的组具有1024字节的列线和3字节的故障列线时，有效列线可以被减少至1021字节，从而降低ECC操作的效率。
发明内容
各种实施例针对一种能够检测故障列线并将检测结果反映至ECC操作中的半导体器件。
在一个实施例中，错误校正电路可以包括：故障检测单元，适于检测故障数据；数据输出控制单元，适于选择性地输出排除了故障数据的与预定数目数据相对应的测试数据；以及错误校正单元，适于对测试数据执行单位ECC操作。
故障检测单元可以检测储存数据的电路中以及数据通过其传输的线路中的故障。
在一个实施例中，一种半导体存储器件可以包括：存储单元阵列，包括耦接至多个列线的多个存储单元；故障检测单元，适于检测故障列线的数目；列地址发生单元，适用于基于故障列线的数目来生成测试地址；列驱动单元，适于基于测试地址来驱动与单位ECC操作相对应的列线；以及错误校正单元，适于对与列线相对应的测试数据执行单位ECC操作。
故障检测单元可以包括：数据感测单元，适于感测测试数据的逻辑电平以及检测列线中是否已经出现故障；以及计数单元，适于基于检测结果来对故障列线的数目计数。
地址发生单元可以基于故障列线的数目来生成测试地址，所述故障列线的数目为计数单元的输出。
测试数据可以排除从故障列线中输出的数据。
列驱动单元可以包括：多个页缓冲器，用于存储单元的读取/写入操作；以及列解码器，适于选择性地驱动耦接至与测试地址相对应的列线的页缓冲器。
在一个实施例中，一种半导体存储器件的操作方法可以包括：初始设置多个列地址之中的用于单位ECC操作的多个测试地址；检测故障地址；重置测试地址以排除故障地址；以及对与重置测试地址相对应的数据执行单位ECC操作。
检测故障地址可以包括：感测与列地址相对应的数据的逻辑电平；以及根据锁存的数据电平来判断在所述列地址中是否已经出现故障。
重置测试地址可以包括：根据列地址中是否已经出现故障来对故障地址计数；以及将计数结果反映在测试地址中。
反映计数结果可以包括：将与计数结果相对应的值添加至测试地址的最大值。
所述操作方法还可以包括：对与初始设置的测试地址相对应的数据执行单位ECC操作。
执行单位ECC操作可以包括：对与初始设置的测试地址相对应的第一数据执行单位ECC操作；以及对与初始设置的测试地址相对应的第二数据执行单位ECC操作。
与重置测试地址相对应的数据可以包括通过将第一数据中的与故障地址相对应的数据被排除的数据添加至第二数据的一部分而得到的数据。
第二数据的所述部分的量可以等于与故障地址相对应的数据的量。
附图说明
图1是图示根据本发明的实施例的错误校正电路的框图。
图2是图示根据本发明的实施例的半导体存储器件的框图。
图3是用于描述图2中示出的半导体存储器件的操作的流程图。
具体实施方式
下面将参照附图来更详细地描述各种实施例。然而，本发明可以以不同的形式来实施，而不应当被解释为对本文中所陈述的实施例进行限制。相反地，提供这些实施例使得本公开将是彻底且完整的，且这些实施例将向本领域技术人员充分地传达本发明的范围。在贯穿本公开中，相同的附图标记在贯穿本发明的各种示图和实施例中指代相同的部件。
在本公开中，当一个部件被称作“连接”至另一部件时，这应当被理解为前者可以“直接连接”至后者，或者经由中间部件来“电连接”至后者。此外，当描述为一物包含(或包括或具有)一些元件时，如果不存在特定的限定，则这应当被理解为其可以仅包含(或包括或具有)那些元件，或者其可以包含(或包括或具有)其他元件以及那些元件。除非另外说明，否则单数形式的术语可以包括复数形式。
图1是图示根据本发明的实施例的错误校正电路的框图。
参见图1，错误校正电路可以包括故障检测单元110、数据输出控制单元120和错误校正单元130。
故障检测单元110可以通过多个数据线来接收多个数据DAT1至DATn(其中n是自然数)，检测来自在其中储存数据的电路中和数据通过其传输的线路中的故障，以及输出故障信息FAIL_INFO。故障检测单元110可以感测数据DAT1至DATn的逻辑电平以检测是否出现故障。例如，当在储存数据DAT1至DATn的电路中和数据通过其传输的线路中出现故障时，预定值不能被适当地传输。因此，故障检测单元110可以通过确定该值来检测故障。
数据输出控制单元120可以响应于故障信息FAIL_INFO而选择性地输出数据DAT1至DATn之中的多个测试数据TDAT1至TDATm(其中m为小于n的自然数)，故障信息FAIL_INFO指示数据DAT1至DATn中是否已经出现故障。测试数据TDAT1至TDATm可以具有可被执行单位ECC操作的数据的最大值。在对数据DAT1至DATn执行ECC操作时，对与预定量的数据相对应的每个组执行单位ECC操作。
数据输出控制单元120可以根据故障信息FAIL_INFO而将储存故障数据的电路和故障数据通过其传输的线路确定为故障电路和故障线路。在此情形下，从对应的电路和线路输出的数据不能包括在测试数据TDAT1至TDATm中。例如，当用于单位ECC操作的测试数据TDAT1至TDATm的最大量为1024字节且在测试数据TDAT1至TDATm中有3字节的故障数据时，与3字节相对应的故障数据不能包括在测试数据TDAT1至TDATm中，但与数据DAT1至DATn中的在0字节至1023字节后所输入的3字节相对应的从1024字节至1026字节的数据可以包括在测试数据TDAT1至TDATm中。换言之，数据输出控制单元120可以忽略故障数据(即，从故障电路和故障线路输出的数据)、添加故障数据量的有效数据(即，从可用电路和可用线路输出的数据)，以及确保最大量的测试数据TDAT1至TDATm。
错误校正单元130可以对从数据输出控制单元120输出的测试数据TDAT1至TDATm执行ECC操作。
即，错误校正电路可以检测数据DAT1至DATn中是否已经出现故障，以及根据检测结果而选择性地输出用于单位ECC操作的测试数据TDAT1至TDATm。换言之，当用于单位ECC操作的最大量内存在故障数据时，错误校正电路可以忽略故障数据、添加故障数据量的有效数据，以及确保用于单位ECC操作的最大量的数据。因此，即使出现故障数据，由于有效数据的量也未降低，因此ECC操作的条件未改变。因此，可以改善筛选以及测试结果的可靠性。
图2是图示根据本发明的实施例的半导体存储器件的框图。
参见图2，半导体存储器件可以包括存储单元阵列210、列驱动单元220、故障检测单元230、列地址发生单元240以及错误校正单元250。
存储单元阵列210可以包括多个存储单元(未图示)，且存储单元可以耦接至位线BL(在下文中，被称作列线)和字线WL。
列驱动单元220可以包括多个页缓冲器(PB)221_1至221_k以及列解码器222，其中，k为自然数。
页缓冲器221_1至221_k可以根据操作模式而作为写入驱动器或感测放大器来操作。例如，在编程操作期间，页缓冲器221_1至221_k可以作为写入驱动器来操作以将通过输入/输出缓冲器(未图示)输入的数据储存在存储单元阵列210的存储单元中。对于此操作，页缓冲器221_1至221_k可以包括配置为暂时储存输入数据的高速缓冲锁存器(未图示)。此外，页缓冲器221_1至221_k可以作为感测放大器来操作以输出在读取操作期间从存储单元阵列210的存储单元读取的数据。在本发明的实施例中，将描述作为感测放大器的页缓冲器221_1至221_k的操作。
列解码器222可以解码多个列地址C_ADD并选择性地使能页缓冲器221_1至221_k。
故障检测单元230可以根据耦接至多个列线的存储单元中储存的测试数据DAT1至DATn中是否已经出现故障来检测故障列线的数目。
故障检测单元230可以包括数据感测单元231和计数单元232。
数据感测单元231可以感测与列线相对应的测试数据DAT1至DATn的电平，并检测是否出现故障。与列线相对应的测试数据DAT1至DATn可以包括从耦接至列线的存储单元中读取的数据。此外，数据感测单元231可以检测与所有列线相对应的测试数据DAT1至DATn中是否已经出现故障。此时，输入至列解码器222的列地址C_ADD可以包括与所有列线相对应的列地址C_ADD。
计数单元232可以响应于检测结果而对故障列线的数目FAIL_CNT计数以输出计数值。
换言之，故障检测单元230可以根据耦接至列线的存储单元中储存的数据中是否已经出现故障来检测故障列线的数目FAIL_CNT。
列地址发生单元240可以根据故障列线的数目FAIL_CNT来生成列地址C_ADD作为测试地址。初始生成的地址被称作第一测试地址，而根据故障列线的数目来重置(或重新配置)和生成的地址被称作第二测试地址。第一测试地址可以指示与所有列线相对应的列地址，而第二测试地址可以指示与所有列线相对应的列地址之中的用于单位ECC操作的最大数目的地址。即，第二测试地址指示除与故障列线相对应的地址之外的地址。例如，当用于单位ECC操作的第二测试地址的最大数目为1024字节时，与所有列线相对应的列地址(即，第一测试地址)可以包括所有列地址，该所有列地址包含用于单位ECC操作的最大数目的列地址。当在1024字节内存在故障列地址时，可以通过排除故障列地址并且添加故障列地址数目的有效地址来重置第二测试地址，所述有效地址在1024字节后的地址之中。
虽然未图示，但是列地址发生单元240可以从CAM(未图示)接收关于故障列地址的信息。
列驱动单元220可以响应于根据故障列线的数目而重置的列地址C_ADD(即，第二测试地址)来驱动列线之中的与单位ECC操作相对应的列线。
错误校正单元250可以对从响应于第二测试地址而驱动的列线输出的测试数据来执行单位ECC操作。
图3是用于描述图2中示出的半导体存储器件的操作的流程图。
参见图2和图3，在步骤S310处，列地址发生单元240可以对多个列地址之中的用于单位ECC操作的测试地址进行初始设置。
在步骤S320处，故障检测单元230可以检测列地址之中的故障地址。在检测故障地址时，数据感测单元231可以感测与列地址相对应的数据的逻辑电平，以及检测列地址中是否已经出现故障。当在步骤S330处检测到故障地址时，在步骤S340处，列地址发生单元240可以响应于故障地址而重置(或重新配置)测试地址。具体地说，当在初始设置的预定数目的测试地址中检测到故障地址时，列地址发生单元240通过添加与故障地址的数目相对应的有效地址来重置测试地址。然后，在步骤S350处，错误校正单元250可以对与重置测试地址相对应的数据执行ECC操作。
另一方面，当在步骤S330处未检测到故障地址时，在步骤S350处，错误校正单元250可以对与初始设置的测试地址相对应的数据执行ECC操作。
即，半导体存储器件可以检测列线中是否已经出现故障，并对故障列线的数目计数。此外，半导体存储器件可以根据故障列线的数目来重置用于单位ECC操作的最大值(即，测试地址的预定数目)。换言之，当与故障列线相对应的地址在用于单位ECC操作的最大值内时，半导体存储器件可以忽略故障列地址，并添加与故障地址的数目相对应的有效地址，从而维持用于单位ECC操作的最大数目的测试地址。因此，半导体存储器件可以将与故障列线的数目相对应的有效地址添加至测试地址并执行单位ECC操作。因此，尽管存在故障地址，但是ECC操作的条件未改变。因此，可以改善筛选和测试结果的可靠性。
虽然已经出于说明的目的而描述了各种实施例，但对于本领域技术人员而言将明显的是，在不脱离如所附权利要求书所限定的本发明的精神和范围的情况下，可以做出各种改变和变型。
通过以上实施例可以看出，本申请提供以下技术方案。
技术方案1.一种错误校正电路，包括：
故障检测单元，适于检测故障数据；
数据输出控制单元，适于选择性地输出排除了故障数据的数据中的与预定数目相对应的测试数据；以及
错误校正单元，适于对测试数据执行单位ECC操作。
技术方案2.如技术方案1所述的错误校正电路，其中，故障检测单元检测储存数据的电路中以及数据通过其传输的线路中的故障。
技术方案3.一种半导体存储器件，包括：
存储单元阵列，包括耦接至多个列线的多个存储单元；
故障检测单元，适于检测故障列线的数目；
列地址发生单元，适于基于故障列线的数目来生成测试地址；
列驱动单元，适于基于测试地址来驱动与单位ECC操作相对应的列线；以及
错误校正单元，适于对与列线相对应的测试数据执行单位ECC操作。
技术方案4.如技术方案3所述的半导体存储器件，其中，故障检测单元包括：
数据感测单元，适于感测测试数据的逻辑电平以及检测列线中是否已经出现故障；以及
计数单元，适于基于检测结果来对故障列线的数目计数。
技术方案5.如技术方案4所述的半导体存储器件，其中，地址发生单元基于故障列线的数目来生成测试地址，故障列线的数目为计数单元的输出。
技术方案6.如技术方案3所述的半导体存储器件，其中，测试数据排除了从故障列线中输出的数据。
技术方案7.如技术方案3所述的半导体存储器件，其中，列驱动单元包括：
多个页缓冲器，用于存储单元的读取/写入操作；以及
列解码器，适于选择性地驱动耦接至与测试地址相对应的列线的页缓冲器。
技术方案8.一种半导体存储器件的操作方法，包括：
对多个列地址之中的用于单位ECC操作的多个测试地址进行初始设置；
检测故障地址；
重置测试地址以排除故障地址；以及
对与经重置的测试地址相对应的数据执行单位ECC操作。
技术方案9.如技术方案8所述的操作方法，其中，检测故障地址的步骤包括：
感测与列地址相对应的数据的逻辑电平；以及
根据锁存的数据电平来判断在列地址中是否已经出现故障。
技术方案10.如技术方案9所述的操作方法，其中，重置测试地址的步骤包括：
根据列地址中是否已经出现故障来对故障地址计数；以及
将计数结果反映在测试地址中。
技术方案11.如技术方案10所述的操作方法，其中，反映计数结果的步骤包括：将与计数结果相对应的值添加至测试地址的最大值。
技术方案12.如技术方案8所述的操作方法，还包括：对与初始设置的测试地址相对应的数据执行单位ECC操作。
技术方案13.如技术方案12所述的操作方法，其中，执行单位ECC操作的步骤包括：
对与初始设置的测试地址相对应的第一数据执行单位ECC操作；以及
对与初始设置测试地址相对应的第二数据执行单位ECC操作。
技术方案14.如技术方案13所述的操作方法，其中，与经重置的测试地址相对应的数据包括通过将在第一数据中的与故障地址相对应的数据被排除的数据添加至第二数据中的一部分而得到的数据。
技术方案15.如技术方案14所述的操作方法，其中，第二数据的所述一部分的量等于与故障地址相对应的数据的量。

Claims (14)

1.一种错误校正电路，包括：
故障检测单元，适于检测半导体储存器件的列线输出的数据中的故障数据；
数据输出控制单元，适于选择性地输出半导体储存器件的列线输出的、排除了故障数据的数据中的与预定数目相对应的测试数据；以及
错误校正单元，适于对测试数据执行单位ECC操作，
其中，单位ECC操作中的列线的数目被设置为所述预定数目。
2.如权利要求1所述的错误校正电路，其中，故障检测单元检测储存数据的电路中以及数据通过其传输的线路中的故障。
3.一种半导体存储器件，包括：
存储单元阵列，包括耦接至多个列线的多个存储单元；
故障检测单元，适于检测故障列线的数目；
列地址发生单元，适于通过排除故障列线相对应的地址并且添加故障列线的数目的有效地址来生成测试地址；
列驱动单元，适于基于测试地址来驱动与单位ECC操作相对应的列线；以及
错误校正单元，适于对与受驱动的列线相对应的测试数据执行单位ECC操作。
4.如权利要求3所述的半导体存储器件，其中，故障检测单元包括：
数据感测单元，适于感测测试数据的逻辑电平以及检测列线中是否已经出现故障；以及
计数单元，适于基于检测结果来对故障列线的数目计数。
5.如权利要求4所述的半导体存储器件，其中，列地址发生单元基于故障列线的数目来生成测试地址，故障列线的数目为计数单元的输出。
6.如权利要求3所述的半导体存储器件，其中，测试数据排除了从故障列线中输出的数据。
7.如权利要求3所述的半导体存储器件，其中，列驱动单元包括：
多个页缓冲器，用于存储单元的读取/写入操作；以及
列解码器，适于选择性地驱动耦接至与测试地址相对应的列线的页缓冲器。
8.一种半导体存储器件的操作方法，包括：
对多个列地址之中的用于单位ECC操作的多个测试地址进行初始设置；
检测故障地址；
重置测试地址以排除故障地址；以及
对与经重置的测试地址相对应的数据执行单位ECC操作。
9.如权利要求8所述的操作方法，其中，检测故障地址的步骤包括：
感测与列地址相对应的数据的逻辑电平；以及
根据感测的数据的逻辑电平来判断在列地址中是否已经出现故障。
10.如权利要求9所述的操作方法，其中，重置测试地址的步骤包括：
根据列地址中是否已经出现故障来对故障地址计数；以及
将计数结果反映在测试地址中。
11.如权利要求10所述的操作方法，其中，反映计数结果的步骤包括：将与计数结果相对应的值添加至测试地址的最大值。
12.如权利要求8所述的操作方法，还包括：当没有检测到故障地址时，对与初始设置的测试地址相对应的数据执行单位ECC操作。
13.如权利要求12所述的操作方法，其中，与经重置的测试地址相对应的数据包括：与初始设置的测试地址相对应的、从其中排除了与故障地址相对应 的数据的第一数据；以及与初始设置的测试地址相对应的第二数据的一部分。
14.如权利要求13所述的操作方法，其中，第二数据的所述一部分的量等于与故障地址相对应的数据的量。
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