CN1077049A - 具错误检验和校正电路的电可擦可编程只读存储器 - Google Patents

Abstract

公开了一种EEPROM，该EEPROM有一个存 储器阵列，该阵列包括多个位线、多个分别与各位线 和奇偶位单元相连接的存储单元和一个错误检验和 校正电路，其中列选通器与多个位线相连接，用以将 所输入的数据存入相应的页面缓冲器中，并以输入数 据的多个字节为单位处理存储数据，从而产生奇偶位 数据，该奇偶位数据由多个随机写入页面缓冲器中的 二进制位组成。最好配备一个分隔设备，供控制页面 缓冲器与多个位线之间的连接。

Description

本发明涉及非易失性半导体存储装置，更具体地说，涉及一种具错误检验和校正电路的电可擦可编程的只读存储器（EEPROM）。

存储装置通常都设有错误检验和校正电路（ECC）以检验和校正存储单元的缺陷从而提高存储装置的可靠性。存储装置采用检验/校正单位为一个字节的ECC时就需要许多奇偶存储单元，这些存储单元的数目等于整个存储单元总数的一半，因而芯片的大小随着存储装置的复杂化而增加。为减少奇偶存储单元的数目，有人提出ECC采用诸如4字节单位、8字节单位等之类的多字节单位（参看日立公司申请的韩国专利公报90-4831）。若这种电路进行4字节单位的错误校正，则奇偶数据应为6位，从而所需的奇偶存储单元数目为32位（4字节）的18.8%。

这样，多字节单位ECC可以减少所要求的奇偶存储单元的数目，抑制芯片增大尺寸。然而，奇偶存储单元减少会降低校正效率。这是因为1字节单位ECC的校正率是每12位（8个数据位+4个奇偶位）1位，而4字节单位ECC的校正率为每38位（32个数据位+6个奇偶位）1位。特别是在上述专利公报中，由于存储器阵列和奇偶阵列由一些非易失性ROM存储单元组成，因而无论数据是随机存储或同时存储都能进行错误校正。

然而，若EEPROM采用多字节单位ECC，则应同时写入多个字节，并按次序输入各数据，这样才能产生正确的奇偶位，从而不至于随机写入数据。

申请日为1991年10月25日、申请人与本专利申请相同的韩国专利公报91-18832提出了一种奇偶数据发生装置，用以从随机输入的数据同时产生奇偶数据，并将奇偶数据连同所输入的数据写入存储单元中。

参看图1。输入数据选择器270按照一个字节选取通过数据输入缓冲器280的输入数据，最后由第一列译码器160根据所输入的地址将该选取的数据输入页面缓冲器110中。即根据128个地址转换将128字节的输入数据随机输入相应的页面缓冲器中（每一次地址转换就接收1个字节输入数据）。当输入数据，即布满一个页面的128个字节，全输进页面缓冲器中时，奇偶位发生周期（Tpg）就开始，这时内列发生电路170就自动产生对应于一个页面的32个数据集的内列地址。第一列译码器160根据内列地址促使页面读出放大器500通过列选通器120读出一数据集（4个字节）的数据。将页面读出放大器500读出的存储数据输进奇偶位发生器200，从而产生6位对应于所输入的一数据集的存储数据。写入的6位奇偶位数据根据各自的地址输入到奇偶位单元阵列的奇偶位页面存储器中。于是反复进行从存储单元阵列的页面缓冲器110输入的数据集的读出过程和将奇偶位数据输入奇偶位页面缓冲器的过程，重复进行32次，以完成数据存储容量为32数据集/128个字节的页面的奇偶位产生周期。因此，输入数据和有关的奇偶位数据暂时存入页面缓冲器中。接着，在编程周期，输入的数据和存入页面缓冲器的奇偶位数据同时写入分别所选取的存储单元阵列和奇偶位单元阵列的存储单元中。

读出时，第一列译码器160根据所选取的某一地址促使读出放大器210和奇偶位读出放大器400分别读出一数据集（4字节＝32位）的存储数据和6位的奇偶位数据，这些数据输进奇偶位发生器200中，从而产生对应于一数据集的存储数据的6位奇偶位数据。奇偶位数据传送到错误校正译码器230。在校正器220的异门将错误校正译码器230的输出信号与存储器数据相比较，从而存储器数据的任何二进制位有错时就由所读取的奇偶位数据加以校正。接着，第二列译码器290的输出信号YS1-YS4所控制的读出放大器译码器240对校正器的输出进行译码。最后由数据输出缓冲器250选择读出放大器译码器240的输出，产生1个字节的数据。

在这种具上述ECC的一般EEPROM中，外输入数据经各位线传送到页面缓冲器110。当位线具有象漏泄之类的缺陷时，原来输入的数据可能会在失真的情况下输入页面缓冲器110中。此外，即使输入页面缓冲器110时数据没有差错，但由于暂存入页面缓冲器的数据经各位线读出以产生奇偶位数据，若传送数据的位线或连接在各位线的存储单元有缺陷，则页面缓冲器110传送来的数据是在失真的情况下输入奇偶位发生器200中的。结果，所产生的是与真实数据无关的错误奇偶位数据，从而妨碍了校正器220，使其不能精确纠错。

EEPROM使用的存储单元，其漏极和栅极是加有约20伏的高压的，因而受到高应力的作用，从而可能破坏栅极与漏极之间的隧道氧化物或栅极与漏极之间的栅极氧化物。此外，各位线可能会因结脆弱或制造过程残留下的多晶硅粒子而引起漏电。虽然这些因素可能不会对采用从芯片外提供的奇偶位数据的EEPROM中EEC的工作产生有害的影响，但却可能使采用最近的单片EEC的EEPROM中的EEC误操作，这种EEPROM的奇偶位数据是通过从芯片的存储单元读取数据获得的。

本发明的目的是提供一种有ECC的更为可靠的非易失性半导体存储装置。

本发明的另一个目的是提供一种有ECC的更为可靠的EEPROM。

本发明的又另一个目的是提供一种有ECC的可以多个字节为单位随机写入数据的EEPROM。

本发明的最后一个目的是提供一种有ECC的可以多个字节为单位随机写入数据的EEPROM，以便可利用从页面缓冲器读出的存储数据产生奇偶位数据。

本发明的EEPROM有一个存储器阵列，该阵列包括：多个位线;多个存储单元，分别与各位线和奇偶位单元相连接;和一个错误检验和校正电路，其列选通器与多个位线相连接，用以将输入数据输进各页面缓冲器中，并以输入数据的多个字节为单位处理存储数据，从而产生由多个随机写入各页面缓冲器的二进制位组成的奇偶位数据，其中各页面缓冲器连接在多个位线和列选通器之间。最好配备一个分隔装置供控制各页面缓冲器与其间的多个位线之间的连接之用。

为更好地理解本发明和说明如何实现本发明，现在以举例的形式参照各附图进行说明，附图中：

图1以示意图示出一般具错误检验和校正电路的EEPROM结构的方框图;

图2以示意图示出本发明具错误检验和校正电路的EEPROM结构的方框图;

图3以示意图示出本发明存储器阵列实施例的方框图;

图4示出本发明的数据写入程序的原理图;

图5是图4数据写入操作的时间图;

图6示出本发明的读出操作的原理图;

图7是图2奇偶位发生器的详细电路。

参看图2。页面缓冲器900接在存储器阵列100与列选通器120之间，这一点与图1的一般连接方法不同，在图1中页面缓冲器900是经位线与列选通器120连接的。最好配备NMOS晶体管600制成的分隔装置，供控制页面缓冲器与其间的多个位线之间的接线之用。图1中示出了另一种结构的接线方式，韩国专利申请91-18832的说明书中详细说明了这种结构的接线。

在图3中按本发明一个实施例所示存储单元阵列和奇偶位单元阵列中，错误校正是以4个字节为单位进行的。存储页面块101-104、107-111按输入和输出分成两组。鉴于输入单位是8位，因而存储器数据包括32位（4字节），它与相应的6位奇偶位数据结合形成38位的数据集。一个页面由128个字节组成，该128个字节构成32个数据集。各页面的容量为1千位（1024位）。因此，在该存储单元阵列中，一个页面（128字节，32数据集）所需用的奇偶位数据为32×6＝192位，于是得出两个各由96位组成的奇偶位页面105和106，分别分左右配置。存储页面101-104、107-111仅在位数上与奇偶位页面105、106不同，设在其中的页面缓冲器结构相同。为方便起见，设在存储页面中的页面缓冲器叫做“存储页面缓冲器”，设在奇偶位页面中的页面缓冲器叫做“奇偶页面缓冲器”。特别应该指出的是，在上述阵列结构中，页面缓冲器900介在页面101-111与列选通器之间。由于一个存储页面由32数据集（128字节＝4字节×32）组成，校正一个页面的错误需要重复6位奇偶位数据的产生周期32次。

现在参照图4说明本发明的数据书写过程。图4以示意图示出了包括下列各部分的一个电路：页面缓冲器900，第一列译码器160a-160d，列选通器120，页面选择器300，奇偶位读出放大器400，页面读出放大器500，输入数据选择器270，输入数据缓冲器280，奇偶位发生器200和分隔电路600。各输出S1、S2、S3、S4、S5、S6表示6位奇偶位数据。可以看到存入存储数据用的32（4字节）条数据线DL1-DL32和存入奇偶位数据用的奇偶位线PL1-PL60。各存储单元或奇偶位单元通过各字线WL和串选择线SL选择，所选取的位线则根据位线选择信号SBL与页面缓冲器900连接。在列译码器160a，…，160d中，信号YD使列地址信号Pi、Qi和Ri有效。控制信号LD、LCHfa、YW1、LCHfd可由图2的控制电路180产生，这些控制信号都是一般的控制信号。应该指出的是，页面缓冲器900不经过各位线，直接与列选通器120连接。页面缓冲器900与各位线之间的连接由与位线分隔信号YSL连接的分隔电路控制。

参看图5。错误校正的书写过程包括：数据输入周期Td1，这时布满一个页面的128字节输入数据根据地址选择通过列选通器120（不是通过各位线）暂存入相应的页面缓冲器900中;奇偶位发生周期Tpg，这时奇偶位发生器200接收页面缓冲器900的存储数据，从而产生6位通过列选通器120暂存入奇偶位单元阵列105的奇偶页面缓冲器中属于各数据集（4字节，32位）的奇偶位数据S1-S6;和编程周期Tpgm，供将存入页面缓冲器的数据写入各存储单元中。应该指出的是，在数据输入周期Td1和奇偶位产生周期Tpg中，数据经列选通器120直接传送到页面缓冲器（存储页面缓冲器和奇偶页面缓冲器）。

参看图6。图中以示意图示出了在错误校正状态下的读出过程。从图中可以看到错误校正译码器230、校正器220、读出放大器译码器240和数据输出缓冲器等的内部结构。图7示出了奇偶位发生器200的内部结构，其中，由一些异门组成以产生相应的奇偶位的逻辑组合电路201，…，206，其输出S1、S2、S3、S4、S5、S6由6位自奇偶位单元阵列105读出的奇偶位数据和32位（4字节）任意从存储单元100选取的存储页面101读出的存储数据组成。6位奇偶位数据都加到奇偶选择器300和错误校正译码器230上，如图5和6中所示。

这之后就是图5的错误校正过程，即如何以多个字节为单位，例如以4个字节为单位，同时读出和写入数据，从而进行错误校正。

在数据输入周期Td1中，经数据输入缓冲器280输入的数据由输入数据选择器270按一个字节加以选择，最后由第一列译码器160输进对应于输入地址的页面缓冲器中。在此情况下，位线分隔信号YSL转入逻辑“低”态，从而在电气上将各位线与页面缓冲器900分隔开来。就是说，128字节的输入数据根据128个地址转换随机输进相应的存储页面缓冲器中（每一次地址转换接收1字节输入数据）。输入数据经列选通器120直接传送到存储页面缓冲器900。布满一个页面的128字节输入数据全部输进存储页面缓冲器中时即开始进入奇偶位产生周期Tpg。

加到奇偶选择器300的倒相器上的奇偶允许信号LD转入“低”态时就开始进入奇偶位发生时间。在此周期里，内列发生电路170自动产生属于一个页面32个数据集的内列地址，信号 YD就根据该地址允许第一列译码器160变“高”，从而使页面读出放大器500经列选通器120读出一数据集（4字节）的数据。为使页面读出放大器500读出存入页面缓冲器110中的数据，不言而喻，位线选择信号SBL和位线解除信号DCB分别应为逻辑“高”态和“低”态，如图5中所示。在此情况下，各字线不影响数据的读出操作。奇偶位发生器200接收页面读出放大器500所读出的一数据集（4字节）存储数据，从而产生6位对应于所输入的存储数据的写入奇偶位数据。此奇偶位数据根据相应的地址输进奇偶页面105的奇偶页面缓冲器900中。于是，重复存入存储单元阵列的存储页面缓冲器900中一数据集数据的读出过程和奇偶位数据存入奇偶页面缓冲器的存入过程32次，以完成数据容量为32数据集/128字节页面的奇偶位发生周期。因此输入数据和有关的奇偶位数据同时分别存入存储页面缓冲器和奇偶页面缓冲器中。

最后，在编程周期Tpgm内，位线分隔信号YSL变高，将各位线接到页面缓冲器900上，从而使暂存入页面缓冲器中的输入数据和奇偶位数据同时分别写入存储器和奇偶页面中。就是说，1千位输入数据和192位奇偶位数据同时写入页面中。

如上所述，本发明的电路，在存入所输入的数据或随机写入用所存入的存储数据产生的奇偶位数据时，促使存储数据和奇偶位数据直接从页面缓冲器传送出来或直接传送到页面缓冲器，从而使ECC操作不致受到因位线和连接到其上的存储单元的缺陷而产生的错误数据的影响。因此提高了ECC的可靠性。

虽然上面是就本发明的具体最佳实施例具体展示和说明本发明的内容，但熟悉本技术领域的人士都知道，在不脱离本发明的精神实质和范围的前提下是可以对上述内容进行种种修改的。

Claims (2)

1、一种具错误检验和校正电路的EEPROM，有一个存储器阵列，该阵列包括多个位线、多个分别与所述位线和奇偶位单元相连接的存储单元和一个与所述多个位线相连接的列选通器，用以将所输入的数据存入各页面缓冲器中并以所述输入数据的多个字节为单位处理存储数据，从而产生奇偶位数据，该奇偶位数据由多个随机写入所述页面缓冲器的二进制位组成，其特征在于，所述页面缓冲器连接在所述各位线与各列选通器之间。

2、如权利要求1所述的EEPROM，其特征在于，配备了一个分隔装置，供控制所述页面缓冲器与位线之间的连接。

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