JPS6221357A - メモリシステム - Google Patents

メモリシステム

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JPS6221357A
JPS6221357A JP60161626A JP16162685A JPS6221357A JP S6221357 A JPS6221357 A JP S6221357A JP 60161626 A JP60161626 A JP 60161626A JP 16162685 A JP16162685 A JP 16162685A JP S6221357 A JPS6221357 A JP S6221357A
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JP
Japan
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station
memory
digit
data
address
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JP60161626A
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Eiji Masuda
英司 増田
Yasuhiko Fujita
康彦 藤田
Terufumi Takasaki
輝文 高崎
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Toshiba Corp
Toshiba Electronic Device Solutions Corp
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Toshiba Corp
Toshiba Microelectronics Corp
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Publication date
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    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/106—Data output latches
    • G—PHYSICS
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    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04M—TELEPHONIC COMMUNICATION
    • H04M1/00—Substation equipment, e.g. for use by subscribers
    • H04M1/26—Devices for calling a subscriber
    • H04M1/27—Devices whereby a plurality of signals may be stored simultaneously
    • H04M1/274—Devices whereby a plurality of signals may be stored simultaneously with provision for storing more than one subscriber number at a time, e.g. using toothed disc
    • H04M1/2745—Devices whereby a plurality of signals may be stored simultaneously with provision for storing more than one subscriber number at a time, e.g. using toothed disc using static electronic memories, e.g. chips

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  • Static Random-Access Memory (AREA)
  • Semiconductor Memories (AREA)
  • Telephone Function (AREA)
  • Calculators And Similar Devices (AREA)
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明はメモリシステムに係り、特に電話の局番号等を
記憶するために用いられるものに関する。
〔発明の技術的背景〕
電話用に使用される従来のメモリシステムを、第５図乃
至第７図を参照して説明する。なお、図面の説明におい
て同一要素は同一符号で示す。
従来例の構成図を第５図に示す。このメモリシステムは
、複数のメモリセル１０がマトリックス状に配列された
メモリアレイ１００と、このメモリアレイ１００の局ア
ドレスを指定するためのＹアドレスデコーダ３０と、指
定された局の中から必要に応じて桁アドレスのデータを
バスライン４０に出力するためのＸアドレスデコーダ５
０と、指定された局アドレスに対応するメモリセルにデ
ータの授受を行なうためのデータライン６０と、データ
ライン６０のプリチャージ用スイッチ７０と、データラ
イン６０とバスライン４０との間に設けられ、Ｘアドレ
スデコーダ５０の制御により開閉するスイッチ８０とか
ら構成されている。
第６図および第７図は、それぞれメモリアレイ１００を
構成するメモリセル１０の具体的構成の一例を示す回路
図である。通常、Ｙアドレスデコーダ３０による局アド
レス指定は、書き込み（以下Ｗという）と読み出しく以
下Ｒという）とに別れて行なわれる。
第６図のメモリセルの場合には、インバータ１１．１２
によりデータ記憶部が構成され、トランジスタ１３．１
４．１５．１６によりデータの書き込みと読み出しのた
めのスイッチが構成されている。データライン６０はプ
リチャージ用スイッチ７０に接続されると共に、インバ
ータ１７を介して他のデータライン６０′に接続されて
いる。
第７図に示すメモリセルの場合には、インバータ１１と
書き込み信号Ｗの反転信号Ｗで制御されるインバータ１
８とにより、メモリ部が構成される。そして、トランジ
スタ１３．１４および書き込み信＠Ｗで制御されるスイ
ッチ１９により、書き込みと読み出しとを制御するスイ
ッチが構成されている。そして、上記のいずれの回路も
、データ記憶部のライン２０にデータが記憶されるよう
に構成されている。
次に動作を説明する。まず、データの読み出しくＲ）時
について説明する。Ｙアドレスデコーダ３０により局ア
ドレスを指定すると、その指定されたメモリアレイ１０
０の全桁のメモリセル１０のデータがデータライン６０
に出力される。電話用のメモリシステムの場合には、１
桁分のダイヤル番号が数ビットのデータとして表現され
ているため、そのビット数分のバスラインが用意されて
いる。従って、１度に数ビットのデータが出力できるよ
うになっている。
そこで、電話番号の桁数だけＸアドレスデコーダ５０に
よって上位の桁から下位の桁へと指定づると、次々にメ
モリセル１０内のデータをバスライン４０に出力させる
ことができ、従って電話番号のデータをバスライン４０
に出力させることができる。
第５図に示したメモリシステムの場合には、１桁が５ビ
ツトのデータで構成されている。ここで、メモリセル１
０内のデータをデータライン６０に出力させる場合には
、データライン６０を［ルベルにプリチャージしておか
なければならない。このプリチャージは、プリチャージ
用スイッチ７０を所定のタイミングでオンさせて電源ｖ
ＤＤを印加することにより行なう。
プリチャージを必要とする理由は以下の通りである。す
なわち、メモリアレイ１００において、あるメモリセル
１０で現在保持しているデータが同レベル（すなわちラ
イン２０が同レベル）になっている時には、トランジス
タ１３がオフしているためメモリ部から同レベルのデー
タをデータライン６０に読み出すことはできない。しか
し、プリチャージ用スイッチ７０がオンしてデータライ
ン６０がプリチャージされていれば、データライン６０
には］」レベルが出力されることになる。逆に保持して
いる記憶部のデータがＬレベルくすなわちライン２０が
Ｌレベル）である場合には、トランジスタ１３はオンし
ておりデータライン６０にはトランジスタ１３および１
４を介してＬレベルが伝達される。このとき、プリチャ
ージ用スイッチ７０もオンしているが、トランジスタ１
３と１４とのオン抵抗の和がプリチャージ用スイッチ７
０のオン抵抗に比して十分小さくなるようにディメンシ
ョンを設計しておけば、データライン６０にはＬレベル
が出力されることになる。
次に書き込み（Ｗ）時の動作を説朗−リ“る。バスライ
ン４０には、データが所定のタイミグで最初の桁から最
後の桁まで次々に送られてくる。そのデータはＹアドレ
スデコーダ３０で指定された局アドレスの、Ｘアドレス
デコーダ５０で指定した桁アドレスに書き込まれる。こ
こで、各々の桁アドレスにデータ書き込みを行なう前、
ずなわち桁アドレスの指定と局アドレスの書き込み（Ｗ
）指定を行なう前に、読み出しによって指定された局ア
ドレスの全桁のメモリセル１０に保持されているデータ
のレベルと、そのセル１０に対応したデータライン６０
のレベルとを同レベルにしておかなければならない。
その理由は以下の通りである。書き込みを行なう場合に
局アドレスが指定されると、全桁のメモリセル１０とデ
ータライン６０とをつなぐスイッチがオンする。この時
、桁アドレスが指定された桁のメモリセル１０は、デー
タライン６０のデータをメモリセル１０に保持すれば良
い。しかし、その他の桁は現在メモリセル１０に保持し
であるデータを、データライン６０のデータに関係なく
そのまま保持しなければならないからである。
このため、前述のようにデータライン６０のデータとメ
モリセル１０に保持しであるデータとを同レベルにし、
これによってメモリセル１０内の保持データが反転する
のを防止しなければならない。言い換えれば、書き込み
を行なう時には各桁においてまず読み出しくＲ）を指定
し、メモリセル１０内の保持データをデータライン６０
に出力した後に、書き込み（Ｗ）を指定しなければなら
ない。
〔背景技術の問題点〕
以上説明したように電話用メモリシステムでは、数ビッ
トで１桁のダイヤル番号を表わし、数桁のダイヤル番号
が電話番号としての意味をもっている。このため読み出
しモードでは、Ｘアドレスデコーダ５０は数ビット（１
桁）ずつの信号を桁数だけ、カウンタによってバスライ
ン４０に次々と出力させなければならない。従って、第
６図および第７図に示したようなメモリセル゛１０では
、Ｘアドレスデコーダ５０が最初の桁から最後の桁にな
るまで、その桁数回だけプリチャージ用スイッチ７０を
オンし、データライン６０をブリチセージしなければな
らない。その間、出力レベルがＬレベルのメモリセル１
０では、電源ＶＤＯからプリチャージ用スイッチ７０と
トランジスタ１３゜１４を介して電流が電源■ｓ８に向
って流れることになる。その結果、ビット数や桁数が多
くなると、消費電力に大きな影響を与えることになる。
また、バスライン４０等の奇生容量のために、メモリセ
ル１０自体がドライブ能力を持っていなければならない
ため、メモリセルを構成する素子をディメンションを大
きく設計しなければならず、このためメモリセルのサイ
ズが大きくなってくる。
また、ドライブ能力を要求されるために、電源電圧を高
く設定しなければ動作しなくなったりする等の欠点があ
る。
さらに、書き込みモードの時には、前述したように各桁
ごとに読み出しサイクルを実行してから書き込み動作を
開始しなければならないため、動“作が遅くなるという
欠点がある。
〔発明の目的〕
本発明は、上記の従来技術の問題点を解決するためなさ
れたもので、低電圧かつ低消費電力で高速動作し、かつ
メモリセルのサイズを小さく設計できるメモリシステム
を提供することを目的とする。
〔発明の概要〕
上記の目的を達成するため本発明は、複数桁の局番号が
収納される局アドレスを指定するＹアドレスデコーダと
、局番号の各桁が収納される桁アドレスを指定するＸア
ドレスデコーダと、局アドレスおよび桁アドレスに対応
するメモリセルを配列した第１のメモリアレイと、指定
された局アドレスに対応するメモリセルに対してデータ
の授受を行なうデータラインと、バスラインおよびデー
タラインに接続され１局分の局番号を桁ごとに収納する
第２のメモリアレイ（テンポラリメモリ）とを備え、局
アドレス指定時に第２のメモリアレイを介してバスライ
ンと第１のメモリアレイとの間のデータの授受を行なう
メモリシステムを提供するものである。
（発明の実施例） 以下添付図面の第１図乃至第４図を参照して本発明の詳
細な説明する。
第１図は一実施例に係るメモリシステムの構成を示すブ
ロック図である。そしてこの実施例が第５図の従来シス
テムと異なる点は、データライン６０とバスライン４０
とに接続され、−周分の局番号を桁ごとに収納するこの
とできる第２のメモリアレイ（以下テンポラリメモリと
いう）９０が設けられていることである。なお、本実施
例の場合にも各桁は５ビツトのデータにより構成される
。
第２図はテンポラリメモリ９０を構成するメモリヒル内 ラリメモリセルはインバータ９１．９２とスイッチ９３
．９４．９５により構成されており、それぞれスイッチ
９３および９４を介してデータライン６０およびバスラ
イン４０に接続される。
第３図（ａ）はテンポラリメモリセルに用いられるスイ
ッチ９３〜９５の具体的な回路図である。
相補型ＭＯ８ｌ−ランジスタ９７．９８を並列接続する
ことによりスイッチを構成できる。このトランジスタ９
７．９８のゲートにそれぞれ１対の相補型クロックφ、
φを印加することによりＡと８との間を開閉するスイッ
チが構成できる。なお相補型クロックφ、φは、第３図
（ｂ）に示すようにインバータ９６を用いていずれか一
方の信号を逆転させることにより発生できる。
次に、第４図にタイジングチ１アートを参照して第１図
に示ず実施例の動作を説明する。まず、Ｙアドレスデコ
ーダ３０の信号がＲ（読み出し）である場合に局アドレ
ス（Ｙアドレス）が指定されると、その指定された局番
号の全桁のメモリセル１０の保持データがデータライン
６０に出力される。
次に、メモリアレイ１００とテンポラリメモリ９０とを
つなぐスイッチ９３が時点ｔ１でオンし、続いて時点ｔ
２でスイッチ９５がオンすることにより、データライン
６０を介して与えられる全桁のデータがテンポラリメモ
リ９０にストアされる。
その後、時点ｔ３でスイッチ９３がオフした後、Ｘアド
レスデコーダ５０によって１桁づつ、データが読み出さ
れていく（本実施例の場合には、テンポラリメモリ９０
とバスライン４０とをつなぐスイッチ９４が時点ｔ４に
て５ビツトづつオンしていく）ことにより、メモリヒル
内のデータをバスライン４０に出力することができる。
Ｙアドレスデコーダ３０の信号がＷ（Ｉき込み）の場合
には、バスライン４０とテンポラリメモリ９０とをつな
ぐスイッチ９４を時点ｔ５においてＸアドレスデコーダ
５０により１桁分づつオンしていく（本実施例の場合に
は５ビツト分づつオンしていく）。このようにすると時
点ｔ６にてスイッチ９５がオンするので、バスライン４
０に搬出されてくるダイヤル信号をテンポラリメモリ９
０にストアできる。全桁のデータをテンポラリメモリに
ストアした時点ｔ１で、テンポラリメモリ９０とメモリ
アレイ１００とをつなぐスイッチ９３をオンにし、スト
アしたい局アドレスを指定すると、テンポラリメモリ９
０の全桁のデータがメモリアレイ１００の指定された局
に同時にストアされる。その後、時点ｔ８でスイッチ９
３をオフにしてＹアドレスデコーダ３０の指定を解除す
ることにより、書き込み（Ｗ）の作業が終了する。
本発明は上記実施例に限定されるものではなく、種々の
変形が可能である。例えばスイッチはバイポーラトラン
ジスタ等で構成してもよい。また電話用のメモリシステ
ムに限らず、メモリアレイに記憶された番号を読み出し
あるいは新たに番号を書き込むように構成されるシステ
ムであれば、いかなるものにも適用できる。
従来のメモリシステムでは、読み出しモードにおいてビ
ット数Ｘ桁数のデータラインを桁数に比例した回数だけ
プリチャージしなｔプればならなかったが、以上説明し
たように本実施例では、バスラインとデータラインとの
間にテンポラリメモリを介在させるようにしたので、１
回のプリチャージで全桁のデータをテンポラリメモリに
移すことができる。このため、メモリを流れる電流を少
なくさせ、低消費電力のメモリシステムを得ることがで
きる。
また、バスラインに対するドライブ能力を持たせるため
には、テンポラリメモリのディメンションを大きく設計
してバッファの役割りをさせるようにすれば良いので、
メモリセル自体にドライブ能力を持たせる必要がなくな
る。従って、メモリセルが小さくなるような設計するこ
とができ、また低電圧で動作させることも可能となる。
さらに、書き込みモードの時にも全桁同時にテンポラリ
メモリからメモリアレイにデータが移されるため、従来
にように読み出しサイクルをあらかじめ実行することな
く、書き込みサイクルを実行するだけで書き込み動作を
終了することができるため、高速動作が可能になるとい
う利点がある〔発明の効果〕 以上の通り本発明では、バスラインとデータラインとの
間にテンポラリメモリを設け、ここにデータを一時的に
保存してメモリアレイに対するデータの読み出しおよび
書き込みを行うようにしたので、低電圧かつ低消費電力
で高速動作させることができ、かつメモリセルのサイズ
を小さくできるメモリシステムを得ることができる。
【図面の簡単な説明】
第１図は本発明の一実施例を示すブロック図、第２図は
本発明に用いられるテンポラリメモリの一例を示すブロ
ック図、第３図は第２図に用いられるスイッチの具体的
構成を示す回路図、第４図はテンポラリメモリセルのス
イッチの動作を説明するタイミングチャート、第５図は
従来装置の一例を示すブロック図、第６図および第７図
はメモリアレイを構成するメモリセルの一例を示す回路
図である。 ３０・・・Ｙアドレスデコーダ、５ｏ・・・Ｘアドレス
デコーダ、６０・・・データライン、７０・・・プリチ
ャージ用スイッチ、９０・・・テンポラリメモリ、１０
０・・・メモリアレイ。 出願人代理人　　佐　　藤　　−雄 第１図 第２図 第３図 第４図 第５図 ７０イコ

Claims (1)

    【特許請求の範囲】
  1. 複数桁の局番号が収納される局アドレスを指定するＹア
    ドレスデコーダと、前記局番号の各桁が収納される桁ア
    ドレスを指定するＸアドレスデコーダと、前記局アドレ
    スおよび桁アドレスに対応するメモリセルを配列した第
    １のメモリアレイと、指定された局アドレスに対応する
    前記メモリセルに対してデータの授受を行なうデータラ
    インと、バスラインおよび前記データラインに接続され
    １局分の局番号を桁ごとに収納する第２のメモリアレイ
    とを備え、局アドレス指定時に前記第２のメモリアレイ
    を介して前記バスラインと前記第１のメモリアレイとの
    間のデータの授受を行なうメモリシステム。
JP60161626A 1985-07-22 1985-07-22 メモリシステム Pending JPS6221357A (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP60161626A JPS6221357A (ja) 1985-07-22 1985-07-22 メモリシステム
EP86110083A EP0209893A3 (en) 1985-07-22 1986-07-22 Memory device
US07/246,965 US4841567A (en) 1985-07-22 1988-09-21 Memory device

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JP60161626A JPS6221357A (ja) 1985-07-22 1985-07-22 メモリシステム

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JPS6221357A true JPS6221357A (ja) 1987-01-29

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ID=15738757

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JP (1) JPS6221357A (ja)

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