JPS60134461A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPS60134461A
JPS60134461A JP58242023A JP24202383A JPS60134461A JP S60134461 A JPS60134461 A JP S60134461A JP 58242023 A JP58242023 A JP 58242023A JP 24202383 A JP24202383 A JP 24202383A JP S60134461 A JPS60134461 A JP S60134461A
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JP
Japan
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channel type
mo8t
semiconductor memory
memory device
transfer
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Pending
Application number
JP58242023A
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English (en)
Inventor
Osamu Minato
湊　修
Masakazu Aoki
正和 青木
Yuji Tanida
谷田　雄二
Katsuaki Takagi
高木　克明
Shinji Horiguchi
真志 堀口
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Hitachi Ltd
Original Assignee
Hitachi Ltd
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Publication date
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    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only

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  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、半導体記憶装置、とくに高密度で低消費電力
のＭＯ８型スタティック・メモリセル関する。
〔発明の背景〕
従来のＭＯ８型スタティック・メモリセルの構成法のう
ち、抵抗を負荷とするものとして第１図に示すものが知
られている。同図において、１〜４はｎチャネル形ＭＯ
Ｓトランジスタ（以下ＭＯ８Ｔという）で、１．２が転
送ＭＯ８Ｔ、３゜４が駆動ＭＯ８Ｔである。５および６
はデータ線、７はワード線、８および９は負荷抵抗で、
１２゜１３なる情報蓄積ノードに蓄えられた情報を電源
線２０（電位Ｖ　ｃ　ｃ　）から電流を供給することに
よって保持している６　１１は接地線（電位Ｖ　ｓ　ｓ
　）である。上記８，９の負荷抵抗は、ＭＯＳＴ１〜４
のゲートを形成するものと同じ層の多結晶シリコン層（
ポリシリコン層）あるいは、該ゲート材料とは異なる積
層化したポリシリコン層で形成し、同ポリシリコン層の
一部を真性半導体として残す、あるいは抵不純物濃度の
領域とすることによって形成している。上記メモリセル
への情報の書込み、あるいは読出しはワード線７を低レ
ベル電圧から高レベル電圧にすることによってデータ線
５，６を介してなされる。
近年、微細加工技術の進歩によりスタテックＲＡＭも大
容量化の傾向にあり、これに伴なってメモリセルの占有
面積を小さ−くする必要がある。
上述はた従来技術によるメモリセルを基に、より大容量
スタティックＲＡＭの実現の可能性を検討した結果、以
下の欠点が明らかとなった。
第１に、上述した従来借造のメモリセルでは安１に 定な動作をえるために転送Ｍ　ＯＳ　Ｔと駆動ＭＯ８Ｔ
に１対４程度のｇｍ比が必要となる。すなわち、転送Ｍ
Ｏ３Ｔのチャネル幅（Ｗ）とチャネル長（Ｌ）の比Ｗ／
Ｌｔｉ−１とすれば、駆動ＭＯ８ＴのＷ／Ｌ比を４とす
る必要があり、転送ＭＯ８Ｔを最小のトランジスタ寸法
で形成しても、駆動ＭＯ８Ｔのチャネル幅を大きくとら
なければならないためにセル面積が大きくなってしまう
。
第２に、パッケージ材料中の不純物より発生するα線粒
子が半導体メモリ・チップの表面に照射され、メモリセ
ルの蓄積ノードに蓄えた情報を反転させてランダムなエ
ラーを２発生させる、いわゆるソフト・エラーに関して
′、木版モリセルでは、情報を書込む際の高レベルの蓄
積電圧はデータ線電圧とワード線電圧が共に電源電圧（
Ｖｃｃ）レベルとなり転送ＭＯ８Ｔのシきい電圧Ｖ　ｔ
ｌ、分の電圧降下があってｖｃｃ　Ｖｔｈの電圧となる
。書込み時から数μＳ経過すると負荷抵抗により高レベ
ルの蓄積電圧はＶｃｃレベルのまで引き上げられるが、
１００　ｍ　ｓ程度の高速の動作状態では、高レベル電
圧はＶｃｃ　Ｖｔｈと低く、α線の入射によって容易に
ソフト・エラーを引き起こす。さらに、メモリセル面積
が小さくなるにつれ、メモリセルの蓄積容量Ｃ（例えば
、第１図における１２゜１３に寄生ずるゲ−１へ容量、
拡散層容量など）が小さくなり、蓄積電荷量Ｑ　（＝Ｃ
−Ｖ、　ＶＩ２蓄積電圧）が小さくなる。結果として、
同一のα線粒子の照射によってソフ１−・エラーを発生
ずる頻度が従来よりも高くなる。従ってソフト・エラー
の耐性を従来と同程度に強くするには、蓄積電荷を従来
と同程度にする何らかの手段が必要となる。
〔発明の目的〕
本発明は、上述した従来技術の欠点を克服し、大容量ス
タティックＲＡＭを実現しうる占有面積の小さなスタテ
ィック・メモリセルを提供することを目的としＣいる。
さらに、本発明によれば、占有面積が小さく、かつ従来
と同様の高信頼性を有する、大容量メモリに適した半導
体記憶装置を提供することができる。
〔発明の実施例〕
第２図は、本発明の第１の実施例を示すものである。同
図において、２０１〜２０２はＰチャネル形ＭＯ８Ｔ、
２０３−２０４がｎヂャネル形ＭＯ８Ｔ、２０５〜２０
６が蓄積ノードである。
本発明の第１の特徴は、転送Ｍ　ＯＳ　Ｔを従来のｎチ
ャネル形Ｍ　Ｏ、Ｓ　Ｔとは異なるＰチャネル形ＭＯ８
Ｔで構成したことにある。通常、ｐチャネル形ＭＯ８Ｔ
のキャリアは正孔であり、ｎチャネル形Ｍ　ＯＳ　Ｔの
電子に比べて移動度が約１／２と小さい。従って両者を
同一寸法で比較するとｐチャネル形ＭＯ８Ｔのｇｍはｎ
チャネル形の１／２程度の値となり、結果として２０１
，２０２の転送ＭＯ８Ｔと２０３，２０４の駆動ＭＯＳ
Ｔのｇｍ比、すなわち各ＭＯ５ＴのＷ／Ｌの比を２程度
で構成すれば安定な動作をえることができ、メモリセル
面積を小さくすることができる。
さらに、本発明による半導体記憶装置では、ワード線７
が低レベル電圧（〜Ｖｓｓ電圧）の時にメモリセルへの
書込み、読出し動作が行なわれるが、データ線電圧をＶ
　ｃ　ｃレベル電圧にすると書込み時に蓄積電圧がＶｃ
ｃレベル電圧となり、第１図に示した従来技術に比べ書
込み時の蓄積電圧にしきい電圧Ｖｔｈ分の降下がなく、
蓄積電荷量が増大する結果、ソフト・エラーに強い半導
体記憶装置かえられる。また、本発明によれば、メモリ
セルの読出し、書込み動作が、ワード線７を高レベル電
圧（Ｖｃｃレベル電圧）から低レベル電圧に下げること
によって始まるため、ワード線を低レベル電圧から高レ
ベル電圧に上げることによってメモリの読出し、書込み
動作が始まる従来技術に比べ、各々の動作が約３倍高速
になるという利点を有し、高速アクセス時間を特徴とす
るスタティックＲＡＭにとって最適の半導体記憶装置と
なる。
第３図は、本発明の第１の実施例の断面構造図を示した
ものである。３０１なる高濃度のｎ形半導体基板上に３
０２なるｎ形半導体層、３１０なるＰ形つェル層が形成
され、各々の層内に３０５゜３０６なるｐ形不純物層を
ソース、ドレインとするＰチャネル形ＭＯ８Ｔ２０１，
３０７，３０８なるｎ形不純物層をドレイン、ソースと
するｎチャネル形ＭＯ８Ｔ２０３が構成されている。蓄
積情報を保持するための抵抗８は、Ｖｃｃと蓄積ノード
２０５問に別途ポリシリコンなどの一層が形成される。
、ｎチャネルおよびＰチャネルＭＯ８Ｔの分離は、３０
３なる平面上の幅が狭く、かつ深い絶縁物１例えばＳｉ
Ｏ２膜、５ｉ０２とＳｉ３　Ｎ４の複合膜、あるいはＳ
　ｉ０２　、　Ｓｉ３Ｎ＋と内部にポリシリコンを埋込
んで構成したｆｌｅＪＲ物層などでなされる。最近の異
方性Ｓｉエツチング技術により、（平面的には）　ＬＯ
ＣＯ５などの選択酸化技術と同程度の幅の狭い分離層が
形成さｉｃる。第３図では、第２図の２０１，２０３な
るＭＯ３Ｔのみを記したが、実際には、２０２．２０４
なルＭ　ＯＳ　Ｔも３０３なる分離領域で各々の密電型
の領域にまとめて分離、形成される。３−０４はＩＩ形
不純物層、３０９はＰ形不純物層がそれぞれＭＯ３Ｔの
基板となる３０２，３１０の電位を固定するために設け
られる。
第４図は、本発明の第２の実施例、第５図は第２の実施
例の断面図構造図を示したものである。
本発明の特徴は、第２図で示した蓄積情報をスタティッ
クに保持するために必要な、Ｖｃｃと蓄積ノード間にポ
リシリコン層などで形成される抵抗が無いことである。
蓄積情報を保持するための電流は、第５図に示した様に
、Ｐチャネル形ＭＯ８Ｔの基板端子でＶｃｃレベルの電
圧に固定された３０４から３０６の蓄積ノードに接合の
逆方向電流ＩＬｐとして流れる。一方、蓄積ノード３０
７からｎチャネル形ＭＯ８Ｔの基板端子３０９にも接合
の逆方向電流ＩＬｎが流れるため、Ｉ　Ｌ’ｐ　＞＞　
Ｉ　Ｌ　ｘｘとなる様に設計する必要がある。
本発明によれば１本来、製造中の条件等によって抵抗値
の制御がむずかしく、かつ非直線性の電圧依存性をもつ
ポリシリコンを用いた負荷抵抗を用いる必要がなく、か
つ１本発明による電流保持用の電流はデバイスのスケー
リングに大きく依存しないので、デバイスがｖｌＪ、絹
化しメモリセル面積が増増小さくなってメモリ容量が増
大しても、極めて小さい電流値（＜１０”Ａ／セル）で
端子電圧依存性の小さい電流を流すことができ、バッテ
リバックアップ可能な大容量スタティックＲＡＭを実現
することができる。
第６図は、本発明の第３の実施例の断面構造図を示した
ものである。本発明では、３０３なら絶縁物層内に６０
１なる導電性材料、例えばポリシリコンなどを設け、こ
の電位を■ｓｓレベルに固定する。この様な構成では、
６０１と３０３の絶縁物（例えば５ｉ０２膜もしくは５
ｉ０２とＳｉ３　Ｎ４の複合膜など）および３０２なる
ｎ形半導体層間がＭ　ＯＳ　４ｉ４造となって、６０１
がＶｓｓしベルの電圧では３０２の半導体層に空乏層６
０２が形成される。結果として、ｖＣＣレベルに固定さ
れたｎ形半導体層と？ｉ積メノー１３０６間流れる接合
の逆方向電流が増えることになり、製造上ＩＬｎの値が
多少増えても、スタティック・メモリセルとして安定な
情報の保持がなされる。
第７図は、本発明の第４の実施駐の断面構造図を示した
ものである。本発明は、３０６なる蓄積ノード下、３０
３の絶縁物層に沿って７０１なる３０６と同じ導電形の
不純物が形成されているところに特徴がある。この目的
は、蓄積ノードと半導体ＪＦ１３０２間の接触面積を増
やし、接合の逆方向電流を増やすことにあり、得られる
効果は第６図で説明した本発明の効果と同様である。
さて、第６図および第７図で断面構造を用いて本発明の
詳細な説明したが、実際のメモリセル・アレーにおいて
は、複数個のメモリセルが平面上のＸ−Ｙ方向に並べら
れて構成さ籾るため、第６図および第７図においても特
に、ｐチャネル形ＭＯ８Ｔの奥ゆき方向の構造を考慮す
る必要がある。
第８図は、第６図に示した本発明の第３の実施例を改良
した鳥睡図を示したものである。奥行き方向に２０１，
８０１なる第１および第２のｐチャネル形ＭＯ８Ｔが配
置され、３０６，８０２なるＰ形不純物層のドレインが
３０３なる絶縁物層に接して設けられている。従って、
第６図に示した構造では３０６と８０２が空乏Ｍ６０２
を介して接続さＪＬるため一方の高レベル電圧の蓄積電
荷が他方の低レベルのノードに逃げ蓄積電荷が無くなっ
てしまう。これを防止するため、第８図においては、瞬
接する３０６と８０２間には空乏層が形成されない様に
絶縁層の厚さを厚くする構造が示されている（第８図内
のＡとＢの違い）。図中、黒点領域の表面が空乏化する
領域である。なお、第８図における８０３は素子間を分
離するための選択酸化膜である。
一方、第７図に示した構造の場合には、第８図に示した
様な絶縁層の厚さを変える必要はなく、黒点領域の絶縁
物の表面付近に３０６，８０２と同じ不純物層を形成す
ればよい。
第９図は、本発明の第５の実施例の断面構造図を示した
ものである。同図において、９０１゜９０２はｎ形不純
物層で９０３なるゲート電極詮有するｎチャネル形ＭＯ
８Ｔのドレイン、ソース領域となり、９０２はＶｓｓ電
極に接続される。
一方、Ｐチャネル形Ｍ　ＯＳ　Ｔは、上記ｎチャネル形
ＭＯ８Ｔの上部に９０４，９０６なるＰ形不純物層をそ
れぞれドレイン、ソースとし、９０５をｎ形基板９０７
をゲート電極として形成さＪＬ、９０１と９０４が接続
され、９０６が９１０なる金属配線で形成したデータ線
に接続される。同図は、第４図における２０１，２０３
のＭＯ８Ｔを示したもので、２０２，２０４なるＭＯ８
Ｔは第９図の奥行き方向に形成されたメモリセルを構成
する。なお、第９図においては、９０７がワード線とな
り、９０１および９０４に蓄えられた記憶情報の保持は
、データ線９１０から、Ｐチャネル形ＭＯ８Ｔのソース
９０６．ドレイン９０４間に流れるリーク電流によって
なされる。これは、９０４．９０５，９０６なる半導体
層が、絶縁層９０８上に形成され、レード等の加熱手段
によってポリシリコン状態からシリコンの結晶状態に変
化させたものであり、９０５と９０８の接触面での結晶
性のミスマツチング等によりリーク電流が存在するため
である６製造上の工夫によって、このリーク電流が減少
し、純シリコンと同程度のものとなれば、９０１，９０
４なる記憶ノードに別途ポリシリコン等によって電流供
給用負荷を改番ブればよい。本発明によれば、シリコン
基板３１０上に平面的に形成する素子数はメモリセル１
ビット当り２素子となり、第４図に示した例に比べて占
有面積が約１／２に減少し、大容量スタディツクＲＡＭ
に最適のメモリセルを提供することができる。
なお、第９図では、ｎチャネル形ＭＯ８Ｔ上にｐチャネ
ル形ＭＯ８Ｔを形成する構成で示したが、もちろん、そ
の逆であっても得られる効果は同じである。
〔発明の効果〕
上述した如く、本発明によれば占有面積が小さく、かつ
α線に対する耐性が強いスタティック・メモリセルを提
供することができ、大容量スタティックＲＡＭの実現に
とって、その効果は著しく大である。
【図面の簡単な説明】
第１図は従来技術による半導体記憶装置を示す図、第２
図は本発明の半導体記憶装置を示す回路図、第３図はそ
の断面ｔｌｔ遍図、第４図は本発明の第２の半導体記憶
装置を示す回路図、第５図はその断面構造図、第６図、
第７図は本発明のＷ２Ｂ。 第４の半導体記憶装置を示す断面構造図、第８図は第６
．第７図の改良図、第９図は本発明の第５の半導体記憶
装置を示す断面構造図である。 ２０１　、２０２−　ｐ　ｆヤネ／ｌ／ＭＯ８Ｔ、２０
３゜２０４　・＝　ｎチャネ／Ｌ／ＭＯ８Ｔ茅１図 邦　２図 第３図 第＋１Ａ どρｌ 薯Ｓ図

Claims (1)

  1. 【特許請求の範囲】 ■、転送ＭＯ３Ｔと駆動ＭＯ８Ｔおよび電流供給用負荷
    を備えたスタティック型の半導体記憶装置において、該
    転送ＭＯ８ＴｔＩ：ｐチャネル形ＭＯ８Ｔ、該駆動ＭＯ
    ８Ｔｔｔｎチャネル形ＭＯ８Ｔで構成したことを特徴と
    する半導体記憶装置。 ２、該半導体記憶装置の記憶情報の保持を、基板と該記
    憶ノードの拡散層との逆方向接合電流で行なわせること
    を特徴とする特許請求の範囲第１項記載の半導体記憶装
    置。 ３、転送ＭＯ８Ｔと駆動ＭＯ８Ｔのどちらか一方を基板
    上に形成し、他方を該Ｍ９ＳＴの上部に形成して平面的
    に１ビット当りの構成素子数を２素子としたことを特徴
    とする特許請求の範囲第１項記載の半導体記憶装置。
JP58242023A 1983-12-23 1983-12-23 半導体記憶装置 Pending JPS60134461A (ja)

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