JPS6281750A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［技術分野］ 本発明は、半導体集積回路装置に関するものであり、特
に、記憶機能を有する半４体集積回路装口に適用してば
効な技術に関するものである。

［背景技術］ ダ、イナミック型ランダムアクセスメモリを備えた半導
体集積回路装置（以下、ＤＲＡＭという）は、スイッチ
素子と情報蓄積用容量素子との直列回路でメモリセルを
構成している。一般的に、情報蓄積用容量素子は、ｐ−
型の半導体基板（又はウェル領域）上に絶縁膜を介して
導電プレートを設けたＭ　ＯＳ構造で構成さ汎ている。

情報蓄積用容量素子の情報となる電防は、このＭＯ３構
造で半導体基板に形成される空乏領域に蓄積される。

この種のＤＲＡＭは、情報の大容量化を図るために、特
に、メモリセル面積を縮小し、高集積化の傾向にある。

メモリセル面積は、前記情報？ＪＴｆｆ用容量素子の占
有面積に大きく依存する。一方、α線によるソフトニラ
−の増大、蓄積された電荷のリークによるリフレッシュ
タイムの低下等を避けるため、情報蓄積用容量素子は、
充分な電荷蓄積量の確保が必要とさ九る。

かかる技術における実験ならびにその検討の結果、本発
明者は、情報蓄積用容量素子の電荷蓄積量を確保しつつ
メモリセル面積を縮小することが極めて見しいことを見
出した。

なお、ＤＲＡＭについては１例えば、特開昭５７−１９
４５６７号公報に記載されている。

［発明の目的］ 本発明の目的は、ＤＲＡＭの高集積化を図ることが可能
な技術を提供することにある。

本発明の他の目的は、ＤＲＡＭの電気的信頼性の向上を
図ることが可能な技術を提供することにある。

本発明の他の目的は、ＤＲＡＭの動作速度の高速化を図
ることが可能な技術を提供することにある。

本発明の他の目的は、ＤＲＡＭの製造工程を低減するこ
とが可能な技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は１本
明８書の記述及び添付図面によって明らかになるであろ
う。

［発明の概要コ 本願において開示さＪｚる発明のうち、代表的なものの
概要を簡単に説明すわば、下記のとおりである。

すなわち、ＤＲＡＭにおいて、メモリセルの情￥Ｉｉ蓄
積用容量素子を、半導体基板又はウェル領域の主面部に
設けたそれと反対導電型の半導体領域と、該半導体領域
のＬ部に設けた第１の絶縁膜と。

該絶縁膜の上部に設けたその一部がスイッチ素子と接続
される第１の導電層と、該第１の導電層の」一部に第２
の絶縁膜を介して設けた第２の導電層とて構成する。

こＪしにより、情報蓄積用容量素子の一方の電極となる
前記半導体領域の固定電位を自由に選択でき、前記第１
の絶縁膜の膜厚を薄くできるので、前記半導体領域、第
１の絶縁膜及び第１の導電層で構成される情報蓄積用容
量素子の電荷蓄積量を１曽加できる。

さらに、情報蓄積用容量素子を、半導体領域、第１の絶
縁膜及び第１の導電層で構成される容量素子と、第１の
導電層、第２の絶縁膜及び第２の導電層で構成される容
量素子との並列回路で構成したので、情報蓄積用容量素
子の電荷蓄積量を増加できる。

コノ結果、メモリセル面積を縮小できるので、ＤＲＡＭ
の高集積化を図ることができる。

以下、本発明の構成について１本発明を、オープンビッ
トライン方式を採用するＤＲＡＭに適用した実施例とと
もに説明する。

なお、実施例の全図において、同一機能を有するものは
同一符号を付け、そのくり返しの説明は省略する。

［実施例Ｉ］ 本発明の実施例！であるＤＲＡＭのメモリセルアレイの
概略構成を第１図の等価回路図で示す。

第１図に示すように、ＢＬはビット線であり、列方向に
複数配置された夫々センスアンプＳＡの両側部からそれ
ぞれ行方向に複数延在するように構成されている。ＷＬ
はワード線であり、ビット線ＢＬと交差する列方向に複
数延在するように構成されている゛。

ビット線ＢＬとワード線ＷＬとの交差部の夫々には、”
　ｌ　ＩＩ　、　ＩＩ　Ｏ，、の情報を蓄積するメモリ
セルＭが配置される。このメモリセルＭは、行列状に複
数耐直されてメモリセルアレイを構成する。メモリセル
Ｍは、スイッチ素子（メモリセル選択用素子）として使
用されるｎチャネルＭＩＳＦＥＴＱと、情報となる電荷
を蓄積する情報蓄積用容量素子Ｃとの直列回路で構成さ
れている。この情報蓄積用容量素子Ｃは、２つの容量素
子が並列接続さ九て構成されている。２つの容量素子の
一方の電極には、後述するように、電源電圧Ｖｃｃの約
半分（１／２Ｖ　ｃ　ｃ　）の電位が印加される。

ＳＷはスイッチ素子であり、一対のビット線ＢＬ間を必
要に応じて短絡するように構成されている。具体的には
、ビット線ＢＬの一方に電源電圧Ｖ　ｃ　ｃ　（例えば
、ＤＲＡＭの動作電圧５［Ｖ］）を印加し、他方に回路
の接地電位Ｖ　ｓ　ｓ　（Ｏ［Ｖ］　）を印加した後、
スイッチ素子ＳＷをＯＮさせ、一対のビット線ＢＬの電
位を１　／　２　Ｖ　ｃ　ｃｔ位にする。すなわち、ス
イッチ素子ＳＷは、所謂ビット線の１　／　２　Ｖ　ｃ
　ｃ電位のプリチャージ方式を行うようになっている。

このように構成されるＤＲＡＭのメモリセルアレイの具
体的な構成を第２図の平面図で示し、第２図のｍ　−ｍ
切断線における断面を第３図の断面図で示す。なお、第
２図及び後述する第１５図において、実施例Ｉの構成を
わかり易くするために。

各導電層間に設けられるフィールド絶縁膜以外の絶縁膜
は図示しておらず、さらに各導電層の一部を省略してい
る。

第２図及び第３図において、１は単結晶シリコンからな
るｐ−型の半導体基板（又はウェル領域）である。

２はフィールド絶縁膜（素子分離用絶縁膜）であり、半
導体基板１の主面部に設けられている。

フィールド絶縁膜２は１行方向（ビット線ＢＬの延在方
向）において互いに隣接しかつ同一の接続孔１４Ａを通
してビット線に接続するメモリセルの２つのスイッチ用
ＭＩＳＦＥＴを取囲みそれらの形状を規定するように構
成されている。すなわら、フィールド絶縁膜２は、列方
向（ワード線ＷＬの延在する方向）に隣接する異なるメ
モリセルのスイッチ用ＭＩＳＦＥＴ間と、メモリセルの
スイッチ用ＭＩＳＦＥＴと情報蓄積用容量素子との間に
設けられている。

３はＰ型のチャネルストッパ領域であり、フィールド絶
縁膜の下部の半導体基板１の主面部に設けられている。

前記フィールド絶縁膜２及びチャネルストッパ領域３は
、主として、半導体素子間を電気的に分殖するように構
成されている。

メモリセルのスイッチ素子（トランスフアゲ−１へ）と
してのＭＩＳＦＥＴＱは、ゲート絶縁膜４゜ゲート電極
５Ａ、ソース又はドレイン領域である半導体領域７及び
１５からなる。

ゲート絶縁膜４はスイッチ用ＭＩＳＦＥＴ形成領域つま
りフィールド絶縁膜の形成されていない領域の半導体基
板１の主面上に設けられている。

５Ａ又は５Ｂは４電層である。導電Ｆ！Ｉ５Ａは絶縁膜
４の上部に設けられる。導電層５Ｂは列方向の導電層５
Ａと一体化されフィールド絶縁膜２の上部に設けられて
いる。導電層５Ａは、ス、イッチ用Ｍ　Ｉ　Ｓ　ＦＥＴ
のゲート電極を構成し、導電層５Ｂは、ワード線ＷＬを
構成するようになっている。

この導電層５Ａ、５Ｂは、導電性を有する多結晶シリコ
ン膜（ｐｏｌｙ　５ｉ）５　ａ上部にタングステンシリ
サイド膜（Ｗ　Ｓ　１２　）　５　ｂを設けたポリサイ
ド膜で構成する。また、多結晶シリコン膜、高融点金属
１ｍ（Ｍｏ、Ｔａ、Ｔｉ、Ｗ）、シリサイド膜（ＭｏＳ
ｉ２゜Ｔ　ａ　Ｓ　ｉ　２　、　Ｔ　ｉ　Ｓ　ｉ　２　
、　Ｗ　Ｓ　ｉ　２　）、又は前記以外のポリサイド膜
（ＭｏＳｉ２．ＴａＳｉ２．ＴｉＳｉ２／ｐｏｌｙＳｉ
）で構成する。

ｎ型の半導体領域７は、スイッチ素子形成領域であって
、導電Ｊ？！ＩＳＡの両側部の半導体基板１の主面部に
設けられている。半導体領域７は、ソース領域又（よド
レイン領域の一部（低不純物濃度領域）として使用され
、ＬＤＤ　（Ｌｉｇｈｊｌｙ　ＤｏｐｅｄＤｒａｉｎ）
構造のＭＩＳＦＥＴを構成するようになっている。

ｎ０型の半導体領域１５は、導電層５Δの両側部の半導
体基板１の主面部に、マスク８に対して自己整合で設け
られている。半導体領域１５は、スイッチ用Ｍ　Ｉ　Ｓ
　ＦＥＴのソース領域又はドレイン領域の一部（高不純
物濃度領域）を構成するようになっている。

この半導体領域１５はフィール１〜絶縁［２に対して自
己整合で構成される。メモリセルの情報蓄積用容量素子
の電極である導電層１２（及び１４）をＭＩＳＦＥＴＱ
上に形成するために、ゲート電極５Ａ（及び５Ｆ３）は
絶縁膜で覆われる。すなわち、導電層５Ａ、５Ｂの」二
部に設けらＪした絶縁膜６は、主として、導電層５Ａ、
５Ｂと後述する導電プレー１−１２との電気的な分離を
する。また、導電層５Ａ、５Ｂの両側部に、それに対し
て自己整合で設けられた不純物導入時のマスク（以下。

不純物導入用マスクという）８は、導電層５Ａ（及び５
Ｂ）と導電層１２とを電気的に分離する。

すなわち、マスク８は、ソース、ドレイン領域の高不純
物領域１３を規定するマスクであると共に、導電層間の
絶縁膜として働く。二４Ｌによって、詳しくは後述する
が、電極１２とＭＩＳＦＥＴＱとの接続をマスク合せな
しく自己整合）で行うことができる。

メモリセルの情報蓄積用容量素子Ｃは、第１及び第２の
容量素子からなる。第１の容量素子は誘電体膜としての
絶縁ＰＩＡｘｘ、電極１０及び１２からなる。第２の容
量素子は、誘電体膜としての絶縁膜１３．？Ｉ！極１２
及び１４からなる。第１及び第２の容量素子は、電極１
２を共通の電極とし電極１０と１４に同電位を印加する
ことによって、並列接続とされる。

ｎ゛型の半導体領域１０は、容量素子Ｃ形成領域及び異
なる２つのメモリセルの容量素子Ｃ形成領域間の半導体
基板１の主面部に設けら九でいる。

情報蓄積用容量素子Ｃ形成領域の半導体領域１０は、情
報蓄積用容量素子Ｃの一方の電極を構成し、所定の固定
電位１例えば、１／２Ｖｃｃ（＝２゜５　［Ｖｌ　）が
印加されるように構成されている。すなわち、第１容量
素子Ｃに対する固定電位の供給を、半導体基板側から、
半導体領域１０によって行っている。したがって、第１
容量素子Ｃの他方のｆｆ１ｔｌ＋２を、メモリセルアレ
イ上全面に、複数の容量素子Ｃに対する共通の電極及び
配線として設ける必要がなくなる。また、半導体領域１
０は。

半導体基板１と逆導電型とされ、これとｐｎ接合を構成
している。すなわち、半導体基板ｌの電位とは異なる固
定電位を印加することができる。半導体領域１０に印加
される電１ヶは、１　／　２　Ｖ　ｃ　ｃ電位に限らず
、例えば、基板バイアス電圧ｖ、３．３（＝−２，５〜
−３，０［Ｖｌ　）〜Ｔｉ、源電圧Ｖｃｃ間或１１基市
電圧Ｖｓｓ−電源電圧Ｖｃｅ間であれば、自由に選択し
印加することができる。したがって、種々の条件を考慮
して、メモリセルに供給さＪする固定電位を最適化でき
る。なお、半導体領域１０は、半導体基板１に対して逆
バイアスされていることが望ましい。

本実施例でけ、半導体領域１０に印加されろ電位を１　
／　２　Ｖ　ｃ　ｃとしている。すなわち、メモリセル
にゴ込まれる”　１　”情報に対応する電位Ｖｓｓ（回
路の接地電位＝Ｏ［Ｖｌ　）と、ＬＬ　Ｏ１１情報に対
応する電位Ｖｃｃ（電源電位＝５［Ｖ’ｌ）との中間値
としている。これにより、絶縁ｖｔ、ｌｌに加わる電界
強度、特にＩＩ　Ｏ１１情報の書込み時（加わる１位差
は５［Ｖｌ）のそれを小さくできる。こ汎により、絶縁
膜１１の前記電界に起因する経年劣化を小さくできる。

また、前記電界強度が小さくなることにより、絶縁膜１
１の絶縁破壊耐圧も小さくすむので、その膜厚を薄くし
容量値を大きくすることができる。なお、ＩＩ　Ｉ　Ｉ
＋情情報書待時、従来は生じなかった電界が絶Ｂ膜１１
に加わる（加わる電位差は２．５　［：ｖコ）が前記経
年劣化は電界強度に指数関数的に依存するので問題はな
い。

半導体領域１０に加わる電位が１　／　２　Ｖ　ｃ　ｃ
であるので、半導体基板１内に延びる空乏層幅を小さく
できる。また、半導体領域１０と１３との間の電位差を
小さくできる。従って、半導体領域１０と１３との間（
ＭＩＳＦＥＴＱと容量素子Ｃとの間）の電気的分層を確
実に行える。また、半導体領域１０と１３との間の距離
を小さくできる。

さらに、半導体領域１０と１３はフィールド絶縁膜２に
対して自己整合でもが成されている。こｈにより、半導
体領域１３と半導体領域１０とのｖ５造工程におけるマ
スク合せズレがなくなるので、それらの間隔を縮小する
ことができる。

データ線方向の異なる２つの隣接するメモリセルであっ
て、異なるワード線に接続されるメモリセル間にも、半
導体領Ｖｊ、１０が形成される。この部分の半導体領域
１０は、Ｉ！Ｊ接するセルｆｆηでワード線方向に連続
して一体に形成される。二４ｔによって、半導体領域１
０は、複数のメモリセルに固定を位を供給する配線とし
て用いられる。配Ｘ！ＡｉＯの抵抗値を決める大きな要
因であるその幅は、容量素子Ｃ下も配線として見なせる
ので、広くでき、抵抗値を小さくできる。

半導体領域１０はｎ型不純物１例えば、ヒ素で構成する
ことにより、メモリセルに印加する固定電位を半導体基
板１と同電位とする時に用いられるボロンに比べてその
表面の不鈍物濃度を高めることができる。これにより、
容量素子Ｃに情報となる電荷を蓄積した状態において、
半導体基板１側に形成さ扛る空乏領域の伸びを抑制する
ことができるので、情報蓄積用容量素子の電荷蓄積量を
増加することができる。

１１は絶縁膜であり、主として、情報蓄積用容量素子形
成領域Ｃの半導体領域１０の主面」二部に設けられてい
る。この絶縁膜１１は、情報？！ｆ積用容量素子Ｃの誘
電体膜を構成するようになっている。絶縁膜１１は、例
えば、酸化シリコン膜、窒化シリコン膜又はそれらの複
合膜（例えば、５１０２／Ｓｌｓ　Ｎ４　／５ｉＯ２）
で構成する。

１１Ａは接続孔であり、スイッチ用ＭＩＳＦＥＴと情報
′？Ｍ積用容量素子Ｃとの接続部であって、半導体基板
１の上部の絶縁膜９，１１を除去して設けられている。

１２は導電Ｍ！Ｊ（導電プレート）であり、その一部が
接続孔１１Ａを通してスイッチ用ＭＩＳＦＥＴのソース
領域又はドレイン領域となる半導体領域（１５）と電気
的に接続され、絶縁膜１１の上部に設けら九でいる。導
電層１２は、第１容量素子の電極を構成し、また、第２
の容Ｘ素子をも構成する。

容＋ｉ索子Ｃに印加される固定電位を、一方の電＃＠１
０によって供給しているので、他方の電極１２は各メモ
リセル毎に独立して形成される。このため、メモリセル
アレイ全体に電に！１２を設ける必要がない。

これにより、ワード線５Ｂ下に＠極１２が存在しないの
で、ワード線５Ｂに生しる段差が小さくなる。したがっ
て、ワード線５Ｂの抵抗が小さくなる。また、隣接する
ワード線５Ｂ間の段差部でのワード線材料のエッチ残り
による短絡も少なくなる。さらに、ワード線５Ｂへの容
量素子Ｃの電極の厚さによる断線不良等の影ＶＩを考え
る必要がない。したがって、本発明の如く容量素子Ｃを
スタックド型にした場合の信頼性の向上を計れる。

すなわち、情報蓄積層１２−ヒに、誘電体として絶縁膜
を挟んで、固定電位の印加さｊｔだ導電層を２投けるこ
とにより、容量値を増すことができる。

ｆｆＨＩｔ２が隣接するメモリセル間に存在しないので
、メモリセル間にこれによる寄生ＭＩＳＦＥＴが生じな
い。すなわち、隣接するＭ　ｒ　Ｓ　ＦＥＴＱの間、隣
接する容量素子Ｃの間の電気的分離を確実にできる。ま
た、メモリセルアレイ内のチャネルストッパ領域３の不
純物濃度を高くしないですむ。

また、本実施例の様に、ゲー１−ｉ１１ｉｓΔＬに電極
１２を重ねない場合は、ゲート雷雨５Ａ（及びワード線
５［３）と＠極１２とを同一製造工程で形成できる。

ゲートを極５Ａ上に容Ｆｉｋ電所１２を形成したことに
より、電極１２の表面を酸化して厚い層間絶縁膜を形成
する必要がない。また、この酸化のためのマスクとして
、容量素子Ｃの誘電体膜（窒化シリコン膜）を用いる必
要がない。

このように構成される情報蓄積用容量素子Ｃは。

ｎ°型の半導体領域１０に印加する固定′正位を自由に
選択することにより、絶縁膜１１の膜厚を薄くすること
ができるので、情報となる電荷蓄積量を増加できる。

この情報蓄積用容量素子Ｃの電荷蓄積量の増加により、
メモリセルの占有面積を縮小できるので７ＤＲΔＭの高
集積化を図ることができる。

また、情報蓄積用容量素子Ｃの電荷蓄積量の増加により
、リフレッシュタイムを確保できるので、情報の書込及
び読出動作の安定化を図ることができる。

また、実質的に導電層１２に情報となる電荷を蓄積する
ことにより、情報蓄積用容量素子Ｃに蓄積された情報と
なる電荷は半導体基板ｌ内にα線で発生する少数キャリ
アの影響を受けにくくなるので、ソフトエラーを防止で
きる。

また、実質的に導電層１２に情報となる電荷を蓄積する
ことにより、半導体基板１に電荷を蓄積する場合に比へ
て、電荷のリークが抑制（空乏層からリークがない）で
き、リフレッシュタイムを確保できるので、情報の書込
み及び読出動作の安定化を図ることができる。

１３は絶縁膜であり、主として、導電ｐ！Ｊ１２の上部
及び側部をｉｆｆうように設けられている。この絶縁膜
１３は、第２容欧素子の誘電体膜を構成するようになっ
ている。絶縁膜１３は、前記絶縁膜１１と同様に、例え
ば、酸化シリコン膜、窒化シリコン膜又はそれらの複合
膜（例えば、Ｓｊ、０２／５ｉｊＮ４　／Ｓｊ○２）で
構成する。

１４は導電層（導電プレート）であり、絶縁膜１３を介
して導電層１２の上部及び側部に設けられている。導電
層１４は、隣接する容量素子の導電層１４と一体化され
ている。すなわち、導電層１４はメモリセルアレイ内に
おいて、ピッ１−線がスイッチ用Ｍ　Ｉ　Ｓ　ＦＥＴの
半導体領域に接続する部分を除いて、連続して一体に設
けられる。この導電層１４は、第２容量素子の一方の電
極を構成し、固定電位例えば、１　／　２　Ｖ　ｃ　ｃ
　（＝２．５　［Ｖ］　）が印加される。導電層１４及
び前記導電層１２は、例えば、前記導電層５Δ、５Ｂで
説明した導　（’ｌ：材料のいずれかで構成する。

図示されていないが、導電層１４と曲記半導体領域１０
に印加される電位１　／　２　Ｖ　ｃ　ｃは、メモリセ
ルアレイの端部において、アルミニウム等からなる上層
配線に接続され供給されている。また、導電層１４と半
導体領域ＩＯに印加される電位ｌ／　２　Ｖ　ｓ　ｓは
、所定の数のビット線毎にビット線方向に延在する配線
を設け、該配線によって供給してもよい。

第２容量素子においても、第１容、Ｉｆ素子と同様の効
果が得られる。

また、情報蓄積用容量素子Ｃは、第１の容量素子の上部
に第２の容量素子を重ねた構造で構成されるので、情報
となる電荷蓄積量を増加できる。

また、情報蓄積用容量素子Ｃは、導電層１２の側部にも
絶縁膜１３を介して導電層１４を設けているので、情報
となる電荷蓄積量を増加できる。

この情報蓄積用容量素子Ｃの電荷蓄積量の増加により、
メモリセルの占有面積を縮小できるので。

ＤＲＡＭの高集積化を図ることができる。

また、情報蓄積用容量素子Ｃの電荷蓄積量の増加により
、リフレッシュタイムを確保できるので、情報の書込及
び読出動作の安定化を図ることができる。

また、導電層１２に情報となる電荷を蓄積することによ
り、情報蓄積用容量素子Ｃに蓄積された情報となる電荷
は半導体基板１内にα線で発生する少数キャリアの影響
を受けにくくなるので、ラフ１−エラーを防止できる。

また、導電層１２に情報となる電荷を蓄積することによ
り、半導体基板１に電荷を蓄積する場合に比へて、ｆｆ
ｉ荷のリークが抑制でき、リフレッシュタイムを確保で
きるので、情報の貫込及び読出動作の安定化を図ること
ができる。

１６は前記情報蓄積用８敗素子Ｃ，ＭＩＳＦＥＴＱ等の
半導体素子を覆うように設けられた絶縁膜、１６Δは所
定の半導体領域１５４１部の絶縁膜９、６を除去して設
けられた接続孔である。

１７はｎ１型の半導体領域であり、接続孔１６Ａ部分の
半導体基板ｌの主面部に、半導体領域１５よりも深い接
合深さで設けられている。この半導体領域１７１よ、ア
ルミニウム膜又は所定のｌＳ加物を含有するアルミニウ
ム膜に接続する場合に、アルミスパイクによる半導体領
域１５のｐｎ接合破壊を防止するように構成されている
。

１８は導電層であり、接続孔１６Ａを通して所定の半導
体領域１５（又は１７）と電気的に接続し、絶縁膜１６
上部を行方向に延在して設けられている。この導電Ｍ１
Ｂは、ビット線ＢＬを構成するようになっている。導電
層１Ｂは、例えば。

アルミニウム膜又はシリコン、カッパー等の添加物を含
有するアルミニウム膜で構成する。ビット線ＢＬは、メ
モリセルに情報”Ｏ”、　”　！　”に対応する電圧を
与え、また、メモリセルから情報ＨＯｒ＋。

”　１　”に対応する電位を取出す。

次に、このように構１戊されるＤＲΔＭのメモリセルア
レイの具体的な製造方法を第４図乃至第１２図の各製造
工程における断面図で示す。

まず、半導体基板１を用意し、この半導体基板１にフィ
ールド絶縁膜２及びｐ型のチャネルストッパ領域３を形
成する。フィールド絶縁膜２は、例えば、窒化シリコン
膜等の耐熱酸化マスクを用い、半導体基板１の主面を酸
化することで形成できる。

この後、第・１図に示すように、半導体素子形成領域と
なる半導体基板１の主面上部に、絶縁膜４を形成する。

絶縁膜４ば、ゲーＩ・絶縁膜を形成するように、例えば
、半導体基板１の主面を酸化して形成した酸化シリコン
膜を用いる。

第４図に示す絶縁膜４を形成する工程の後に、導電層５
Ａ、導電層５Ｂ（図示していない）及び絶縁膜６を形成
する。導電層５Ａ、５Ｂは１例えば、低抵抗値化のため
のリン又はヒ素が拡散されたＣＶＤで形成した多結晶シ
リコン膜５ａと、ＣＶＤで形成したタングステンシリサ
イド膜５１〕とで形成する。絶縁膜６は、情報蓄積用容
量素子の一方の電極を構成する導電層（導電プレーｈ）
と。

スイッチ用Ｍ　丁５ＦＥＴのゲート電極とを電気的に分
離するために、例えば、ＣＶＤで形成した酸化シリコン
膜を用いる。そして、これら多結晶シリコン膜５ａ、タ
ングステンシリサイド膜５ｂ及び絶縁膜６を異方性エツ
チング技術でエツチングして形成する。

なお５通電層５Ａと導電層５Ｂとの接続部は。

フィールド絶縁膜２の段差しか生じないので、ワードａ
ＷＬ抵抗を低減できる。

この後、主として、フィールド絶縁膜２及び絶、祐膜６
をマスクとして用い、第５図に示すように。

絶縁膜４を通した半導体基板１の主面部にｎ型の半導体
領域７を形成する。この半導体領域７は、主として、Ｌ
ＤＤ構造のＭ　Ｉ　Ｓ　Ｆ　Ｅ’ｒのソース領域又はド
レイン領域として使用される。そして、情＋［Ｊ蓄積用
容量素子形成領域の半導体基板１の主面部にも同一工程
により半導体領域７が形成される。半導体領域７は、例
えば、　　ｌ　ＸＩＯ”　’　　［ａｊｏｍｓ／ｃｍ’
　］　ｐ１．度のリンを６０［ＫｅＶコ程度のエネルギ
のイオン打込み技術で導入して形成する。半導体領域７
は、導電層５Ａ及びフィールド絶縁膜２に対して自己整
合で形成される。

また、情報蓄積用容量素子形成領域に半導体領域７を形
成したくない場合は、その領域にマスクを形成し、不純
物の導入を防止すればよい。

第５図に示す半導体領域７を形成する工程の後に、導電
層ＳΔ、５Ｂの両側部に不純物導入のためのマスク８を
形成する。マスク８は、例えば、基板上全面にＣＶＤで
形成した酸化シリコン膜にリアクティブイオンエツチン
グ等の異方性エツチング技術を施して形成する。このマ
スク８は、絶縁膜６と同様に、情報蓄積用容量素子の一
方の電極を構成する導電層と、導電層５Ａとの電気的な
分離をする機能も有している。すなわち、絶縁膜６と８
によりゲート電極５Ａ（及び５Ｂ）を絶縁膜中に埋込ん
でいる。こ九により、後の工程に影響されず、ゲート電
極材料を種々選択し易くしている。

そして、マスク８を形成する工程で露出する絶縁膜４が
除去されるので、後のイオン打込み等による半導体基板
１主面のあれ、汚染等を防止するため、例えば、ＣＶＤ
技術で形成した酸化シリコン膜を２００〜４００［入コ
程度の膜厚で形成する。

この後、スイッチ用Ｍ　Ｉ　Ｓ　ＦＥＴ形成領域をマス
クで覆い、第６図に示すように、情報蓄積用容量素子形
成領域の半導体基板１（半導体領域７）の主面部に、ｎ
゛型の半導体領域１０を形成する。

半導体領域１０は、例えば、　　２　ＸＩＯ”　　［ａ
ｔ、ｏｍｓ／、、ｌ／］程度又はそれ以上のヒ素を８０
［ＫｅＶ］程度のエネルギの、イオン打込み技術で導入
して形成する。この半導体領域１０は、フィールド絶縁
膜２に対して自己整合で形成されるので、前記半導体領
域７との製造工程におけるマスク合せ余裕が不要となる
。

第６図に示す半導体領域１０を形成する工程の後に、情
報蓄積用容量素子の誘電体膜を形成するために、その部
分の絶縁膜９を除去する。

この後、第７図に示すように、情報蓄積用容量素子の誘
電体膜として使用する絶縁膜１１を全面に形成する。絶
縁膜１１は、例えば、酸化シリコン（ＳｉＯ２）膜単層
でも可能であるが、誘電率が比＋ｌ！；的高く、また、
情報蓄積用容量素子の一方の電（う１を構成する導７七
層とエツチング速度が略等しいか戎はそ、１シよりも遅
いものを使用する。具体的には、ＣＶＤ、スパッタで形
成した窒化シリコン（Ｓｉ、Ｎ４）膜を用い、１５０〜
３５０［入コ程度の膜ＩｒＪ、で形成する。また、絶縁
膜１１は、窒化シリコン膜のピンホール、漏れ電流、半
導体基板ｌとの間に生じるス１−レスを抑制するために
、５１０２／Ｓｉ：＋　Ｎ４　／Ｓｉ○２構造の複合膜
で形成してもよし＼。

第７図に示す絶縁膜１１を形成する工程の後に、第８図
に示すように、情報蓄積用容量素子とスイッチ用Ｍ　Ｉ
　Ｓ　Ｆ　Ｅ　Ｔとの電気的な接続部の絶縁膜１１．９
を除去して接続孔１１Δを形成する。この接続孔１１Δ
は、フィールド絶縁膜２及びマスク８に対して自己整合
で形成される。すなわち、絶縁膜１１をマスクを用いた
エツチングにより。

形成ずべき接続孔１１Δより大きく除去する。この後、
絶１黴膜９と１１の膜質の違い及び絶縁膜６゜８．９が
同一材質からなり膜厚が異なることを利用して、絶縁膜
９をウエノ１−エツチングにより除去する。

第８図に示す接続孔１１Ａを形成する工程の後に、第９
図に示すように、接続孔１１Ａを通してその一部が半導
体領域７と電気的に接続するように、絶縁膜１１の上部
にＩｇ電層１２を形成する。

これにより、情報蓄積用容量素子Ｃが形成される。

導′市層１２は、半導体領域７との接続部において、導
電層５　Ａ、−Ｊ二部に重なるように形成するので、導
電層５Ａとのマスク合せが簡単である。また、）導電層
１２は、導電層５Ａ上部に重なるように形成することに
より、第２の容量素子の平面々積を増加できるので、情
報蓄積用容量素子の電荷蓄積量を増加できる。

導電層１２は、例えば、低抵抗値化のための不純物が拡
散されたＣＶＤ技術で形成した多結晶シリコン膜で形成
する。これにより、第９図に示すよう（二導電層１２と
半Ｊ５体領域７との接続部にｊ３いて、導電層１２に拡
散された不純物が半導体領域７に拡散され、［１゛型の
半導体領域１５が形成される。

また、導電層１２間部において、第１１図の拡大断面図
で示すように、絶縁膜１１を窒化シリコン膜で形成する
ことにより、絶縁膜１１の端部は、導電層１２の端部と
略同等の面で又はそれよりも突出して形成できる。絶縁
膜１１を酸化シリコン膜で形成すると、導電層１２のエ
ッチ時に酸化シリコン膜もエツチングされその後の軽い
５ｊＯ２エノチエ程で、符号Ｓで示すように、絶縁膜１
１の端部は、導電層１２の端部よりも後退する。所謂ア
ンダーカッ］一部が形成されるので、この後の絶縁膜形
成工程でその絶縁耐圧を劣化させる恐れがある。したが
って、本実施例では、情報蓄積用容量素子Ｃの誘電体ｌ
模として使用される絶縁膜１１は、窒化シリコン嘆又は
窒化シリコン膜とそれよりも閘めて薄い酸化シリコン膜
との複合膜を使用する。また、後の工程で、充分な厚さ
の酸化膜を端部に成長させてもよい。

第９図に示す導電層１２を形成する工程の後に、基板−
ヒ全面に絶縁膜１３を形成し、第１０図に示すように、
この絶縁膜１３の上の基板」二全面に導電に’Ｉ　１４
を形成する。絶縁膜１３は、例えば、ＣＶＤ技術で形成
した窒化シリコン膜を用い、１５０〜３５０［人コ程度
の膜厚で形成する。多結晶シリコン膜を熱酸化で形成し
た酸化シリコン膜では、通常は半導体基板１を熱酸化で
形成した酸化シリコン膜に比）＼て３分の１程度の絶縁
破壊耐圧しか得ることができない。そこで１本実施例で
は、絶縁膜１３として、酸化シリコン膜に比べて略２倍
の誘電率を有する窒化シリコン膜を用い、膜厚を比較的
厚くして電界強度を緩和するようにしている。また、絶
縁膜１３は、前記絶縁膜１１で説明したように、窒化シ
リコン膜と酸化シリコン膜との複合膜を用いてもよい。

導電層１４は、例えば、ＣＶＤ技術で形成した多結晶シ
リコン膜を用いる。

次に、同一マスクを用いたドライエツチングにより、導
電層１４及び絶縁膜１３を選択的に除去する。このとき
、導電層１２の側壁部分も容量素子として利用できるよ
うに、導電層１４が導電層１２の側面をも覆うように、
つまり、導電層１２よりも大きなパターンで形成される
。具体的には、メモリセルのＭＩＳＦＥＴのビット線に
接続される半導体領域上を、少なくとも除いて形成され
る。

第１０図に示す導電層１４を形成する工程の後に、マス
ク８等を用い、絶縁膜９を通して半導体基板１（半導体
領域７）の主面部にｎ型の不純物を導入し、第１２図に
示すように、ｎ３型の半導体領域１５を形成する。これ
により、スイッチ用ＭＩＳＦＥＴＱが形成される。

半導体領域１５は、マスク８及び導電層５Ａに対して自
己整合で形成される。半導体領域１５は、例えば、　５
　Ｘ　１０１ｓ［ａｔｏｍｓ／ｃ＋＋＋”コ程度のヒ素
を、８０［ＫｅＶ］程度のエネルギのイオン打込み技術
で導入して形成する。

第１２図に示す半導体領域１５を形成する工程の後に、
絶縁膜１６を形成し、所定の半導体領域１５上部の絶縁
膜９，１６を除去して接続孔１６Ａを形成する。

そして、この接続孔１６Ａを形成するエツチング用マス
ク（例えば、レジスト膜）を不純物導入用マスクとして
用い、接続孔１６Ａを通した半導体基板１（半導体領域
１５）の主面部にｎ型の不純物を導入する。これにより
、ｎ′″型の半導体領域１７が形成される。

この後、前記第２図及び第３図に示すように。

接続孔１６Ａを通して、半導体領域１５又は半導体領域
１７と電気的に接続するように、絶縁膜１６上部に導電
層１７を形成する。導電層１７は、例えば、スパッタ技
術で形成したアルミニウム膜又はシリコン、カッパー等
を含有したアルミニウム膜で形成する。

これら一連の製造工程により１本実施例■のＤＲＡＭは
完成する。なお、この後に、保護膜等の処理工程を施し
てもよい。

また、本実施例では、導電層５Ａと導電層１２との重な
り合っている部分の電気的な分離を絶縁膜６とマスク８
とで行っているが、さらに絶縁耐圧を高めるために、こ
の部分に絶縁膜６及びマスク８を覆うように他の絶縁膜
を新たに設けてもよい。具体的には、絶縁膜としてＣＶ
Ｄ技術、スパッタ技術で新たに形成した酸化シリコン膜
、窒化シリコン膜等を用いる。或いは、絶縁膜１１が絶
縁膜６及び８上を覆うように基板１上に延在するように
、第９図に示したエツチング時に絶縁膜１１を残せばよ
い。

［実施例■］ 本実施例■は、前記実施例■のＭＩＳＦＥＴＱのゲート
電極を構成する導電層５Ａ、５Ｂと、情報蓄積用容量素
子の一方の電極を構成する導電層１２とを同一製造工程
で形成可能とする本発明の他の実施例である。

本発明の実施例■であるＤＲＡＭのメモリセルアレイを
第１３図の要部断面図で示す。

本実施例■のＤＲＡＭのメモリセルは、第１３図に示す
ように、導電層５Ａと導電層１２とを所定の間隔、例え
ば、両者が製造工程におけるマスク合せズレを生じても
重なり合ない程度の間隔を有するように構成されている
。

このように構成されたメモリセルは、導電層５Ａと導電
層１２とが離隔しているので、両者の電気的な分離が確
実にできる。

また、導電Ｐ！ｊ５Δ、、　５　［３と導ｆｔ１層１２
とを同一の製造工程で形成することができるので、導電
層形成工程が一層不要になり、製造工程を低減すること
ができる。

また、導電層５Ａ、５Ｂと導電層１２との製造工程を逆
の工程にすることができるので、製造プロセスのプレキ
シビリティが大きくなる。

また、導電層５Ａ、５Ｂと導電層１２との重なりがなく
なることにより、接続孔１６Ａ部分における段差形状を
緩和することができるので、導電層（ビット線ＢＬ）１
８の接着性を良好できる。

なお、本実施例■は、導電層５Ａ、５Ｂと導電層１２と
の関係について説明したが、導電層５Ａ。

５Ｂと導電層１４とを重ならないように構成してもよい
。

［実施例■］ 本実施例■は、細孔又は細溝を利用し、情報蓄積用容量
素子Ｃの電荷蓄積量を増加した本発明の他の実施例であ
る。

本発明の実施例■であるＤＲＡＭのメモリセルアレイを
第１４図の要部断面図で示す。

本実施例■のＤＲＡＭのメモリセルは、第１４図に示す
ように、細孔（又は細溝）１９を利用した情報蓄積用容
量素子Ｃによって構成されている。

すなわち、情報蓄積用容量素子Ｃは、半導体基板１の主
面部に設けられた細孔１９、該細孔１９に沿った半導体
基板１の主面部に設けられた口型の半導体領域１０、絶
縁膜１、を介し゛Ｃ半導体領ｊ或１０に沿って設けられ
た導電層１２、絶縁膜１３を介して導電層１２に沿って
設けられた導電層１４により構成されている。

このように構成されたメモリセルの情報蓄積用容量素子
Ｃは、細孔１９により半導体基板１の深さ方向の面積を
利用できるので、情報となる′電荷蓄積量を増加するこ
とができる。

また、情報蓄積用容址素Ｔ−Ｃの一方の電極を構成する
半導体領域１０は、ｎ型の不純物（例えば、ヒ素又はア
ンチモン）で構成したので、Ｐ型の不純物で構成した場
合に比べて、細孔１９に沿った表面濃度を高濃度でしか
も均一な濃度分布で構成することができる。

し実施例■］ 本実施例■は、情報蓄積用容量素子Ｃの一方の電極とな
る半導体頭載１０及び導電層１４に印加される固定電位
を安定に保持する本発明の他の実施例である。

本発明の実施例■であるＤＲＡＭのメモリセルアレイを
第１５図の平面図で示す。

本実施例のＤＲＡＭのメモリセルアレイは、第１５図に
示すように、情報蓄積用容量素子Ｃ間部の絶縁膜１３を
除去して接続孔１３Ａを構成し、該接続孔１３Ａを通し
て半導体領域１０と導電層１４とが電気的に接続するよ
うに構成されている。

このように構成されるＤＲＡＭは、所定毎に半導体領域
１０と導電層１４とを接続することにより、固定電位用
の配線として抵抗値を低減することができるので、固定
電位を安定に保持できる。

［効果］ 以上説明したように、本願において開示された新規な技
術によれば、以下に述べる効果を得ることができる。

（１）ＤＲＡＭにおいて、情報蓄積用容量素子を、半導
体基板又はウェル領域の主面部にそれと反対導電型の半
導体領域を設け、該半導体領域の上部に第１の絶縁膜を
介してその一部がスイッチ用ＭＩＳＦＥＴに接続された
第１の導Ｗ１層を設けて構成したことにより、前記第１
の絶縁膜の膜厚を薄くできるので、情報蓄積用容量素子
の電荷蓄積量を増加できる。

（２）ＤＲＡＭにおいて、情報蓄積用容量素子を。

半導体基板又はウェル領域の主面部にそれと反対導電型
の半導体領域を設け、該半導体領域の上部に第１の絶縁
膜を介してその一部がスイッチ用ＭＩＳＦＥＴに接続さ
れた第１の導電層を設けて構成された第１の容量素子と
、前記第１の１Ｗ電ｍの上部に第２の絶縁膜を介して設
けられた第２の導電層を設けて構成された第２の容量素
子どの直列接続で構成したことにより、第１の容量素子
の」−′部に第２の容量素子を重ね合せた構造で構成で
きるので、情報蓄積用容量素子の電荷蓄積量を増加でき
る。

（３）前記（１）又は（２）の情報蓄積用容ｆｆ１Ａ’
子の電荷蓄積量の増加により、メモリセルの占有面積を
縮小できるので、ＤＲＡＭの高集積化を図ることができ
る。

（４）前記（１）又は（２）の情報蓄積用容量素子の電
荷蓄積量の増加により、リフレッシュタイムを確保でき
るので、情報の書込及び読出動作の安定化を図ることが
できる。

（５）前記（１）又は（２）で前記導電層に情報となる
電荷を蓄積することにより、情報蓄積用容量素子に蓄積
された情報となる電荷は半導体基板１内にα線で発生す
る少数キャリアの影響を受ないので、ソフトエラーを防
止できる。

（６）前記（５）により、情報の保持時或は読出動作に
おける誤動作を防止できるので、電気的信頼性を向上す
ることができる。

（７）前記（１）又は（２）の前記半導体領域をｎ型不
純物で構成することにより、Ｐ型不純物に比べてその表
面の不純物濃度を高めることができるので、情報蓄積用
容量素子の電荷蓄積量を増加することができる。

（８）前記（１）又は（２）のＤＲＡＭにおいて、情報
蓄積用容量素子形成領域間の半導体基板又はウェル領域
の主面部に、固定電位が印加される半導体領域を設けた
ことにより、フィールド絶ａ瞑を使用しないで隣接する
情報蓄積用容量素子間の電気的な分離をすることができ
るので、情報蓄積用容量素子間の面積を縮小することが
できる。

（９）前記（８）により、ＤＲＡＭの高集積化を図るこ
とができる。

（１０）前記（１）又は（２）のＤＲＡＭにおいて、ス
イッチ用ＭＩＳＦＥＴと情報蓄積用容量素子との間にフ
ィールド絶縁膜を設けたことにより、スイッチ用Ｍ　Ｉ
　Ｓ　Ｆ　Ｅ　Ｔのソース領域又はドレイン領域と情報
蓄積用容量素子の一方の電極を構成する半導体領域とが
フィールド絶縁膜に対して自己整合で構成できるので、
両者の間隔を縮小できる。

（１１）前記（１０）により、ＤＲＡＭの高集積化を図
ることができる。

（１２）前記（１）又は（２）のＤＲＡＭにおいて、情
報蓄積用容量素子Ｃを細孔１７で構成することにより半
導体基板又はウェル領域の深さ方向の面積を利用できる
ので、情報となる電荷蓄積量を増加することができる。

（１３）前記（１２）により、ＤＲＡＭの高集積化を図
ることができる。

（１４）前記（１）又は（２）のＤＲＡＭにおいて、ス
イッチ用Ｍ　Ｉ　Ｓ　ＦＥＴのグー１〜電極と情報蓄積
用容量素子の一方の？Ｉ！極を構成する導電層とを同一
の製造工程で形成することにより、導電層形成工程を一
層不要にできるので、製造工程を低減することができる
。

以上、本発明者によってなされた発明を、前記実施例に
もとすき具体的に説明したが１本発明は、前記実施例に
限定されるものではなく、その要旨を逸脱しない範囲に
おいて、種々変形し得ることは勿論である。

第１６図乃至第１８図は、本発明のさらに別の実施Ｍ様
を示す図である。

第１６図は、第１３図の例において、お電層１４が導電
層５Ａに重ならないように設けた例である。この場合、
導電層１２及び１４を第１及び第２層目の多結晶シリコ
ンで形成し、導電層５Ａを導電層１４と同一の層または
導電層１２及び１４より上層の多結晶シリコン層あるい
は導電層５Δの材料として既述した構成で形成すること
ができる。なお、絶縁膜１３は導電層１２の酸化によっ
て形成している。

第１７図は、第１３図の例において、導電層５Δを導電
層１２と同一の層で形成した例である。

この場合、導電層１２．５Ａ及び１４を、第１゜第２及
び第３の多結晶シリコン層で形成することができる。こ
れにより、導電層１２の画壁の絶縁物８が形成されない
ので、この部分も容量素子として用いることができる。

第１８図は、ビット線１８と半導体領域１５との接続を
容易にした例である。この例では、ビット線１８は導電
層１２Ａを介して、メモリセルのＭ　Ｉ　Ｓ　ＦＥＴの
ソース又はドレイン領域に接続される。接続孔１６Ｂ内
の段差が小さく、絶縁膜１６の表面も平担になるので、
ビット線ＢＬの断線や抵抗増等を少なくできる。導Ｔ！
！　Ｊｔ５１２　Ａに代えて、導を層１４と同一の層を
用いることもできる。

なお、導電Ｗ５Ａと１２との間の耐圧を大きくするため
、これらの間の絶縁ＷＸ６，８上に絶縁膜１１．ＩＩＢ
を形成している。絶縁膜１１Ｂは例えばＣＶＤによって
形成した３００［λ］の酸化シリコン膜である。絶縁膜
１１は誘電体としての絶縁膜をそのまま延在したもので
ある。

さらに、前記実施例は、本発明を、オープンビットライ
ン方式を採用するＤＲＡＭに適用した例について説明が
、フォールプツトピットライン方式を採用するＤＲＡＭ
に適用してもよい。

また、前記実施例は１本発明を、ＬＤＤ構造のＭ　Ｉ　
Ｓ　ＦＥＴを採用するＤＲＡＭに適用した例について説
明したが、それ以外、例えば、ＬＤＤ構造でないＭ　Ｉ
　Ｓ　ＦＥＴを採用するＤＲＡＭに適用してもよい。

【図面の簡単な説明】

第１図は、本発明の実施例ＩであるＤＲＡＭのメモリセ
ルアレイの概略構成を示す等価回路図、第２図は、本発
明の実施例■であるＤＲＡＭのメモリセルアレイの具体
的な構成を示す平面図、第３図は、第２図の■−■切断
線における断面図、 第４図乃至第１２図は、本発明の実施例ＩであるＤＲＡ
Ｍの製造方法を説明するための各製造工程におけるメモ
リセルアレイの要部断面図、第１１図は、第９図の要部
拡大断面図、第１３図は、本発明の実施例■であるＤＲ
ＡＭのメモリセルアレイの要部断面図、 第１４図は、本発明の実施例■であるＤＲＡＭのメモリ
セルアレイの要部断面図。 第１５図は、本発明の実施例■であるＤＲＡＸｌのメモ
リセルアレイの平面図。 第１６図乃至第１８図は、本発明のさらに他の実施例を
示す断面図である。 図中、ＢＬ・・・ビット線、ＷＬ・・・ワード線、Ｍ・
メモリセル、Ｑ・・ＭＩＳＦＥＴ、Ｃ情報蓄積用容量素
子、１・・・半導体基板、２・・フ、ｒ−ルド絶縁膜、
３・・・チャネルストッパ領域、４，６，９，１１、３
、６・・・絶縁膜、５Ａ、５Ｂ、１２、４、８・・・導
電層、７，１０、！３、７・・・半導体領域、８・・・
不純物導入用マスク、ＩＩＡ、１３Ａ、１６Ａ・・・接
続孔、１９・・・細孔である。 第　　　１　　図 第　　３　　図 第　　４　　図 と ７（Ｐ−１第　　５　　図 第　　６　　図 Ｉｔｐ−）　　　　　　　第　　７　　図／（Ｐ−）

Claims (1)

1. 【特許請求の範囲】 １、第１導電型の第１の半導体領域に、スイッチ用ＭＩ
   ＳＦＥＴと情報蓄積用容量素子との直列回路からなるメ
   モリセルを設けた記憶機能を有する半導体集積回路装置
   であって、前記情報蓄積用容量素子を、前記第１の半導
   体領域の主面部に第２導電型の第２の半導体領域を設け
   、該第２の半導体領域の上部に第１の絶縁膜を設け、該
   第１の絶縁膜の上部にその一部が前記スイッチ用ＭＩＳ
   ＦＥＴに接続された第１の導電層を設け、該第１の導電
   層の上部に第２の絶縁膜を設け、該第２の絶縁膜の上部
   に第２の導電層を設けて構成してなることを特徴とする
   半導体集積回路装置。 ２、前記第２の半導体領域は、ｎ型の半導体領域で構成
   されてなることを特徴とする特許請求の範囲第１項に記
   載の半導体集積回路装置。 ３、前記第２の半導体領域及び前記第２の導電層は、固
   定電位が印加されてなることを特徴とする特許請求の範
   囲第１項に記載の半導体集積回路装置。 ４、前記情報蓄積用容量素子は、第２の半導体領域、第
   １の絶縁設及び第１の導電層で構成される容量素子と、
   第１の導電層、第２の絶縁膜及び第２の導電層で構成さ
   れる容量素子とが並列接続されて構成されてなることを
   特徴とする特許請求の範囲第１項に記載の半導体集積回
   路装置。 ５、前記第１の絶縁膜又は第２の絶縁膜は、酸化シリコ
   ン膜、窒化シリコン膜又はそれらの複合膜で構成されて
   なることを特徴とする特許請求の範囲第１項に記載の半
   導体集積回路装置。 ６、前記情報蓄積用容量素子は、前記第１の半導体領域
   の主面部に設けられた細孔又は細溝を利用して構成され
   てなることを特徴とする特許請求の範囲第１項に記載の
   半導体集積回路装置。