JPH0258866A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0258866A JPH0258866A JP63209446A JP20944688A JPH0258866A JP H0258866 A JPH0258866 A JP H0258866A JP 63209446 A JP63209446 A JP 63209446A JP 20944688 A JP20944688 A JP 20944688A JP H0258866 A JPH0258866 A JP H0258866A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の概要〕
半導体装置、さらに詳しくは、ダイナミックランダムア
クセスメモリ（ＤＲＡＭ）のコンタクトボール部のアル
ミニュウム配線の断線を防止する構造の半導体記憶装置
に関し、 コンタクトホールの段差部のアルミニュウム配線など導
電層の断線を防止するとともに、歩留りが向上した半導
体装置を提供することを目的とし、半導体基板上に形成
した複数の導電層と、前記複数の導電層の間に形成した
層間絶縁膜と、前記複数の導電層の最上部に形成した導
電層とを備え、前記最上部の導電層が前記複数の導電層
のうち、少なくとも最上部でない導電層とコンタクトす
る部分の近傍において、前記層間絶縁膜のうちの一部が
除去されてなることを特徴とする半導体装置を含み構成
する。
クセスメモリ（ＤＲＡＭ）のコンタクトボール部のアル
ミニュウム配線の断線を防止する構造の半導体記憶装置
に関し、 コンタクトホールの段差部のアルミニュウム配線など導
電層の断線を防止するとともに、歩留りが向上した半導
体装置を提供することを目的とし、半導体基板上に形成
した複数の導電層と、前記複数の導電層の間に形成した
層間絶縁膜と、前記複数の導電層の最上部に形成した導
電層とを備え、前記最上部の導電層が前記複数の導電層
のうち、少なくとも最上部でない導電層とコンタクトす
る部分の近傍において、前記層間絶縁膜のうちの一部が
除去されてなることを特徴とする半導体装置を含み構成
する。
本発明は、半導体装置、さらに詳しくは、ダイナミック
ランダムアクセスメモリ（ＤＲＡＭ）のコンタクトホー
ル部のアルミニュウム配線の断線を防止する構造の半導
体記憶装置に関する。
ランダムアクセスメモリ（ＤＲＡＭ）のコンタクトホー
ル部のアルミニュウム配線の断線を防止する構造の半導
体記憶装置に関する。
第５図は従来の半導体記憶装置のセル部の平面図、第６
図は第５図のＡ−Ａ線断面図である。この半導体記憶装
置は、積層形キャパシタを持つＤＩｉｌＡＭセルであり
、これらの図において、１は半導体基板、２はフィール
ド酸化膜、３はワードラインを形成する第１層目ポリシ
リコン、４は蓄積電極を形成する第２層目ポリシリコン
、５は対向電極を形成する第３層目ポリシリコン、６は
ビットラインを形成するアルミニュウム配線層であり、
各第１〜第３層目ポリシリコン３，４．５及びアルミニ
ュウム配線層６のそれぞれの間には層間絶縁膜が形成さ
れている。
図は第５図のＡ−Ａ線断面図である。この半導体記憶装
置は、積層形キャパシタを持つＤＩｉｌＡＭセルであり
、これらの図において、１は半導体基板、２はフィール
ド酸化膜、３はワードラインを形成する第１層目ポリシ
リコン、４は蓄積電極を形成する第２層目ポリシリコン
、５は対向電極を形成する第３層目ポリシリコン、６は
ビットラインを形成するアルミニュウム配線層であり、
各第１〜第３層目ポリシリコン３，４．５及びアルミニ
ュウム配線層６のそれぞれの間には層間絶縁膜が形成さ
れている。
一般に、ＤＲＡＭセルでは、記憶情報を的確に検知する
ため、キャパシタに蓄積できる電荷量が大きいほど好ま
しいが、従来の構造の積層形キャパシタセルでは、ビッ
トラインのコンタクト部がキャパシタに生かせない。そ
のため、蓄積電極を厚く形成し、その側面をキャパシタ
に利用するが、そうするとビットラインコンタクトの開
孔が厳しくなる。そこで、本出願人は、従来の積層形キ
ャパシタを改良したＤＲＡＭセルを開発した。
ため、キャパシタに蓄積できる電荷量が大きいほど好ま
しいが、従来の構造の積層形キャパシタセルでは、ビッ
トラインのコンタクト部がキャパシタに生かせない。そ
のため、蓄積電極を厚く形成し、その側面をキャパシタ
に利用するが、そうするとビットラインコンタクトの開
孔が厳しくなる。そこで、本出願人は、従来の積層形キ
ャパシタを改良したＤＲＡＭセルを開発した。
第３図はかかる半導体記憶装置のセル部と周辺回路部の
断面図、第４図は第３図のセル部の平面図である。
断面図、第４図は第３図のセル部の平面図である。
これらの図において、１１は半導体基板、１２はセル部
、１３は周辺回路部、１４はフィールド酸化膜であり、
第１層目ポリシリコン１５は、セル部１２のトランスフ
ァゲートのゲート電極とワードライン、周辺回路部１３
のゲート電極を形成し、第２層目ポリシリコン１６は、
セル部１２のビットライン、周辺回路部１３の配線を形
成し、第３層目ポリシリコン１７は、セル部１２の蓄積
電極の一方の電極を形成し、その側壁を大に形成するこ
とによって容量の増大を実現する。第４層目ポリシリコ
ン１８は、セル部１２の蓄積電極の他方の対向電極を形
成する。そして、アルミニュウム配線層１９は、周辺回
路部１３の配線、セル部１２のワードラインの低抵抗化
のため、裏打ちとして使用される。また、第１層目〜第
３層目ポリシリコン１５．１６．１７及びアルミニュウ
ム配線層１９のそれぞれの間には、層間絶縁膜２０．２
１゜２２、２３が形成されている。これら層間絶縁膜２
０゜２１．２２．２３は、絶縁耐圧を維持するため所定
の膜厚に形成されなければならない。アルミニュウム配
線層１９は、セルアレイ内部では、下層とコンタクトを
形成することはなく、周辺回路部１３において、第１Ｎ
目ポリシリコン１５、第２層目ポリシリコン１６などと
コンタクトする。このコンタクトホールは、例えば、第
１層目ポリシリコン１５の場合、第１層目ポリシリコン
１５と第２層目ポリシリコン１６の間の層間絶縁膜２０
の膜厚と、第２層目ポリシリコン１６と第３層目ポリシ
リコン１７の間の層間絶縁膜２１の膜厚と、第３層目ポ
リシリコン１７と第４層目ポリシリコン１８の間の層間
絶縁膜２２の膜厚と、第４層目ポリシリコン１８とアル
ミニュウム配線層１９の層間絶縁膜２３の膜厚とを合計
した深さとなる。
、１３は周辺回路部、１４はフィールド酸化膜であり、
第１層目ポリシリコン１５は、セル部１２のトランスフ
ァゲートのゲート電極とワードライン、周辺回路部１３
のゲート電極を形成し、第２層目ポリシリコン１６は、
セル部１２のビットライン、周辺回路部１３の配線を形
成し、第３層目ポリシリコン１７は、セル部１２の蓄積
電極の一方の電極を形成し、その側壁を大に形成するこ
とによって容量の増大を実現する。第４層目ポリシリコ
ン１８は、セル部１２の蓄積電極の他方の対向電極を形
成する。そして、アルミニュウム配線層１９は、周辺回
路部１３の配線、セル部１２のワードラインの低抵抗化
のため、裏打ちとして使用される。また、第１層目〜第
３層目ポリシリコン１５．１６．１７及びアルミニュウ
ム配線層１９のそれぞれの間には、層間絶縁膜２０．２
１゜２２、２３が形成されている。これら層間絶縁膜２
０゜２１．２２．２３は、絶縁耐圧を維持するため所定
の膜厚に形成されなければならない。アルミニュウム配
線層１９は、セルアレイ内部では、下層とコンタクトを
形成することはなく、周辺回路部１３において、第１Ｎ
目ポリシリコン１５、第２層目ポリシリコン１６などと
コンタクトする。このコンタクトホールは、例えば、第
１層目ポリシリコン１５の場合、第１層目ポリシリコン
１５と第２層目ポリシリコン１６の間の層間絶縁膜２０
の膜厚と、第２層目ポリシリコン１６と第３層目ポリシ
リコン１７の間の層間絶縁膜２１の膜厚と、第３層目ポ
リシリコン１７と第４層目ポリシリコン１８の間の層間
絶縁膜２２の膜厚と、第４層目ポリシリコン１８とアル
ミニュウム配線層１９の層間絶縁膜２３の膜厚とを合計
した深さとなる。
一方、第３層目ポリシリコン１７と第４Ｎ目ポリシリコ
ン１８は、周辺回路部１３においては、必ずしも必要で
はなく、このため周辺回路部１３において、第２層目ポ
リシリコン１６と第３層目ポリシリコン１７の間の層間
絶縁膜２１と、第４層目ポリシリコン１８とアルミニュ
ウム配線Ｎ１９の間の層間絶縁膜２３の膜厚の厚さだけ
コンタクトホールが深＜（ｄ）なっている。
ン１８は、周辺回路部１３においては、必ずしも必要で
はなく、このため周辺回路部１３において、第２層目ポ
リシリコン１６と第３層目ポリシリコン１７の間の層間
絶縁膜２１と、第４層目ポリシリコン１８とアルミニュ
ウム配線Ｎ１９の間の層間絶縁膜２３の膜厚の厚さだけ
コンタクトホールが深＜（ｄ）なっている。
第３図に示した半導体記憶装置では、メモリセル部分が
多層のポリシリコンで形成され、そのうちの蓄積電極の
側壁が大に形成された場合、アルミニュウム配線層１９
のコンタクトホールは、必然的に深くなってしまい、ア
スペクト比が大きくなり、アルミニュウムのスパッター
で形成したとき、コンタクトホール内で、アルミニュウ
ム配線層１９が断線してしまうことがあり、その問題は
スパッターを垂直方向でなく斜め方向に行っても解決す
ることができなかった。
多層のポリシリコンで形成され、そのうちの蓄積電極の
側壁が大に形成された場合、アルミニュウム配線層１９
のコンタクトホールは、必然的に深くなってしまい、ア
スペクト比が大きくなり、アルミニュウムのスパッター
で形成したとき、コンタクトホール内で、アルミニュウ
ム配線層１９が断線してしまうことがあり、その問題は
スパッターを垂直方向でなく斜め方向に行っても解決す
ることができなかった。
そこで本発明は、コンタクトホールの段差部のアルミニ
ュウム配線など導電層の断線を防止するとともに、歩留
りが向上した半導体装置を提供することを目的とする。
ュウム配線など導電層の断線を防止するとともに、歩留
りが向上した半導体装置を提供することを目的とする。
上記目的を達成するために、本発明の半導体装置は、半
導体基板上に形成した複数の導電層と、前記複数の導電
層の間に形成した層間絶縁膜と、前記複数の導電層の最
上部に形成した導電層とを備え、前記最上部の導電層が
前記複数の導電層のうち、少な（とも最上部でない導電
層とコンタクトする部分の近傍において、前記層間絶縁
膜のうちの一部が除去されているものである。
導体基板上に形成した複数の導電層と、前記複数の導電
層の間に形成した層間絶縁膜と、前記複数の導電層の最
上部に形成した導電層とを備え、前記最上部の導電層が
前記複数の導電層のうち、少な（とも最上部でない導電
層とコンタクトする部分の近傍において、前記層間絶縁
膜のうちの一部が除去されているものである。
本発明では、最上部の導電層が前記複数の導電層のうち
、少なくとも最上部でない導電層とコンタクトする部分
の近傍において、層間絶縁膜のうちの一部が除去されて
いることで、コンタクトホール部のアスペクト比を小さ
くでき、これにより段差が緩和され、最上部のアルミニ
ュウム配線層などの導電層の断線を防止できる。
、少なくとも最上部でない導電層とコンタクトする部分
の近傍において、層間絶縁膜のうちの一部が除去されて
いることで、コンタクトホール部のアスペクト比を小さ
くでき、これにより段差が緩和され、最上部のアルミニ
ュウム配線層などの導電層の断線を防止できる。
以下、本発明を図示の一実施例により具体的に説明する
。
。
第１図は、本発明実施例の半導体記憶装置の周辺回路部
の断面図である。なお、第３図の従来例に対応する部分
は同一の符号を記す。同図において、１１は半導体基板
、１３は周辺回路部、１４はフィールド酸化膜、１５は
第１層目ポリシリコン、１６は第２層目ポリシリコン、
１９はアルミニュウム配線層、２０．２３は層間絶縁膜
である。従来の第４層目ポリシリコン１８を形成した後
、アルミニュウムのコンタクトホール形成部分を含む領
域の層間絶縁膜２０，２１．２２の一部または全部が除
去されている。
の断面図である。なお、第３図の従来例に対応する部分
は同一の符号を記す。同図において、１１は半導体基板
、１３は周辺回路部、１４はフィールド酸化膜、１５は
第１層目ポリシリコン、１６は第２層目ポリシリコン、
１９はアルミニュウム配線層、２０．２３は層間絶縁膜
である。従来の第４層目ポリシリコン１８を形成した後
、アルミニュウムのコンタクトホール形成部分を含む領
域の層間絶縁膜２０，２１．２２の一部または全部が除
去されている。
上記構成の半導体記憶装置では、第１図に示す如く、コ
ンタクトホールの深さ（ｄ”）は、従来例の深さ（ｄ）
に比較して小さくなり、これにより段差が緩和され、ア
ルミニュウム配線層１９の断線を防止することができる
。一方、第１層目ポリシリコン１５と、第２Ｎ目ポリシ
リコン１６の絶縁膜は、第２層目ポリシリコン１６がエ
ツチングマスクとして作用するため、減少することなく
絶縁耐圧の劣化が生じない。
ンタクトホールの深さ（ｄ”）は、従来例の深さ（ｄ）
に比較して小さくなり、これにより段差が緩和され、ア
ルミニュウム配線層１９の断線を防止することができる
。一方、第１層目ポリシリコン１５と、第２Ｎ目ポリシ
リコン１６の絶縁膜は、第２層目ポリシリコン１６がエ
ツチングマスクとして作用するため、減少することなく
絶縁耐圧の劣化が生じない。
次に、上記構成の半導体記憶装置の製造方法を説明する
。
。
第２図は本発明実施例の半導体記憶装置の製造工程途中
図である。なお、第１図及び従来例に対応する部分は同
一の符号を記す。
図である。なお、第１図及び従来例に対応する部分は同
一の符号を記す。
まず、同図において、半導体基板１１に通常の選択酸化
法により、素子分離用のフィールド酸化膜１４を６００
０人程度０膜厚に成長した後、熱酸化法によりゲート酸
化膜２４を２００人程０の膜厚に成長する。次に、ゲー
ト電極及び配線として、第１層目ポリシリコン１５（ポ
リサイド：ポリシリコン士タングステンシリサイド（Ｗ
Ｓｉ））を成長しバターニングする。次に、この第１層
目ポリシリコン１５をマスクとして、イオン注入法によ
り、ひ素（Ａｓ）イオンをドーズ量ｌＸｌ０”ｃｍ−２
程度で注入し、ソース・ドレイン領域２５を形成する。
法により、素子分離用のフィールド酸化膜１４を６００
０人程度０膜厚に成長した後、熱酸化法によりゲート酸
化膜２４を２００人程０の膜厚に成長する。次に、ゲー
ト電極及び配線として、第１層目ポリシリコン１５（ポ
リサイド：ポリシリコン士タングステンシリサイド（Ｗ
Ｓｉ））を成長しバターニングする。次に、この第１層
目ポリシリコン１５をマスクとして、イオン注入法によ
り、ひ素（Ａｓ）イオンをドーズ量ｌＸｌ０”ｃｍ−２
程度で注入し、ソース・ドレイン領域２５を形成する。
その後、層間Ｖ＠縁膜２０として気相成長法（ＣＶＤ法
）により酸化シリコン膜（Ｓｉ０２ｎり）を２０００人
程度の膜厚に堆積し、コンタクトホールを形成する。次
に、ＣＶＤ法により、第２層目ポリシリコン（ポリシリ
コンを１ｏｏｏ入＋ＷＳｉを２０００人）１６を成長し
た後、イオン注入法により、Ａｓイオンをドーズ量Ｉ
Ｘｌ０１５ｃｍ−２程度で注入して低抵抗化した後、パ
ターン形成する。次に、ＣＶＯ法により、層間絶縁膜２
１としてＳｉＯ□膜を２０００人程度の膜厚に堆積した
後、コンタクトホールを形成する。次に、ＣＶＤ法によ
り、第３層目ポリシリコン１７を２０００人程度０膜厚
に堆積した後、イオン注入法によりＡｓイオンをドーズ
Ｉｔ Ｉ Ｘ １０１０ｌ５〜２程度で注入して低抵抗
化し、バターニングする。
）により酸化シリコン膜（Ｓｉ０２ｎり）を２０００人
程度の膜厚に堆積し、コンタクトホールを形成する。次
に、ＣＶＤ法により、第２層目ポリシリコン（ポリシリ
コンを１ｏｏｏ入＋ＷＳｉを２０００人）１６を成長し
た後、イオン注入法により、Ａｓイオンをドーズ量Ｉ
Ｘｌ０１５ｃｍ−２程度で注入して低抵抗化した後、パ
ターン形成する。次に、ＣＶＯ法により、層間絶縁膜２
１としてＳｉＯ□膜を２０００人程度の膜厚に堆積した
後、コンタクトホールを形成する。次に、ＣＶＤ法によ
り、第３層目ポリシリコン１７を２０００人程度０膜厚
に堆積した後、イオン注入法によりＡｓイオンをドーズ
Ｉｔ Ｉ Ｘ １０１０ｌ５〜２程度で注入して低抵抗
化し、バターニングする。
次に、熱酸化法により、前記第３層目ポリシリコン１７
上に層間絶縁膜２２として５ｉｎ２膜を１００ Ａ程度
の膜厚に成長してから、ＣＶＯ法により、第４層目ポリ
シリコン１８を２０００人程度０膜厚に成長する。
上に層間絶縁膜２２として５ｉｎ２膜を１００ Ａ程度
の膜厚に成長してから、ＣＶＯ法により、第４層目ポリ
シリコン１８を２０００人程度０膜厚に成長する。
次に、熱拡散法により、第４層目ポリシリコン１８にリ
ン（Ｐ）を導入し、低抵抗化した後、バターニングする
。第４Ｎ目ポリシリコン１８は、本実施例の場合、セル
アレイ全面を覆うため、この第４層目ポリシリコン１８
のパターン形成を行ったレジスト２６をマスクとして、
層間絶縁膜２０，２１．２２のエッチングを行う。この
エツチングは、ＣＨ，ガスとＨ２ガスまたはＣ）ＩＰ３
ガスによる反応性イオンエツチング（ＲＩＥ）により行
う。例えば、エツチング室内の発光スペクトルの強度変
化を、分光計、フォトマルチプライヤ−などで検出する
ことにより行う。
ン（Ｐ）を導入し、低抵抗化した後、バターニングする
。第４Ｎ目ポリシリコン１８は、本実施例の場合、セル
アレイ全面を覆うため、この第４層目ポリシリコン１８
のパターン形成を行ったレジスト２６をマスクとして、
層間絶縁膜２０，２１．２２のエッチングを行う。この
エツチングは、ＣＨ，ガスとＨ２ガスまたはＣ）ＩＰ３
ガスによる反応性イオンエツチング（ＲＩＥ）により行
う。例えば、エツチング室内の発光スペクトルの強度変
化を、分光計、フォトマルチプライヤ−などで検出する
ことにより行う。
これにより、第１層目ポリシリコン１５と第２層目ポリ
シリコン１６の間の層間絶縁膜２０は、第２層目ポリシ
リコン１６がマスクとなり、エツチングされず、第１Ｎ
目ポリシリコン１５と第２層目ポリシリコン１６の間の
層間絶縁膜２０の耐圧が劣化することはない。
シリコン１６の間の層間絶縁膜２０は、第２層目ポリシ
リコン１６がマスクとなり、エツチングされず、第１Ｎ
目ポリシリコン１５と第２層目ポリシリコン１６の間の
層間絶縁膜２０の耐圧が劣化することはない。
その後、従来例と同様に図示しない上層のＰＳＧ膜から
のリンの拡散を抑えるため、ＣＶＤ法により、ＳｉＯ□
膜を５００人程鹿の膜厚に堆積し、ＰＳＧ膜を６０００
人程度０膜厚に成長する。そして、コンタクトホールを
形成し、アルミニュウム配線層をスパッター法により、
１μｍ程度の膜厚に堆積する。そして、アルミニュウム
配線層をパターニングして配線を行う。
のリンの拡散を抑えるため、ＣＶＤ法により、ＳｉＯ□
膜を５００人程鹿の膜厚に堆積し、ＰＳＧ膜を６０００
人程度０膜厚に成長する。そして、コンタクトホールを
形成し、アルミニュウム配線層をスパッター法により、
１μｍ程度の膜厚に堆積する。そして、アルミニュウム
配線層をパターニングして配線を行う。
上記半導体記憶装置では、コンタクトホールの深さが、
６５００人程度人程るのに対して、従来例では１０５０
０人程度で１ル割程度も減少するため、アルミニュウム
配線層の断線の防止に大いに役立ち、歩留りが向上する
。
６５００人程度人程るのに対して、従来例では１０５０
０人程度で１ル割程度も減少するため、アルミニュウム
配線層の断線の防止に大いに役立ち、歩留りが向上する
。
なお、本発明においては、半導体基板ｌｌ上に形成した
第１層目〜第３層目ポリシリコン１５．１６．１７など
の複数の導電層が形成され、この複数の導電層の間に層
間絶縁膜２０．２１．２２などが形成される半導体装置
に適用され、実施例のＤＲＡＭセルに限定されない。
第１層目〜第３層目ポリシリコン１５．１６．１７など
の複数の導電層が形成され、この複数の導電層の間に層
間絶縁膜２０．２１．２２などが形成される半導体装置
に適用され、実施例のＤＲＡＭセルに限定されない。
以上説明した様に本発明によれば、半導体装置のコンタ
クトホールの段差を減少することが可能になり、アルミ
ニュウム配線層などの導電層の断線を防止し、高歩留り
を実現できる。
クトホールの段差を減少することが可能になり、アルミ
ニュウム配線層などの導電層の断線を防止し、高歩留り
を実現できる。
第１図は本発明実施例の半導体記憶装置の周辺回路部の
断面図、 第２図は本発明実施例の半導体記憶装置の製造工程途中
図、 第３図は本出願人が開発した半導体記憶装置のセル部と
周辺回路部の断面図、 第４図は第３図のセル部の平面図、 第５図は従来の半導体記憶装置のセル部の平面図、 第６図は第５図のへ−Ａ線断面図である。 図中、 １１は半導体基板、 １２はセル部、 １３は周辺回路部、 １４はフィールド酸化膜、 １５は第１層目ポリシリコン、 １６は第２層目ポリシリコン、 １７は第３層目ポリシリコン、 １８は第４層目ポリシリコン、 １９はアルミニュウム配線層、 ２０、２１ 、２２．２３は層間絶縁膜、２４はゲート
酸化膜、 ２５はソース・ドレイン領域、 ２６はレジスト を示す。 特許出願人 富士通株式会社 代理人弁理士 久木元 彰 同 大菅義之 ８３園のでル祁の平面図
断面図、 第２図は本発明実施例の半導体記憶装置の製造工程途中
図、 第３図は本出願人が開発した半導体記憶装置のセル部と
周辺回路部の断面図、 第４図は第３図のセル部の平面図、 第５図は従来の半導体記憶装置のセル部の平面図、 第６図は第５図のへ−Ａ線断面図である。 図中、 １１は半導体基板、 １２はセル部、 １３は周辺回路部、 １４はフィールド酸化膜、 １５は第１層目ポリシリコン、 １６は第２層目ポリシリコン、 １７は第３層目ポリシリコン、 １８は第４層目ポリシリコン、 １９はアルミニュウム配線層、 ２０、２１ 、２２．２３は層間絶縁膜、２４はゲート
酸化膜、 ２５はソース・ドレイン領域、 ２６はレジスト を示す。 特許出願人 富士通株式会社 代理人弁理士 久木元 彰 同 大菅義之 ８３園のでル祁の平面図
Claims (1)
- 【特許請求の範囲】 半導体基板（１１）上に形成した複数の導電層（１５、
１６、１７、１８）と、 前記複数の導電層（１５、１６、１７、１８）の間に形
成した層間絶縁膜（２０、２１、２２）と、 前記複数の導電層（１５、１６、１７、１８）の最上部
に形成した導電層（１９）とを備え、 前記最上部の導電層（１９）が前記複数の導電層（１５
、１６、１７、１８）のうち、少なくとも最上部でない
導電層（１５、１６、１７）とコンタクトする部分の近
傍において、前記層間絶縁膜（２０、２１、２２）のう
ちの一部が除去されてなることを特徴とする半導体装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63209446A JP2631713B2 (ja) | 1988-08-25 | 1988-08-25 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63209446A JP2631713B2 (ja) | 1988-08-25 | 1988-08-25 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0258866A true JPH0258866A (ja) | 1990-02-28 |
| JP2631713B2 JP2631713B2 (ja) | 1997-07-16 |
Family
ID=16572998
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63209446A Expired - Fee Related JP2631713B2 (ja) | 1988-08-25 | 1988-08-25 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2631713B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2667727A1 (fr) * | 1990-10-08 | 1992-04-10 | Gold Star Electronics | Dispositif du type memoire vive dynamique et son procede de fabrication sous forme hautement integree. |
| US5637522A (en) * | 1989-05-10 | 1997-06-10 | Fujitsu Limited | Method for producing a dynamic random access memory device which includes memory cells having capacitor formed above cell transistor and peripheral circuit for improving shape and aspect ratio of contact hole in the peripheral circuit |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6281750A (ja) * | 1985-10-07 | 1987-04-15 | Hitachi Ltd | 半導体集積回路装置 |
| JPS6263948U (ja) * | 1985-10-11 | 1987-04-21 | ||
| JPS62224065A (ja) * | 1986-03-26 | 1987-10-02 | Hitachi Ltd | 半導体集積回路装置及びその製造方法 |
-
1988
- 1988-08-25 JP JP63209446A patent/JP2631713B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6281750A (ja) * | 1985-10-07 | 1987-04-15 | Hitachi Ltd | 半導体集積回路装置 |
| JPS6263948U (ja) * | 1985-10-11 | 1987-04-21 | ||
| JPS62224065A (ja) * | 1986-03-26 | 1987-10-02 | Hitachi Ltd | 半導体集積回路装置及びその製造方法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5637522A (en) * | 1989-05-10 | 1997-06-10 | Fujitsu Limited | Method for producing a dynamic random access memory device which includes memory cells having capacitor formed above cell transistor and peripheral circuit for improving shape and aspect ratio of contact hole in the peripheral circuit |
| US5693970A (en) * | 1989-05-10 | 1997-12-02 | Fujitsu Limited | Dynamic random access memory device comprising memory cells having capacitor formed above cell transistor and peripheral circuit for improving shape and aspect ratio of contact hole in the peripheral circuit and producing method thereof |
| FR2667727A1 (fr) * | 1990-10-08 | 1992-04-10 | Gold Star Electronics | Dispositif du type memoire vive dynamique et son procede de fabrication sous forme hautement integree. |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2631713B2 (ja) | 1997-07-16 |
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Legal Events
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|---|---|---|---|
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