JPH0294554A - 半導体記憶装置およびその製造方法 - Google Patents
半導体記憶装置およびその製造方法Info
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- JPH0294554A JPH0294554A JP63246413A JP24641388A JPH0294554A JP H0294554 A JPH0294554 A JP H0294554A JP 63246413 A JP63246413 A JP 63246413A JP 24641388 A JP24641388 A JP 24641388A JP H0294554 A JPH0294554 A JP H0294554A
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Classifications
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
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- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
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-
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/75—Electrodes comprising two or more layers, e.g. comprising a barrier layer and a metal layer
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
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- H01L29/94—Metal-insulator-semiconductors, e.g. MOS
- H01L29/945—Trench capacitors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（発明の目的）
（産業上の利用分野）
本発明は、半導体記憶装置およびその製造方法に係り、
特にＭＯＳ Ｆ Ｅ ＴやＤＲＡＭ等におけるコンタク
ト構造に関する。
特にＭＯＳ Ｆ Ｅ ＴやＤＲＡＭ等におけるコンタク
ト構造に関する。
（従来の技術）
近年、半導体技術の進歩、特に微細加工技術の進歩によ
り、いわゆるＭＯ８型Ｄ ＲＡ Ｍの高集積化、人容吊
化が急速に進められている。
り、いわゆるＭＯ８型Ｄ ＲＡ Ｍの高集積化、人容吊
化が急速に進められている。
この高集積化に伴い、情報（電荷）を蓄積するキャパシ
タの面積は減少し、この結果メモリ内容が誤って読み出
されたり、あるいはα線等によりメモリ内容が破壊され
るソフトエラーなどが問題になっている。さらにトラン
ジスタのゲート長が短くなり、トランジスタの信頼性も
問題となっている。
タの面積は減少し、この結果メモリ内容が誤って読み出
されたり、あるいはα線等によりメモリ内容が破壊され
るソフトエラーなどが問題になっている。さらにトラン
ジスタのゲート長が短くなり、トランジスタの信頼性も
問題となっている。
このような問題を解決し、高集積化、大写Ｑ化をはかる
ための方法の１つとして、多結晶シリコン等で形成され
たストレージノードをシリコン基板−Ｆに形成し、キャ
パシタの占有面積を拡大し、キャパシタ容量を増やし、
蓄ＴｆＡ電荷０を増大させるためにいろいろな方法が提
案されている。
ための方法の１つとして、多結晶シリコン等で形成され
たストレージノードをシリコン基板−Ｆに形成し、キャ
パシタの占有面積を拡大し、キャパシタ容量を増やし、
蓄ＴｆＡ電荷０を増大させるためにいろいろな方法が提
案されている。
その１つに、ＭＯＳキャパシタをメモリセル領域上に積
層し、該キャパシタの１電極と、半導体基板上に形成さ
れたスイッチングトランジスタの１雷罹とを導通させる
ようにすることにより、実質的にＭＯＳキャパシタの静
電容量を増大させるようにした積層型メモリセルと呼ば
れるメモリセル領域上が提案されている。
層し、該キャパシタの１電極と、半導体基板上に形成さ
れたスイッチングトランジスタの１雷罹とを導通させる
ようにすることにより、実質的にＭＯＳキャパシタの静
電容量を増大させるようにした積層型メモリセルと呼ば
れるメモリセル領域上が提案されている。
この［３型メモリセルは、第１２図に示すように、ｐ型
のシリコン基板１０１内に形成された素子分離絶縁ＩＩ
！５１０２によって素子分離された１メモリセル領域内
に、ｎ−膨拡散層からなるソース・ドレイン領域１０４
ａ、１０４ｂと、ソース・ドレイン領域１０４ａ、１０
４ｂ間にグー１〜絶縁膜１０５を介してゲート電極１０
６とを形成しスイッチングトランジスタとしてのＭＯ８
Ｆト］−を構成すると共に、この上層にＭ ＯＳ Ｆ
Ｅ ｌ−のソス領域１０４ａにコンタク１−するように
ＭＯＳ ＦＥｌ−のゲート電’ＥＡ １０６ ｄ３よび
隣接メモリセルのＭＯＳ Ｆ Ｅ Ｔのゲート電）ル（
ワード線）十に絶縁膜１０７を介して形成された第１の
キャパシタ電極１１０と、第２のキャパシタ電極１１２
によって絶縁ｐｌＡ１０９を挾みキャパシタを形成しで
なるものである。
のシリコン基板１０１内に形成された素子分離絶縁ＩＩ
！５１０２によって素子分離された１メモリセル領域内
に、ｎ−膨拡散層からなるソース・ドレイン領域１０４
ａ、１０４ｂと、ソース・ドレイン領域１０４ａ、１０
４ｂ間にグー１〜絶縁膜１０５を介してゲート電極１０
６とを形成しスイッチングトランジスタとしてのＭＯ８
Ｆト］−を構成すると共に、この上層にＭ ＯＳ Ｆ
Ｅ ｌ−のソス領域１０４ａにコンタク１−するように
ＭＯＳ ＦＥｌ−のゲート電’ＥＡ １０６ ｄ３よび
隣接メモリセルのＭＯＳ Ｆ Ｅ Ｔのゲート電）ル（
ワード線）十に絶縁膜１０７を介して形成された第１の
キャパシタ電極１１０と、第２のキャパシタ電極１１２
によって絶縁ｐｌＡ１０９を挾みキャパシタを形成しで
なるものである。
この積層型メモリセルは、次のようにして形成される。
すなわち、この積層型メモリセルは、ｐ型のシリコン基
板１０１内に、ｎ−膨拡ｉｔｌ１ｍからなるソス・ドレ
イン領域１０４ａ、１０４ｂと、ソス・ドレイン領域１
０４ａ、１０４ｂ間にグー］・絶縁膜１０５を介してゲ
ート電極１０６とを形成しスイッチングトランジスタと
してのＭＯＳ Ｆ Ｅｌ”を形成する。
板１０１内に、ｎ−膨拡ｉｔｌ１ｍからなるソス・ドレ
イン領域１０４ａ、１０４ｂと、ソス・ドレイン領域１
０４ａ、１０４ｂ間にグー］・絶縁膜１０５を介してゲ
ート電極１０６とを形成しスイッチングトランジスタと
してのＭＯＳ Ｆ Ｅｌ”を形成する。
次いで、基板表面全体に絶縁膜１０７としての酸化シリ
コン膜を形成した後、ドレイン領域１０４ｂへのコンタ
クトを行うためのストレージノードコンタクト１０８を
形成し、高濃度にドープされた多結晶シリコン層からな
る第１のキャパシタ電極１１０のパターンを形成する。
コン膜を形成した後、ドレイン領域１０４ｂへのコンタ
クトを行うためのストレージノードコンタクト１０８を
形成し、高濃度にドープされた多結晶シリコン層からな
る第１のキャパシタ電極１１０のパターンを形成する。
そして、この第１のキャパシタ電極１１０上に酸化シリ
コン膜からなるギャパシタ絶縁膜１１１および、多結晶
シリコン層１１２ａを順次」「梢する。
コン膜からなるギャパシタ絶縁膜１１１および、多結晶
シリコン層１１２ａを順次」「梢する。
この後、リンを含んだ雰囲気での熱工程（リン拡散工程
）により、所望の導電殴を持つように高濃度にドープさ
れた多結晶シリコン１１１２ａを形成する。
）により、所望の導電殴を持つように高濃度にドープさ
れた多結晶シリコン１１１２ａを形成する。
そして最後に、高濃度にドープされた多結晶シリコン層
をバターニングして、第２のキャパシタ電慟１１２と第
１のキャパシタ電極１１０とによって絶縁膜１１１を挾
んだＭＯＳキャパシタが形成され、ＭＯ８ＦＥ−ｒとＭ
ＯＳキャパシタとからなるメモリセルが得られる。
をバターニングして、第２のキャパシタ電慟１１２と第
１のキャパシタ電極１１０とによって絶縁膜１１１を挾
んだＭＯＳキャパシタが形成され、ＭＯ８ＦＥ−ｒとＭ
ＯＳキャパシタとからなるメモリセルが得られる。
このような構成では、ストレージノード電極を素子分離
領域の上まで拡大することができ、また、（ストレージ
電極の段差を利用できることから、キヤ・パシタ容吊を
ブレーナ構造の数倍乃至数十倍に高めることができる。
領域の上まで拡大することができ、また、（ストレージ
電極の段差を利用できることから、キヤ・パシタ容吊を
ブレーナ構造の数倍乃至数十倍に高めることができる。
（発明が解決しようとする課題）
しかしながら、このような積層型メモリセル構造のＤＲ
ＡＭにおいても、高集積化に伴う素子の＠細化が進むに
つれて、メモリセル占有面積が縮小化され、従来の積層
型メモリセル構造では、ストレージノード電極の平坦部
の面積ツメまずまず縮小化し、十分なキャパシタ容量を
確保するのが困難になってぎている。
ＡＭにおいても、高集積化に伴う素子の＠細化が進むに
つれて、メモリセル占有面積が縮小化され、従来の積層
型メモリセル構造では、ストレージノード電極の平坦部
の面積ツメまずまず縮小化し、十分なキャパシタ容量を
確保するのが困難になってぎている。
本発明は、前記実情に鑑みてなされたもので、メモリセ
ル占有面積の縮小化にもかかわらず、十分なキャパシタ
容量を確保することのできるメモリセル構造を提供する
ことを目的とする。
ル占有面積の縮小化にもかかわらず、十分なキャパシタ
容量を確保することのできるメモリセル構造を提供する
ことを目的とする。
［発明の構成］
（課題を解決するための手段）
そこで本発明では、ストレージノードコンタクト側壁に
、この側壁から突出するように絶縁膜を形成し、この上
層にストレージノード電極を形成するようにしている。
、この側壁から突出するように絶縁膜を形成し、この上
層にストレージノード電極を形成するようにしている。
（作用）
一ヒ記鶴成によれば、ストレージノードコンタクト側壁
から突出するように絶縁膜が形成されており、この段差
上にストレージノード電極が形成されるようになってい
るため、ストレージノード電極の表面積が大きくなり、
キャパシタ容量を増大することができ、メモリセル占有
面積の縮小化に際しても、十分なキャパシタ容量を確保
することができる。
から突出するように絶縁膜が形成されており、この段差
上にストレージノード電極が形成されるようになってい
るため、ストレージノード電極の表面積が大きくなり、
キャパシタ容量を増大することができ、メモリセル占有
面積の縮小化に際しても、十分なキャパシタ容量を確保
することができる。
製造に際しても、異方性エツチングによる側壁絶縁膜の
バターニング時に、オーバエツチングなどの方法により
、表面からやや尖端が突出するような形状の絶縁膜を形
成するようにすればよいため、極めて容易に形成可能で
ある。
バターニング時に、オーバエツチングなどの方法により
、表面からやや尖端が突出するような形状の絶縁膜を形
成するようにすればよいため、極めて容易に形成可能で
ある。
（実施例）
以下、本弁明の実施例について図面を参照しつつ詳細に
説明する。
説明する。
第１図（ａ）乃至第１図（Ｃ）は、本発明実施例のＶ４
層形メモリセル構造のＤＲＡＭのビット徨方向に隣接す
る２ビット分を示す平面図、そのＡ−Ａ−１１面図およ
びＢ−８−断面図である。
層形メモリセル構造のＤＲＡＭのビット徨方向に隣接す
る２ビット分を示す平面図、そのＡ−Ａ−１１面図およ
びＢ−８−断面図である。
このＤＲＡＭは、ストレージノードコンタク１−８の側
壁に、この側壁から突出するように側壁絶縁膜９を形成
し、この上層にストレージノード電極１０を形成するよ
うにしたことを特徴とするもので、他部については従来
例の積層形メモリセル構造のＤＲＡＭと同様である。
壁に、この側壁から突出するように側壁絶縁膜９を形成
し、この上層にストレージノード電極１０を形成するよ
うにしたことを特徴とするもので、他部については従来
例の積層形メモリセル構造のＤＲＡＭと同様である。
すなわち、ｐ型のシリコン基板１内に形成された素子分
離絶縁膜２によって分離された活性化領域内に、ｎ−膨
拡散層からなるソース・ドレイン領域４ａ、４ｂと、ソ
ース・ドレイン領域４ａ。
離絶縁膜２によって分離された活性化領域内に、ｎ−膨
拡散層からなるソース・ドレイン領域４ａ、４ｂと、ソ
ース・ドレイン領域４ａ。
４ｂ間にゲート絶縁膜５を介してゲートミル６を形成し
、ＭＯＳＦＥＴを構成すると共に、この上層に形成され
る層間絶縁膜７内に形成されたストレージノードコンタ
クト８を介して、このソース・ドレイン領域４ａにコン
タクトし、さらにこのストレージノードコンタクト８の
内壁に突出するように形成された側壁絶縁膜９上を覆う
ようにストレージノード電極１０が形成され、さらにこ
の上層に積層されるキャパシタ絶縁ＷＡ１１およびプレ
ート電極１２とのよってキャパシタを形成してなるもの
である。
、ＭＯＳＦＥＴを構成すると共に、この上層に形成され
る層間絶縁膜７内に形成されたストレージノードコンタ
クト８を介して、このソース・ドレイン領域４ａにコン
タクトし、さらにこのストレージノードコンタクト８の
内壁に突出するように形成された側壁絶縁膜９上を覆う
ようにストレージノード電極１０が形成され、さらにこ
の上層に積層されるキャパシタ絶縁ＷＡ１１およびプレ
ート電極１２とのよってキャパシタを形成してなるもの
である。
そして基板表面を覆う層間絶縁膜７ａ、７ｂとしての酸
化シリコン膜にビット線コンタクトのためのコンタクト
ホール１３が形成され、高１！！度にドープされた多結
晶シリコン層とモリブデンシリサイド膜との複合膜から
なるビット線１４が接続されている。
化シリコン膜にビット線コンタクトのためのコンタクト
ホール１３が形成され、高１！！度にドープされた多結
晶シリコン層とモリブデンシリサイド膜との複合膜から
なるビット線１４が接続されている。
なお素子分離絶縁ＷＡ２の底部にはパンチスルストッパ
用のｐ−膨拡散層３が形成されている。
用のｐ−膨拡散層３が形成されている。
次に、このＤＲＡＭの製造方法について図面を参照しつ
つ説明する。
つ説明する。
まず、比抵抗５ΩＣ１ｌのｐ型のシリコン基板１内に、
通常のＬＯＣＯ８法により素子分離絶縁膜２およびパン
チスルーストッパ用のｐ−膨拡散層３を形成する。そし
て、熱酸化法によりＷＡＦｉｌｏｎＩｎの酸化シリコン
層からなるゲート絶縁膜５および膜厚３００ ｎｉの多
結晶シリコン層からなるゲート電極６を形成し、フォト
リソ法および反応性イオンエツチング法によってこれら
をバターニングする。そして、このゲート雷４ｆｉ６を
マスクとしてＡｓイオンをイオン注入し、ｎ−膨拡散層
からなるソース・ドレイン領域４ａ、、４ｂを形成し、
スイッチングトランジスタとしてのＭＯＳ Ｆ Ｅ １
−を形成する。さらに、第２図（ａ）乃至第２図（Ｃ）
に示すように、この上層に、ＣＶＤ法により、ＢＰＳＧ
膜を堆積したのち、熱処理により平ｊｌ化し、表面の平
坦な層間絶縁膜７ａを形成する。
通常のＬＯＣＯ８法により素子分離絶縁膜２およびパン
チスルーストッパ用のｐ−膨拡散層３を形成する。そし
て、熱酸化法によりＷＡＦｉｌｏｎＩｎの酸化シリコン
層からなるゲート絶縁膜５および膜厚３００ ｎｉの多
結晶シリコン層からなるゲート電極６を形成し、フォト
リソ法および反応性イオンエツチング法によってこれら
をバターニングする。そして、このゲート雷４ｆｉ６を
マスクとしてＡｓイオンをイオン注入し、ｎ−膨拡散層
からなるソース・ドレイン領域４ａ、、４ｂを形成し、
スイッチングトランジスタとしてのＭＯＳ Ｆ Ｅ １
−を形成する。さらに、第２図（ａ）乃至第２図（Ｃ）
に示すように、この上層に、ＣＶＤ法により、ＢＰＳＧ
膜を堆積したのち、熱処理により平ｊｌ化し、表面の平
坦な層間絶縁膜７ａを形成する。
この後、第３図（ａ）乃至第３図（Ｃ）に示すように、
フォトリソ法および反応性イオンエツチング法により、
ストレージ・ノード・コンタクト８を形成し、さらに基
板表面全体にＣＶＤ法により、（側壁）絶縁膜９として
の窒化シリコン膜をｊ１栢する。
フォトリソ法および反応性イオンエツチング法により、
ストレージ・ノード・コンタクト８を形成し、さらに基
板表面全体にＣＶＤ法により、（側壁）絶縁膜９として
の窒化シリコン膜をｊ１栢する。
そして、異方性エツチングによりこの窒化シリコン膜を
エツチングして、ストレージ・ノード・コンタクト８の
側壁にのみ残すようにし、第４図（ａ）乃至第４図（Ｃ
）に示すように、表面から突出するような形状に側壁絶
縁１９を形成する。
エツチングして、ストレージ・ノード・コンタクト８の
側壁にのみ残すようにし、第４図（ａ）乃至第４図（Ｃ
）に示すように、表面から突出するような形状に側壁絶
縁１９を形成する。
ここで、この側壁絶縁膜９としては層間絶縁膜７ａより
もエツチング速度が遅くなるようなエツチング手段を持
つものを選択する必要がある。このように、側壁絶縁膜
９のエツチング速度が層間絶縁１１ａ７ａのエツチング
速度よりも「くなるようにエツチング条件を設定し、層
間絶縁ｙｌＡ７ａが露呈した後、少しオーバーエツチン
グとなるようにエツチング時間を延ばすようにすれば、
層間絶縁膜７ａのエツチングの方が速く進むため、側壁
絶縁Ｗｉ９が層間絶縁膜７ａの表面から突出したような
形状を得ることができる。また、異方性エツチングの条
件において側壁絶縁膜９のエツチング速度が層間絶縁膜
７ａのエツチング速度と同程度かまたは速い場合は、異
方性エツチングによる側壁絶縁［１９の形成後、新たな
エツチング条件を設定し、層間絶縁膜７ａを選択的に少
しエツチングするようにすれば、側壁絶縁膜９が層間絶
縁膜７ａの表面から突出したような形状を得ることがで
きる。また、この突出形状を大きくしたい揚台にも同様
に新たなエツチング条件を設定し、１ぬ間約縁ｌＩ！Ａ
７ａを選択的に少しエツチングするようにすればよい。
もエツチング速度が遅くなるようなエツチング手段を持
つものを選択する必要がある。このように、側壁絶縁膜
９のエツチング速度が層間絶縁１１ａ７ａのエツチング
速度よりも「くなるようにエツチング条件を設定し、層
間絶縁ｙｌＡ７ａが露呈した後、少しオーバーエツチン
グとなるようにエツチング時間を延ばすようにすれば、
層間絶縁膜７ａのエツチングの方が速く進むため、側壁
絶縁Ｗｉ９が層間絶縁膜７ａの表面から突出したような
形状を得ることができる。また、異方性エツチングの条
件において側壁絶縁膜９のエツチング速度が層間絶縁膜
７ａのエツチング速度と同程度かまたは速い場合は、異
方性エツチングによる側壁絶縁［１９の形成後、新たな
エツチング条件を設定し、層間絶縁膜７ａを選択的に少
しエツチングするようにすれば、側壁絶縁膜９が層間絶
縁膜７ａの表面から突出したような形状を得ることがで
きる。また、この突出形状を大きくしたい揚台にも同様
に新たなエツチング条件を設定し、１ぬ間約縁ｌＩ！Ａ
７ａを選択的に少しエツチングするようにすればよい。
この後、全面に多結晶シリコン膜をＪ（を槓しドーピン
グを行った後、フォトリソ法および反応性イオンエツチ
ング法により、ストレージ・ノード電４１１ｉ９を形成
し、この上層に、ＣＶＤ法により窒１ヒシリコン膜を全
面に１０ｎｍＰｉ！度堆積し、次に９５０℃の水蒸気雰
囲気中で３０分程度酸化ザることにより酸化シリコン膜
と窒化シリコン膜との２層椙漬のキャパシタ絶縁膜１０
を形成し、さらに全面に多結晶シリコン膜１１をＩＩ
ｉしドーピングした後、〕ｔトリソ法および反１１６性
イオンエツチング法により、バターニングし、プレート
電極１１を形成する。さらに、第５図（ａ）乃至第５図
（Ｃ）に示すように、このプレート？Ｈｌｆｉ１１をマ
スクとして不要部のキャパシタ絶縁１殿１０を除去し、
全面に、酸化シリコン膜からなる肋間絶縁膜７ｂを堆積
する。
グを行った後、フォトリソ法および反応性イオンエツチ
ング法により、ストレージ・ノード電４１１ｉ９を形成
し、この上層に、ＣＶＤ法により窒１ヒシリコン膜を全
面に１０ｎｍＰｉ！度堆積し、次に９５０℃の水蒸気雰
囲気中で３０分程度酸化ザることにより酸化シリコン膜
と窒化シリコン膜との２層椙漬のキャパシタ絶縁膜１０
を形成し、さらに全面に多結晶シリコン膜１１をＩＩ
ｉしドーピングした後、〕ｔトリソ法および反１１６性
イオンエツチング法により、バターニングし、プレート
電極１１を形成する。さらに、第５図（ａ）乃至第５図
（Ｃ）に示すように、このプレート？Ｈｌｆｉ１１をマ
スクとして不要部のキャパシタ絶縁１殿１０を除去し、
全面に、酸化シリコン膜からなる肋間絶縁膜７ｂを堆積
する。
こののち、ビット線コンタクト１３をフォトリソ法およ
び反応性イオンエツチング法により、開口し、ヒ素（Ａ
Ｓ）などをドーピングした多結晶シリコン膜とモリブデ
ンシリサイド膜との複合膜をＭ！槓し、さらにフォトリ
ソ法および反応性イオンエツチング法により、パターニ
ングし、ピッ１−線１４を形成した後、層間絶縁ＩＥＩ
！７ｃとしての酸化シリコン膜を形成し、第６図（ａ）
乃至第６図（Ｃ）に示すように、セル部の基本＠造が完
成する。
び反応性イオンエツチング法により、開口し、ヒ素（Ａ
Ｓ）などをドーピングした多結晶シリコン膜とモリブデ
ンシリサイド膜との複合膜をＭ！槓し、さらにフォトリ
ソ法および反応性イオンエツチング法により、パターニ
ングし、ピッ１−線１４を形成した後、層間絶縁ＩＥＩ
！７ｃとしての酸化シリコン膜を形成し、第６図（ａ）
乃至第６図（Ｃ）に示すように、セル部の基本＠造が完
成する。
上記構成によれば、側壁絶縁膜９がストレージノードコ
ンタクト８の側壁から突出するように形成されており、
この段差上にストレージノード電極が形成されるように
なっているため、この段差分ストレージノード電慟の表
面積が大きくなり、ギャパシタ容量を増大することがで
き、メモリセル占有面積の縮小化に際しても、十分なギ
Ｐパシタ容坦を確保することができる。
ンタクト８の側壁から突出するように形成されており、
この段差上にストレージノード電極が形成されるように
なっているため、この段差分ストレージノード電慟の表
面積が大きくなり、ギャパシタ容量を増大することがで
き、メモリセル占有面積の縮小化に際しても、十分なギ
Ｐパシタ容坦を確保することができる。
また、ストレージノードコンタクト８の側壁が絶縁膜９
で覆われているため、ゲート電極６とストレージノード
電極１０とのショートの光生が防止される。特に、この
例では、ゲート電極６とストレージノードｆｆ１ｇ＋１
０との間には酸化シリコン膜からなる層間絶縁膜７ａと
窒化シリコン膜からなる側壁絶縁ＷＡ９との２層ＩＩＩ
Ｉ造の絶縁膜が介在することになり、極めて絶縁性は良
好であり、高電界が印加されても破壊される心配はない
。
で覆われているため、ゲート電極６とストレージノード
電極１０とのショートの光生が防止される。特に、この
例では、ゲート電極６とストレージノードｆｆ１ｇ＋１
０との間には酸化シリコン膜からなる層間絶縁膜７ａと
窒化シリコン膜からなる側壁絶縁ＷＡ９との２層ＩＩＩ
Ｉ造の絶縁膜が介在することになり、極めて絶縁性は良
好であり、高電界が印加されても破壊される心配はない
。
さらに、仮にストレージノードコンタクト８の形成時に
位置ずれが生じ、ゲート電極が露呈しても、側壁絶縁ｖ
９により、絶縁性は一応維持できる。
位置ずれが生じ、ゲート電極が露呈しても、側壁絶縁ｖ
９により、絶縁性は一応維持できる。
なお、前記実施例では、層間絶縁膜７ａを酸化シリコン
膜で構成すると共に、側壁絶縁膜９を窒化シリコン膜で
構成したが、この逆でもより、居間絶縁膜７ａの少なく
とも表面を窒化シリコン膜、側壁絶縁膜９を酸化シリコ
ン膜で構成するようにしてもよい。この場合は、熱リン
酸を用いたウェットエツチングにより、エツチングし、
居間絶縁膜７ａの表面から突出するように酸化シリコン
膜からなる側壁絶縁膜９を形成する。
膜で構成すると共に、側壁絶縁膜９を窒化シリコン膜で
構成したが、この逆でもより、居間絶縁膜７ａの少なく
とも表面を窒化シリコン膜、側壁絶縁膜９を酸化シリコ
ン膜で構成するようにしてもよい。この場合は、熱リン
酸を用いたウェットエツチングにより、エツチングし、
居間絶縁膜７ａの表面から突出するように酸化シリコン
膜からなる側壁絶縁膜９を形成する。
また、さらに、この酸化シリコン膜からなる側壁絶縁１
１！！９を形成後、この側壁絶縁膜９を介して高濃度の
イオン注入を行い、ＬＤＤＶＩｉ造としてもよい。
１！！９を形成後、この側壁絶縁膜９を介して高濃度の
イオン注入を行い、ＬＤＤＶＩｉ造としてもよい。
また、キャパシタ絶縁膜としては酸化シリコン膜と窒化
シリコン膜の２層構造膜の他、酸化シリコン膜や五酸化
タンタル（丁ａ２０ｓ ）等の金属酸化膜を用いるよう
にしても良い。
シリコン膜の２層構造膜の他、酸化シリコン膜や五酸化
タンタル（丁ａ２０ｓ ）等の金属酸化膜を用いるよう
にしても良い。
次に、本発明の第２の実施例として、第７図（ａ）乃至
第７図（Ｃ）に示すように、側壁絶縁膜９の形成後、ア
ルゴンスパッタリングなどにより、尖端を丸くするよう
にしてもよい。
第７図（Ｃ）に示すように、側壁絶縁膜９の形成後、ア
ルゴンスパッタリングなどにより、尖端を丸くするよう
にしてもよい。
工程としては、第４図（ａ）乃至第４図（Ｃ）に示した
ように、ストレージノードコンタクト８を形成し、側壁
絶縁膜を形成した後、アルゴンスパッタリングなどによ
り、尖端を丸くする工程を付加するのみで、後は、第１
の実施例と全く同様に形成すれば良い。かかるＭ４造と
することにより、キャパシタ絶縁膜にかかる電界の集中
を防止し信頼性を高めることができる。
ように、ストレージノードコンタクト８を形成し、側壁
絶縁膜を形成した後、アルゴンスパッタリングなどによ
り、尖端を丸くする工程を付加するのみで、後は、第１
の実施例と全く同様に形成すれば良い。かかるＭ４造と
することにより、キャパシタ絶縁膜にかかる電界の集中
を防止し信頼性を高めることができる。
なお、この側壁絶縁膜の先Ωニジ：部を丸くづ゛る方法
としては、アルゴンスパッタリング法に限定されること
なく、他の方法によってもよいことはいうまでもない。
としては、アルゴンスパッタリング法に限定されること
なく、他の方法によってもよいことはいうまでもない。
さらに、本発明の第３の実施例として、第８図（ａ）乃
至第８図（Ｃ）に示すにうに、ストレジノードコンタク
ト８の底部に潜Ｖを形成し、この溝の深さ分だけ、スト
レージノード電極１〇−が深く入り込んだ構ｊ告とする
ことにＪ：す、さらにキＰパシタ面積を増大することが
できる。
至第８図（Ｃ）に示すにうに、ストレジノードコンタク
ト８の底部に潜Ｖを形成し、この溝の深さ分だけ、スト
レージノード電極１〇−が深く入り込んだ構ｊ告とする
ことにＪ：す、さらにキＰパシタ面積を増大することが
できる。
このＤＲＡＭの形成に際しては、６ｊｒ記第１の実施例
において、第４図（ａ）乃至第４図（Ｃ）に示したよう
に、ストレージノードコンタク１−８を形成し、側壁絶
縁膜を形成した後、さらに、エツチングを続行するなど
して、ストレージノードコンタクト８内に露呈する基板
表面にＲＶを形成し、後は、再び、１ｊｊｉ記第１の実
施例と同様の工程を続行することにより、形成される。
において、第４図（ａ）乃至第４図（Ｃ）に示したよう
に、ストレージノードコンタク１−８を形成し、側壁絶
縁膜を形成した後、さらに、エツチングを続行するなど
して、ストレージノードコンタクト８内に露呈する基板
表面にＲＶを形成し、後は、再び、１ｊｊｉ記第１の実
施例と同様の工程を続行することにより、形成される。
かかる構造によれば、なおいっそう電荷蓄槓面偵を増大
することができる。
することができる。
なお、このとき、ストレージノードコンタクト８の底部
に形成される潤Ｖがソース・ドレイン領域よりも深く突
き抜けて形成されても、ストレーノード電極１０−から
の不純物の拡散により不純物領域４−が形成されるため
、オフセットを形成する心配はない。
に形成される潤Ｖがソース・ドレイン領域よりも深く突
き抜けて形成されても、ストレーノード電極１０−から
の不純物の拡散により不純物領域４−が形成されるため
、オフセットを形成する心配はない。
さらに、本発明の第４の実施例を、第９図（ａ）乃至第
９図（Ｃ）に示す。この例では、前記第１の実施例にお
いて、第４図（ａ）乃至第４図（Ｃ）に示したように、
ストレージノードコンタクト８を形成し、側壁絶縁膜９
を形成した後、さらに、絶縁１１ａ９−を堆積し、異方
性エツチングにより、切り立った側壁絶縁膜９の側壁に
残すことにより、側壁絶縁膜９の先端の角度を緩和する
ようにしている。
９図（Ｃ）に示す。この例では、前記第１の実施例にお
いて、第４図（ａ）乃至第４図（Ｃ）に示したように、
ストレージノードコンタクト８を形成し、側壁絶縁膜９
を形成した後、さらに、絶縁１１ａ９−を堆積し、異方
性エツチングにより、切り立った側壁絶縁膜９の側壁に
残すことにより、側壁絶縁膜９の先端の角度を緩和する
ようにしている。
この構成によれば、前記第２の実施例と同様にキャパシ
タ絶縁膜にかかる電界の集中を防止し信頼性を高めるこ
とができる。
タ絶縁膜にかかる電界の集中を防止し信頼性を高めるこ
とができる。
さらに、本弁明の第５の実施例を、第１０図（ａ）乃至
第１０図（Ｃ）に示す。この例では、前記第１の実施例
において、第４図（ａ）乃至第４図（Ｃ）に示したよう
に、ストレージノードコンタクト８を形成し、側壁絶縁
膜９を形成した後、ストレージノード電極の形成に先立
ち、基板表面を露呈せしめた状態で、選択的エピタキシ
セル成長層Ｗｊ（ＳＥＧ）技術などにより単結晶シリコ
ンなどの１ビタギシ↑シル成長層を形成する工程をイ」
加することにより、ストレージノード電極に含まれる不
純物の拡散を抑制している。
第１０図（Ｃ）に示す。この例では、前記第１の実施例
において、第４図（ａ）乃至第４図（Ｃ）に示したよう
に、ストレージノードコンタクト８を形成し、側壁絶縁
膜９を形成した後、ストレージノード電極の形成に先立
ち、基板表面を露呈せしめた状態で、選択的エピタキシ
セル成長層Ｗｊ（ＳＥＧ）技術などにより単結晶シリコ
ンなどの１ビタギシ↑シル成長層を形成する工程をイ」
加することにより、ストレージノード電極に含まれる不
純物の拡散を抑制している。
すなわち、通常の構造では、ストレージノード電極に含
まれる不純物がその後の熱工程にＪ、リトランジスタの
ゲート電極下あるいは素子分前鎖酸へ拡散し、ショート
ヂャネル効果によるトランジスタ特性の劣化あるいはパ
ンチスルー耐圧の武士等を招く原因となっていたのに対
し、上記憶Ｍ造とすることにより、キャパシタ面積の低
下を１ｒｉ＜ことなく、このエピタキシセル成長層があ
るためＪＪＬ板への不純物の拡散を必要最小限に抑えら
れ、信頼性が向」ニする。また、この構造では、側壁絶
縁膜９を突出さゼキャパシタ面槓を増大せしめたトで、
ストレージノードコンタクト８とストレージノード電極
との間に成長層１５を介在させるようにしているため、
実効的なキャパシタ面積の低下を招くことなく、ＤＲＡ
Ｍ特性の信頼性を高めることができる。
まれる不純物がその後の熱工程にＪ、リトランジスタの
ゲート電極下あるいは素子分前鎖酸へ拡散し、ショート
ヂャネル効果によるトランジスタ特性の劣化あるいはパ
ンチスルー耐圧の武士等を招く原因となっていたのに対
し、上記憶Ｍ造とすることにより、キャパシタ面積の低
下を１ｒｉ＜ことなく、このエピタキシセル成長層があ
るためＪＪＬ板への不純物の拡散を必要最小限に抑えら
れ、信頼性が向」ニする。また、この構造では、側壁絶
縁膜９を突出さゼキャパシタ面槓を増大せしめたトで、
ストレージノードコンタクト８とストレージノード電極
との間に成長層１５を介在させるようにしているため、
実効的なキャパシタ面積の低下を招くことなく、ＤＲＡ
Ｍ特性の信頼性を高めることができる。
なお、これらの実施例では、ｆｉ層キャパシタ構造のＤ
ＲＡ Ｍについて説明したが、第１１図に示すように
、トレンヂ構造のＤＲＡＭに対しても適用可能であるこ
とはいうまでもない。
ＲＡ Ｍについて説明したが、第１１図に示すように
、トレンヂ構造のＤＲＡＭに対しても適用可能であるこ
とはいうまでもない。
以上説明してきたように、本発明の半導体記憶装置によ
れば、ストレージノードコンタクト側壁に、この側壁か
ら突出するように絶縁膜を形成し、この上層にストレー
ジノード電極を形成するようにしているため、ストレー
ジノード電極の表面積が大きくなり、キャパシタ容けを
増大することができ、メモリセル占有面積の縮小化に際
しても、十分なキャパシタ容量を確保することができる
。
れば、ストレージノードコンタクト側壁に、この側壁か
ら突出するように絶縁膜を形成し、この上層にストレー
ジノード電極を形成するようにしているため、ストレー
ジノード電極の表面積が大きくなり、キャパシタ容けを
増大することができ、メモリセル占有面積の縮小化に際
しても、十分なキャパシタ容量を確保することができる
。
第１図（ａ）乃至第１図（Ｃ）は本発明実施例の積層形
メモリセル構造のＤ ＲＡ ！Ｖｌを示１図、第２図１
５至第６図は第１図のＶ１層形メモリセル溝構造ｌ）
ＲＡ Ｍの製造工程図、第７図乃至第１１図はそれぞれ
本発明の他の実施例を示す図、第１２図は従来例のＤＲ
ＡＭを示す図である。 １・・・ｐ型のシリコン基板、２・・・素子分離絶縁摸
、３・・・ｐ−ＪＩＫ敗層、４ａ、４ｂ・・・ソース・
ドレイン領域、５・・・ゲート絶縁膜、６・・・グー１
〜電極、７・・・絶縁膜、８・・・ストレージノードコ
ンタクト、９・・・側壁絶縁膜、１０・・・ストレージ
ノード電１〜．１１・・・キτシバシタ絶縁膜、１２・
・・プレート化１々、１３・・・コンタクトボール、１
４・・・ビット線。
メモリセル構造のＤ ＲＡ ！Ｖｌを示１図、第２図１
５至第６図は第１図のＶ１層形メモリセル溝構造ｌ）
ＲＡ Ｍの製造工程図、第７図乃至第１１図はそれぞれ
本発明の他の実施例を示す図、第１２図は従来例のＤＲ
ＡＭを示す図である。 １・・・ｐ型のシリコン基板、２・・・素子分離絶縁摸
、３・・・ｐ−ＪＩＫ敗層、４ａ、４ｂ・・・ソース・
ドレイン領域、５・・・ゲート絶縁膜、６・・・グー１
〜電極、７・・・絶縁膜、８・・・ストレージノードコ
ンタクト、９・・・側壁絶縁膜、１０・・・ストレージ
ノード電１〜．１１・・・キτシバシタ絶縁膜、１２・
・・プレート化１々、１３・・・コンタクトボール、１
４・・・ビット線。
Claims (4)
- （１）ＭＯＳＦＥＴと、 このＭＯＳＦＥＴのソースまたはドレイン領域に、スト
レージノードコンタクトを介して接続されたストレージ
ノード電極、キャパシタ絶縁膜及びプレート電極とから
なるキャパシタとによってメモリセルを形成してなるＤ
ＲＡＭにおいて、 ＭＯＳＦＥＴの形成された基板表面を覆う絶縁膜に形成
された前記ストレージノードコンタクト側壁から突出す
るように絶縁膜が形成されており、 前記ストレージノード電極は、前記ストレージノードコ
ンタクト内に露呈する基板表面から前記ストレージノー
ドコンタクト側壁から突出する絶縁膜を覆うように伸長
せしめられていることを特徴とする半導体記憶装置。 - （２）前記ストレージノードコンタクト内に露呈する基
板表面に溝が形成されており、 前記ストレージノード電極は、この溝から前記ストレー
ジノードコンタクト側壁から突出する絶縁膜を覆うよう
に形成されていることを特徴とする請求項（１）に記載
の半導体記憶装置。 - （３）ＭＯＳＦＥＴと、 このＭＯＳＦＥＴのソースまたはドレイン領域に、スト
レージノードコンタクトを介して接続されたストレージ
ノード電極とキャパシタ絶縁膜とプレート電極とからな
るキャパシタとによって、 メモリセルを形成してなるＤＲＡＭの製造方法において
、 半導体基板上にＭＯＳＦＥＴを形成するＭＯＳＦＥＴ形
成工程と、 第１の層間絶縁膜を堆積する第１の層間絶縁膜堆積工程
と、 この第１の層間絶縁膜にストレージノードコンタクトを
開口する開口工程と、 第２の層間絶縁膜を堆積する第２の層間絶縁膜堆積工程
と、 前記第２の層間絶縁膜を異方性エッチングによりエッチ
ングし、前記ストレージノードコンタクトの側壁から基
板表面に突出するような形状の側壁絶縁膜を形成する側
壁絶縁膜形成工程と、前記ストレージノードコンタクト
内に露呈する基板表面から前記側壁絶縁膜を覆うように
伸長せしめられた第１のキャパシタ電極を形成する第１
のキャパシタ電極形成工程と、 この第１のキャパシタ電極の表面にキャパシタ絶縁膜を
形成するキャパシタ絶縁膜形成工程と、 このキャパシタ絶縁膜の表面に第２のキャパシタ電極を
形成する第２のキャパシタ電極形成工程とを具備したこ
とを特徴とする半導体記憶装置の製造方法。 - （４）前記側壁絶縁膜形成工程は、 基板表面に突出するような形状の側壁絶縁膜を形成する
異方性エッチング工程と、 この突出部の尖端を鈍化する鈍化工程とを含むことを特
徴とする請求項（３）に記載の半導体記憶装置の製造方
法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63246413A JP2633650B2 (ja) | 1988-09-30 | 1988-09-30 | 半導体記憶装置およびその製造方法 |
| US07/404,878 US5023683A (en) | 1988-09-30 | 1989-09-08 | Semiconductor memory device with pillar-shaped insulating film |
| KR1019890014125A KR960015520B1 (ko) | 1988-09-30 | 1989-09-30 | 반도체기억장치 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63246413A JP2633650B2 (ja) | 1988-09-30 | 1988-09-30 | 半導体記憶装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0294554A true JPH0294554A (ja) | 1990-04-05 |
| JP2633650B2 JP2633650B2 (ja) | 1997-07-23 |
Family
ID=17148118
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63246413A Expired - Fee Related JP2633650B2 (ja) | 1988-09-30 | 1988-09-30 | 半導体記憶装置およびその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5023683A (ja) |
| JP (1) | JP2633650B2 (ja) |
| KR (1) | KR960015520B1 (ja) |
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03160755A (ja) * | 1989-11-17 | 1991-07-10 | Mitsubishi Electric Corp | 半導体記憶装置 |
| EP0439965A2 (en) * | 1989-12-29 | 1991-08-07 | Sharp Kabushiki Kaisha | Method of manufacturing a semiconductor memory |
| US5162248A (en) * | 1992-03-13 | 1992-11-10 | Micron Technology, Inc. | Optimized container stacked capacitor DRAM cell utilizing sacrificial oxide deposition and chemical mechanical polishing |
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