JP2000124423A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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Abstract
(57)【要約】
【課題】 半導体装置及びその製造方法に関し、下部プ
ラグとストレージノードとの間の位置ずれが生じても、
ストレージノードの剥離とリーク電流の発生を防止す
る。 【解決手段】 キャパシタを構成する凸状構造の下層電
極４と下部接続電極１との間に設けられた密着性改善層
３の側壁部に間隙を設け、この間隙の少なくとも一部を
空洞７のままとすることによって、キャパシタを構成す
る上層電極６と密着性改善層３との間を空洞７によって
絶縁分離する。
ラグとストレージノードとの間の位置ずれが生じても、
ストレージノードの剥離とリーク電流の発生を防止す
る。 【解決手段】 キャパシタを構成する凸状構造の下層電
極４と下部接続電極１との間に設けられた密着性改善層
３の側壁部に間隙を設け、この間隙の少なくとも一部を
空洞７のままとすることによって、キャパシタを構成す
る上層電極６と密着性改善層３との間を空洞７によって
絶縁分離する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置及びその
製造方法に関するものであり、特に、ＤＲＡＭ（ダイナ
ミック・ランダム・アクセス・メモリ）或いはＦｅＲＡ
Ｍ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ ＲＡＭ）に設ける蓄
積キャパシタに用いる密着性改善層とキャパシタ誘電体
膜との接合構造に特徴のある半導体装置及びその製造方
法に関するものである。
製造方法に関するものであり、特に、ＤＲＡＭ（ダイナ
ミック・ランダム・アクセス・メモリ）或いはＦｅＲＡ
Ｍ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ ＲＡＭ）に設ける蓄
積キャパシタに用いる密着性改善層とキャパシタ誘電体
膜との接合構造に特徴のある半導体装置及びその製造方
法に関するものである。
【０００２】
【従来の技術】近年、半導体装置の高集積化、大容量化
に伴い設計ルール（ライン／スペース）が厳しくなって
来ており、それに伴って半導体装置、例えば、ＤＲＡＭ
（ダイナミック・ランダム・アクセス・メモリ）の配線
層の幅が細くなり、且つ、蓄積キャパシタの下部接続電
極となるストレージノードとソース領域とを接続するた
めのコンタクトプラグの径が小さくなってきている。
に伴い設計ルール（ライン／スペース）が厳しくなって
来ており、それに伴って半導体装置、例えば、ＤＲＡＭ
（ダイナミック・ランダム・アクセス・メモリ）の配線
層の幅が細くなり、且つ、蓄積キャパシタの下部接続電
極となるストレージノードとソース領域とを接続するた
めのコンタクトプラグの径が小さくなってきている。
【０００３】この様なＤＲＡＭは、１つのトランジスタ
と１つの蓄積キャパシタによって構成された１ビットの
情報を記憶するセル領域から形成されており、この蓄積
キャパシタは、ストレージノードと呼ばれる下層電極及
びセルプレートと呼ばれる上層電極、及び、この上下の
電極の間に挟まれたキャパシタ誘電体膜によって構成さ
れている。
と１つの蓄積キャパシタによって構成された１ビットの
情報を記憶するセル領域から形成されており、この蓄積
キャパシタは、ストレージノードと呼ばれる下層電極及
びセルプレートと呼ばれる上層電極、及び、この上下の
電極の間に挟まれたキャパシタ誘電体膜によって構成さ
れている。
【０００４】従来のＤＲＡＭにおいては、ストレージノ
ード及びセルプレートの電極材料としては、ドープトポ
リシリコンが使用されており、また、キャパシタ誘電体
膜としては、薄いＣＶＤ窒化膜の表面を熱酸化したＯＮ
膜（ＳｉＯ2 とＳｉ3 Ｎ4 との複合膜）が使用されてい
る。
ード及びセルプレートの電極材料としては、ドープトポ
リシリコンが使用されており、また、キャパシタ誘電体
膜としては、薄いＣＶＤ窒化膜の表面を熱酸化したＯＮ
膜（ＳｉＯ2 とＳｉ3 Ｎ4 との複合膜）が使用されてい
る。
【０００５】また、ストレージノードを凸状の電極構造
に形成し、電極の上面ばかりではなく、側面もキャパシ
タとして利用することによって、限られたスペース（床
面積）でも十分なキャパシタ容量が得られるように考慮
されているが、この背景には、アルファ線や電源電圧の
低電圧化に対応するために、キャパシタ容量を所定の
値、例えば、約３０ｆＦ以下に下げることができないと
いう問題がある。
に形成し、電極の上面ばかりではなく、側面もキャパシ
タとして利用することによって、限られたスペース（床
面積）でも十分なキャパシタ容量が得られるように考慮
されているが、この背景には、アルファ線や電源電圧の
低電圧化に対応するために、キャパシタ容量を所定の
値、例えば、約３０ｆＦ以下に下げることができないと
いう問題がある。
【０００６】そして、ＤＲＡＭは３年毎に約４倍に集積
度、即ち、微細化の向上が図られつつ発展しているの
で、より小さなキャパシタ床面積に対しても対応できる
ように表面積の確保を図るため、世代毎に蓄積キャパシ
タの凸構造、つまり、ストレージノードの凸構造は益々
高くなる傾向にある。
度、即ち、微細化の向上が図られつつ発展しているの
で、より小さなキャパシタ床面積に対しても対応できる
ように表面積の確保を図るため、世代毎に蓄積キャパシ
タの凸構造、つまり、ストレージノードの凸構造は益々
高くなる傾向にある。
【０００７】しかし、蓄積キャパシタ構造が高くなる
と、蓄積キャパシタが形成されない周辺回路領域との間
の高低差が大きくなり、その結果、段差部で配線層が細
くなり配線の信頼性が損なわれるといった問題や、露光
工程において、高い領域と低い領域との間で同時にピン
トが合わないといった焦点深度の問題が発生していた。
と、蓄積キャパシタが形成されない周辺回路領域との間
の高低差が大きくなり、その結果、段差部で配線層が細
くなり配線の信頼性が損なわれるといった問題や、露光
工程において、高い領域と低い領域との間で同時にピン
トが合わないといった焦点深度の問題が発生していた。
【０００８】一方、表面を高い側に合わせるように絶縁
膜で平坦化すれば上述の問題は回避することができるも
のの、新たに周辺回路領域でのコンタクトホールが深く
なるのでエッチングが困難になるといった問題や、この
高アスペクトのコンタクトホールを低抵抗のメタル電極
材料で埋めることができないといった問題が発生してい
た。
膜で平坦化すれば上述の問題は回避することができるも
のの、新たに周辺回路領域でのコンタクトホールが深く
なるのでエッチングが困難になるといった問題や、この
高アスペクトのコンタクトホールを低抵抗のメタル電極
材料で埋めることができないといった問題が発生してい
た。
【０００９】そこで、キャパシタ誘電体膜として従来の
ＯＮ膜（ＳｉＯ2 とＳｉ3 Ｎ4 との複合膜）に代わっ
て、より誘電率の高い材料、即ち、高誘電率膜を使用す
ることが必要になってきており、この様な高誘電率膜を
使用することによって単位面積当たりのキャパシタ容量
を増加させることができるので、蓄積キャパシタの凸構
造の高さを高くすることなく、必要なキャパシタ容量を
得ることが試みられており、それによって、製造工程を
単純化することができるという利点がある。
ＯＮ膜（ＳｉＯ2 とＳｉ3 Ｎ4 との複合膜）に代わっ
て、より誘電率の高い材料、即ち、高誘電率膜を使用す
ることが必要になってきており、この様な高誘電率膜を
使用することによって単位面積当たりのキャパシタ容量
を増加させることができるので、蓄積キャパシタの凸構
造の高さを高くすることなく、必要なキャパシタ容量を
得ることが試みられており、それによって、製造工程を
単純化することができるという利点がある。
【００１０】この様な高誘電率膜としては、Ｔａ2 Ｏ5
膜、ＳＢＴ（ＳｒＢｉ2 Ｔａ2 Ｏ9）膜、或いは、ＢＳ
Ｔ〔（Ｂａ，Ｓｒ）ＴｉＯ3 〕膜等の使用が検討されて
いるが、これらの高誘電率膜は基本的に酸化物であり、
膜中から酸素が奪われると導電性を帯び、膜中をリーク
電流が流れやすくなるという問題がある。ＤＲＡＭは、
蓄積キャパシタに蓄えられた電荷で情報を記憶している
ので、リーク電流の増加はＤＲＡＭの情報が消えること
を意味し、重大な問題となる。
膜、ＳＢＴ（ＳｒＢｉ2 Ｔａ2 Ｏ9）膜、或いは、ＢＳ
Ｔ〔（Ｂａ，Ｓｒ）ＴｉＯ3 〕膜等の使用が検討されて
いるが、これらの高誘電率膜は基本的に酸化物であり、
膜中から酸素が奪われると導電性を帯び、膜中をリーク
電流が流れやすくなるという問題がある。ＤＲＡＭは、
蓄積キャパシタに蓄えられた電荷で情報を記憶している
ので、リーク電流の増加はＤＲＡＭの情報が消えること
を意味し、重大な問題となる。
【００１１】そして、従来の蓄積キャパシタのストレー
ジノード及びセルプレートとしては、多結晶シリコンが
用いられているが、多結晶シリコンは酸素を抜き取りや
すいので、キャパシタ誘電体膜として高誘電率膜を用い
る場合には、多結晶シリコンに代わる電極材料を用いる
ことが必要不可欠となる。
ジノード及びセルプレートとしては、多結晶シリコンが
用いられているが、多結晶シリコンは酸素を抜き取りや
すいので、キャパシタ誘電体膜として高誘電率膜を用い
る場合には、多結晶シリコンに代わる電極材料を用いる
ことが必要不可欠となる。
【００１２】この様な高誘電体膜にふさわしい電極材料
としては下記の〜に示す条件を満たすことが必要で
ある。即ち、 高誘電率膜から酸素を奪いリーク電流の原因となる酸
素欠損を膜中に形成しないこと。 電極材料自身が高誘電率膜中に拡散して、高誘電率膜
の劣化を招かないこと。 高誘電率膜を結晶化させるための高温アニールに耐え
ること。 電極のエッチング加工が容易であること。 できる限り低抵抗であること。 下地絶縁膜との密着性が良好で、熱処理後に剥離が生
じないこと。
としては下記の〜に示す条件を満たすことが必要で
ある。即ち、 高誘電率膜から酸素を奪いリーク電流の原因となる酸
素欠損を膜中に形成しないこと。 電極材料自身が高誘電率膜中に拡散して、高誘電率膜
の劣化を招かないこと。 高誘電率膜を結晶化させるための高温アニールに耐え
ること。 電極のエッチング加工が容易であること。 できる限り低抵抗であること。 下地絶縁膜との密着性が良好で、熱処理後に剥離が生
じないこと。
【００１３】しかし、以上の〜の６つの条件を全て
満たすことは非常に難しく、以上の要求を全て満たす電
極材料はいまだ知られておらず、例えば、Ｒｕ（ルテニ
ウム）やＲｕＯ（酸化ルテニウム）といった電極材料は
ある程度〜の条件を満たすものの、の条件を満足
しないものである。即ち、ＲｕやＲｕＯは絶縁膜上では
非常に剥がれやすいという難点を有している。
満たすことは非常に難しく、以上の要求を全て満たす電
極材料はいまだ知られておらず、例えば、Ｒｕ（ルテニ
ウム）やＲｕＯ（酸化ルテニウム）といった電極材料は
ある程度〜の条件を満たすものの、の条件を満足
しないものである。即ち、ＲｕやＲｕＯは絶縁膜上では
非常に剥がれやすいという難点を有している。
【００１４】そこで、これらの電極材料の唯一の難点で
ある剥離の問題を解消するために、これらの電極材料の
下部に、下地絶縁膜との密着性に優れる密着性改善層を
設けて電極材料の剥離を防止することが考えられ、この
様な密着性改善層としては、ＴｉＮ、ＷＮ、或いはＴａ
等の使用が有力である。
ある剥離の問題を解消するために、これらの電極材料の
下部に、下地絶縁膜との密着性に優れる密着性改善層を
設けて電極材料の剥離を防止することが考えられ、この
様な密着性改善層としては、ＴｉＮ、ＷＮ、或いはＴａ
等の使用が有力である。
【００１５】ここで、図３２を参照して、ストレージノ
ードとしてＲｕを用い、且つ、密着性改善層を設けた従
来のＤＲＡＭの蓄積キャパシタを説明する。なお、図３
２（ｂ）は、ＤＲＡＭの下部プラグ７５を形成した時点
の平面図であり、図３２（ａ）は、第１層間絶縁膜６９
までの積層構造は図３２（ａ）のＢ−Ｂ′を結ぶ一点鎖
線に沿った断面図であり、また、第２層間絶縁膜７２乃
至第３層間絶縁膜７４までの積層構造は図３２（ｂ）の
Ａ−Ａ′を結ぶ一点鎖線部分に沿った断面図であり、さ
らに、それ以上の積層構造は、再び図３２（ｂ）のＢ−
Ｂ′を結ぶ一点鎖線に沿った断面図であり、図３２
（ａ）においては、表記を簡単にするために第３層間絶
縁膜７４以下の積層構造を便宜的にＡ−Ａ′と表示す
る。また、図３２（ａ）においては、便宜上ビット線７
３と下部プラグ７５とが短絡した状態で図示されている
が、実際には、図３２（ｂ）に示すように、互いに、位
置的に分離されているものである。
ードとしてＲｕを用い、且つ、密着性改善層を設けた従
来のＤＲＡＭの蓄積キャパシタを説明する。なお、図３
２（ｂ）は、ＤＲＡＭの下部プラグ７５を形成した時点
の平面図であり、図３２（ａ）は、第１層間絶縁膜６９
までの積層構造は図３２（ａ）のＢ−Ｂ′を結ぶ一点鎖
線に沿った断面図であり、また、第２層間絶縁膜７２乃
至第３層間絶縁膜７４までの積層構造は図３２（ｂ）の
Ａ−Ａ′を結ぶ一点鎖線部分に沿った断面図であり、さ
らに、それ以上の積層構造は、再び図３２（ｂ）のＢ−
Ｂ′を結ぶ一点鎖線に沿った断面図であり、図３２
（ａ）においては、表記を簡単にするために第３層間絶
縁膜７４以下の積層構造を便宜的にＡ−Ａ′と表示す
る。また、図３２（ａ）においては、便宜上ビット線７
３と下部プラグ７５とが短絡した状態で図示されている
が、実際には、図３２（ｂ）に示すように、互いに、位
置的に分離されているものである。
【００１６】図３２（ａ）及び（ｂ）参照 まず、ｐ型シリコン基板６１の所定領域に選択酸化によ
って素子分離酸化膜６２を形成したのち、素子分離酸化
膜６２で囲まれたｐ型シリコン基板６１の露出表面を熱
酸化してゲート酸化膜６３を形成し、次いで、ノン・ド
ープ多結晶Ｓｉ層を堆積させたのち、Ｐ（リン）等の不
純物をイオン注入し、次いで、所定パターンにエッチン
グしてゲート電極６４及びゲート電極６４の延在部であ
るワード線６５を形成する。なお、実際には、ゲート電
極６４上には、ＣＶＤ法により、保護膜となるＳｉＯ2
膜或いはＳｉ3 Ｎ4 膜を設けている。
って素子分離酸化膜６２を形成したのち、素子分離酸化
膜６２で囲まれたｐ型シリコン基板６１の露出表面を熱
酸化してゲート酸化膜６３を形成し、次いで、ノン・ド
ープ多結晶Ｓｉ層を堆積させたのち、Ｐ（リン）等の不
純物をイオン注入し、次いで、所定パターンにエッチン
グしてゲート電極６４及びゲート電極６４の延在部であ
るワード線６５を形成する。なお、実際には、ゲート電
極６４上には、ＣＶＤ法により、保護膜となるＳｉＯ2
膜或いはＳｉ3 Ｎ4 膜を設けている。
【００１７】次いで、ゲート電極６４をマスクとしてＡ
ｓ或いはＰ等の不純物をイオン注入してｎ+ 型ドレイン
領域６７及びｎ+ 型ソース領域６８を設けたのち、全面
に、ＣＶＤ法によりＳｉＯ2 膜を堆積させ、異方性エッ
チングを施すことによってサイドウォール６６を形成す
る。この場合、前述のイオン注入工程においてＡｓをイ
オン注入して浅いｎ- 型領域からなるＬＤＤ（Ｌｉｇｈ
ｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）を形成し、サイドウ
ォール６６を形成したのちＰをイオン注入してｎ+ 型ド
レイン領域６７及びｎ+ 型ソース領域６８を形成しても
良い。
ｓ或いはＰ等の不純物をイオン注入してｎ+ 型ドレイン
領域６７及びｎ+ 型ソース領域６８を設けたのち、全面
に、ＣＶＤ法によりＳｉＯ2 膜を堆積させ、異方性エッ
チングを施すことによってサイドウォール６６を形成す
る。この場合、前述のイオン注入工程においてＡｓをイ
オン注入して浅いｎ- 型領域からなるＬＤＤ（Ｌｉｇｈ
ｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）を形成し、サイドウ
ォール６６を形成したのちＰをイオン注入してｎ+ 型ド
レイン領域６７及びｎ+ 型ソース領域６８を形成しても
良い。
【００１８】次いで、ＣＶＤ法によって、全面にＳｉＯ
2 膜を堆積させて第１層間絶縁膜６９とし、ｎ+ 型ドレ
イン領域６７及びｎ+ 型ソース領域６８に対するビアホ
ールを形成し、バリアメタルとなるＴｉＮ膜に続いてＷ
膜等をＣＶＤ法やスパッタリング法によって堆積させた
のち、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａ
ｌ Ｐｏｌｉｓｈｉｎｇ）法によって研磨することによ
ってＷ膜等を埋め込んでコンタクトプラグ７０，７１を
形成する。
2 膜を堆積させて第１層間絶縁膜６９とし、ｎ+ 型ドレ
イン領域６７及びｎ+ 型ソース領域６８に対するビアホ
ールを形成し、バリアメタルとなるＴｉＮ膜に続いてＷ
膜等をＣＶＤ法やスパッタリング法によって堆積させた
のち、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａ
ｌ Ｐｏｌｉｓｈｉｎｇ）法によって研磨することによ
ってＷ膜等を埋め込んでコンタクトプラグ７０，７１を
形成する。
【００１９】次いで、全面に、ＣＶＤ法によって、Ｓｉ
Ｏ2 膜を堆積させて第２層間絶縁膜７２としたのち、コ
ンタクトプラグ７０に対するビアホールを形成し、次い
で、全面にＬＰＣＶＤ（減圧化学気相成長法）によって
ドープト多結晶Ｓｉ膜やＷＳｉ2 膜等を堆積させたの
ち、パターニングすることによってビット線７３を形成
する。
Ｏ2 膜を堆積させて第２層間絶縁膜７２としたのち、コ
ンタクトプラグ７０に対するビアホールを形成し、次い
で、全面にＬＰＣＶＤ（減圧化学気相成長法）によって
ドープト多結晶Ｓｉ膜やＷＳｉ2 膜等を堆積させたの
ち、パターニングすることによってビット線７３を形成
する。
【００２０】次いで、再び、ＣＶＤ法によって、全面に
ＳｉＯ2 膜を堆積させて第３層間絶縁膜７４としたの
ち、コンタクトプラグ７１に対するビアホールを形成
し、次いで、再び、ＬＰＣＶＤ法によって、全面にＷ膜
を堆積させたのち、ＣＭＰ法によって研磨することによ
ってビアホールに埋め込まれた下部プラグ７５を形成す
る。
ＳｉＯ2 膜を堆積させて第３層間絶縁膜７４としたの
ち、コンタクトプラグ７１に対するビアホールを形成
し、次いで、再び、ＬＰＣＶＤ法によって、全面にＷ膜
を堆積させたのち、ＣＭＰ法によって研磨することによ
ってビアホールに埋め込まれた下部プラグ７５を形成す
る。
【００２１】次いで、スパッタリング法によって全面に
ＴｉＮ膜及びＲｕ膜を順次堆積させたのち、所定の形状
にエッチングすることにより、密着性改善層７６及び凸
状のストレージノード７７を形成し、次いで、再び、ス
パッタリング法を用いてＴａ2 Ｏ5 膜及びＲｕ膜を順次
堆積させたのち、所定の形状にエッチング加工すること
によってキャパシタ誘電体膜７８及びセルプレート７９
を形成することによってＤＲＡＭの基本構成が完成す
る。
ＴｉＮ膜及びＲｕ膜を順次堆積させたのち、所定の形状
にエッチングすることにより、密着性改善層７６及び凸
状のストレージノード７７を形成し、次いで、再び、ス
パッタリング法を用いてＴａ2 Ｏ5 膜及びＲｕ膜を順次
堆積させたのち、所定の形状にエッチング加工すること
によってキャパシタ誘電体膜７８及びセルプレート７９
を形成することによってＤＲＡＭの基本構成が完成す
る。
【００２２】この場合、蓄積キャパシタは、ストレージ
ノード７７、セルプレート７９、及び、両者の間に挟ま
れたキャパシタ誘電体膜７８によって構成され、密着性
改善層７６、下部プラグ７５、及び、コンタクトプラグ
７１を介してｎ+ 型ソース領域６８と電気的に接続して
いる。
ノード７７、セルプレート７９、及び、両者の間に挟ま
れたキャパシタ誘電体膜７８によって構成され、密着性
改善層７６、下部プラグ７５、及び、コンタクトプラグ
７１を介してｎ+ 型ソース領域６８と電気的に接続して
いる。
【００２３】しかし、この様な密着性改善層７６を用い
た蓄積キャパシタにおいて、図３２（ａ）において破線
の円で示した密着性改善層７６の両端部において、密着
性改善層７６とＴａ2 Ｏ5 膜からなるキャパシタ誘電体
膜７８とが直接接触することになり、この接触部におい
て、Ｔａ2 Ｏ5 膜中の酸素が密着性改善層７６を構成す
るＴｉＮ膜側に拡散してＴａ2 Ｏ5 膜が酸素欠損を起こ
し、キャパシタ誘電体膜７８の劣化を引き起こすという
問題が発生する。
た蓄積キャパシタにおいて、図３２（ａ）において破線
の円で示した密着性改善層７６の両端部において、密着
性改善層７６とＴａ2 Ｏ5 膜からなるキャパシタ誘電体
膜７８とが直接接触することになり、この接触部におい
て、Ｔａ2 Ｏ5 膜中の酸素が密着性改善層７６を構成す
るＴｉＮ膜側に拡散してＴａ2 Ｏ5 膜が酸素欠損を起こ
し、キャパシタ誘電体膜７８の劣化を引き起こすという
問題が発生する。
【００２４】即ち、ＴｉＮ膜等の密着性改善層７６は、
上記の〜の６つの条件の内、〜の条件は満たす
ものの、特に、〜の条件を満たさないものであり、
このために、密着性改善層７６の側壁の部分で高誘電率
膜が劣化し、リーク電流が流れてしまうという問題があ
る。
上記の〜の６つの条件の内、〜の条件は満たす
ものの、特に、〜の条件を満たさないものであり、
このために、密着性改善層７６の側壁の部分で高誘電率
膜が劣化し、リーク電流が流れてしまうという問題があ
る。
【００２５】この様な密着性改善層７６の側壁における
高誘電率膜の劣化の問題を解決するために、密着性改善
層７６を埋込構造にすることが検討されているので、こ
の改良型蓄積キャパシタを図３３を参照して説明する。
なお、図３３（ａ）は、上述の図３２（ａ）と同じ部位
の断面を示すものであるが、説明を簡単にするために、
ｐ型シリコン基板６１側の構成及びｎ+ 型ドレイン領域
６７を共有する他方のトランジスタについては図示を省
略している。また、図３２（ａ）の右側の図は、ストレ
ージノード７７と密着性改善層７６との位置関係を示す
図である。
高誘電率膜の劣化の問題を解決するために、密着性改善
層７６を埋込構造にすることが検討されているので、こ
の改良型蓄積キャパシタを図３３を参照して説明する。
なお、図３３（ａ）は、上述の図３２（ａ）と同じ部位
の断面を示すものであるが、説明を簡単にするために、
ｐ型シリコン基板６１側の構成及びｎ+ 型ドレイン領域
６７を共有する他方のトランジスタについては図示を省
略している。また、図３２（ａ）の右側の図は、ストレ
ージノード７７と密着性改善層７６との位置関係を示す
図である。
【００２６】図３３（ａ）参照 まず、図３２の場合と全く同様に、第３層間絶縁膜７４
までを形成したのち、コンタクトプラグ７１に達するビ
アホールを形成し、Ｗからなる下部プラグ７５をＣＭＰ
法によって埋め込んだのち、下部プラグ７５をオーバー
エッチングしてビアホールに凹部を形成し、次いで、Ｔ
ｉＮ膜を堆積させたのちＣＭＰ法によって研磨すること
によってＴｉＮ膜をビアホール内に埋め込んで密着性改
善層７６としたものである。
までを形成したのち、コンタクトプラグ７１に達するビ
アホールを形成し、Ｗからなる下部プラグ７５をＣＭＰ
法によって埋め込んだのち、下部プラグ７５をオーバー
エッチングしてビアホールに凹部を形成し、次いで、Ｔ
ｉＮ膜を堆積させたのちＣＭＰ法によって研磨すること
によってＴｉＮ膜をビアホール内に埋め込んで密着性改
善層７６としたものである。
【００２７】以降は、図３２の場合と同様にＲｕを堆積
させたのち、所定の形状にエッチングすることにより凸
状のストレージノード７７を形成し、次いで、再び、ス
パッタリング法を用いてＴａ2 Ｏ5 膜及びＲｕ膜を順次
堆積させたのち、所定の形状にエッチング加工すること
によってキャパシタ誘電体膜７８及びセルプレート７９
を形成することによってＤＲＡＭの基本構成が完成す
る。
させたのち、所定の形状にエッチングすることにより凸
状のストレージノード７７を形成し、次いで、再び、ス
パッタリング法を用いてＴａ2 Ｏ5 膜及びＲｕ膜を順次
堆積させたのち、所定の形状にエッチング加工すること
によってキャパシタ誘電体膜７８及びセルプレート７９
を形成することによってＤＲＡＭの基本構成が完成す
る。
【００２８】この様に、密着性改善層７６を埋込構造に
した場合には、キャパシタ誘電体膜７８を構成するＴａ
2 Ｏ5 膜が密着性改善層７６と直接接触することがない
ので、キャパシタ誘電体膜７８の劣化が発生することが
ない。
した場合には、キャパシタ誘電体膜７８を構成するＴａ
2 Ｏ5 膜が密着性改善層７６と直接接触することがない
ので、キャパシタ誘電体膜７８の劣化が発生することが
ない。
【００２９】
【発明が解決しようとする課題】しかし、ＤＲＡＭの集
積度の向上に伴って、ストレージノード７７と密着性改
善層７６の位置合わせ余裕は極めて少なく、現在の露光
装置の位置合わせ精度からすると、密着性改善層７６、
したがって、下部プラグ７５がストレージノード７７の
外に確実に顔を出さないようにすることは現実的には不
可能であり、それに伴って新たな問題が発生するので、
この事情を図３３（ｂ）を参照して説明する。なお、図
３３（ｂ）は、図３３（ａ）と同じ部位の断面図であ
る。
積度の向上に伴って、ストレージノード７７と密着性改
善層７６の位置合わせ余裕は極めて少なく、現在の露光
装置の位置合わせ精度からすると、密着性改善層７６、
したがって、下部プラグ７５がストレージノード７７の
外に確実に顔を出さないようにすることは現実的には不
可能であり、それに伴って新たな問題が発生するので、
この事情を図３３（ｂ）を参照して説明する。なお、図
３３（ｂ）は、図３３（ａ）と同じ部位の断面図であ
る。
【００３０】図３３（ｂ）参照 図３３（ｂ）の右側の図に示すように、下部プラグ７
５、したがって、密着性改善層７６がストレージノード
７７の外に顔を出した場合には、左側の図において破線
で示す円の部分において、密着性改善層７６とキャパシ
タ誘電体膜７８とが直接接触することにことになり、こ
の部分においてキャパシタ誘電体膜７８の劣化が生じて
リーク電流の原因となる。
５、したがって、密着性改善層７６がストレージノード
７７の外に顔を出した場合には、左側の図において破線
で示す円の部分において、密着性改善層７６とキャパシ
タ誘電体膜７８とが直接接触することにことになり、こ
の部分においてキャパシタ誘電体膜７８の劣化が生じて
リーク電流の原因となる。
【００３１】また、埋込構造によって密着性改善層７６
の面積が元々小さくなっている上に、この様な位置ずれ
が発生した場合には、密着性改善層７６とストレージノ
ード７７との接触面積がさらに小さくなり、ストレージ
ノード７７の剥離の問題が新たに発生することになる。
の面積が元々小さくなっている上に、この様な位置ずれ
が発生した場合には、密着性改善層７６とストレージノ
ード７７との接触面積がさらに小さくなり、ストレージ
ノード７７の剥離の問題が新たに発生することになる。
【００３２】したがって、本発明は、下部プラグとスト
レージノードとの間の位置ずれが生じても、ストレージ
ノードの剥離とリーク電流の発生を防止することを目的
とする。
レージノードとの間の位置ずれが生じても、ストレージ
ノードの剥離とリーク電流の発生を防止することを目的
とする。
【００３３】
【課題を解決するための手段】図１は本発明の原理的構
成の説明図であり、この図１を参照して本発明における
課題を解決するための手段を説明する。なお、図１
（ａ）は、層間絶縁膜２に埋め込まれた下部接続電極１
と下層電極４との間の位置ずれ、例えば、下部プラグと
ストレージノードとの間の位置ずれが生じていない場合
のキャパシタの要部拡大断面図であり、また、図１
（ｂ）は位置ずれが生じた場合の要部拡大断面図であ
る。 図１（ａ）及び（ｂ）参照 （１）本発明は、半導体装置において、キャパシタを構
成する凸状構造の下層電極４と下部接続電極１との間に
設けられた密着性改善層３の側壁部に間隙を設け、この
間隙の少なくとも一部を空洞７のままとすることによっ
て、キャパシタを構成する上層電極６と密着性改善層３
との間が空洞７を介して絶縁分離されたキャパシタを有
することを特徴とする。
成の説明図であり、この図１を参照して本発明における
課題を解決するための手段を説明する。なお、図１
（ａ）は、層間絶縁膜２に埋め込まれた下部接続電極１
と下層電極４との間の位置ずれ、例えば、下部プラグと
ストレージノードとの間の位置ずれが生じていない場合
のキャパシタの要部拡大断面図であり、また、図１
（ｂ）は位置ずれが生じた場合の要部拡大断面図であ
る。 図１（ａ）及び（ｂ）参照 （１）本発明は、半導体装置において、キャパシタを構
成する凸状構造の下層電極４と下部接続電極１との間に
設けられた密着性改善層３の側壁部に間隙を設け、この
間隙の少なくとも一部を空洞７のままとすることによっ
て、キャパシタを構成する上層電極６と密着性改善層３
との間が空洞７を介して絶縁分離されたキャパシタを有
することを特徴とする。
【００３４】この様に、空洞７を介して上層電極６、典
型的にはセルプレートと密着性改善層３との間とを絶縁
分離することによって、仮に、キャパシタ誘電体膜５と
密着性改善層３とが接触してもリーク電流の発生を防止
することができ、微細化したＤＲＡＭにおける情報の保
持時間を大幅に向上することができる。
型的にはセルプレートと密着性改善層３との間とを絶縁
分離することによって、仮に、キャパシタ誘電体膜５と
密着性改善層３とが接触してもリーク電流の発生を防止
することができ、微細化したＤＲＡＭにおける情報の保
持時間を大幅に向上することができる。
【００３５】（２）また、本発明は、上記（１）におい
て、密着性改善層３の側壁部とキャパシタ誘電体膜５と
が接触し、空洞７がキャパシタ誘電体膜５と上層電極６
とによって囲まれていることを特徴とする。
て、密着性改善層３の側壁部とキャパシタ誘電体膜５と
が接触し、空洞７がキャパシタ誘電体膜５と上層電極６
とによって囲まれていることを特徴とする。
【００３６】上記（１）の様に、空洞７によって上層電
極６と密着性改善層３との間とを絶縁分離しているの
で、密着性改善層３の側壁部とキャパシタ誘電体膜５と
が接触して接触部のキャパシタ誘電体膜５が劣化して
も、接触部には電圧が実効的に印加されないのでリーク
電流の増大を抑制することができる。
極６と密着性改善層３との間とを絶縁分離しているの
で、密着性改善層３の側壁部とキャパシタ誘電体膜５と
が接触して接触部のキャパシタ誘電体膜５が劣化して
も、接触部には電圧が実効的に印加されないのでリーク
電流の増大を抑制することができる。
【００３７】（３）また、本発明は、上記（１）におい
て、間隙の一部をキャパシタ誘電体膜５によって埋め込
み、密着性改善層３の側壁部とキャパシタ誘電体膜５と
の間に空洞７が形成されることを特徴とする。
て、間隙の一部をキャパシタ誘電体膜５によって埋め込
み、密着性改善層３の側壁部とキャパシタ誘電体膜５と
の間に空洞７が形成されることを特徴とする。
【００３８】上記（１）の様に、空洞７によって上層電
極６と密着性改善層３との間とを絶縁分離しているの
で、間隙の高さを狭めて間隙の一部をキャパシタ誘電体
膜５によって埋め込むようにしても良い。
極６と密着性改善層３との間とを絶縁分離しているの
で、間隙の高さを狭めて間隙の一部をキャパシタ誘電体
膜５によって埋め込むようにしても良い。
【００３９】（４）また、本発明は、上記（１）におい
て、間隙全体を空洞７とし、空洞７が密着性改善層３の
側壁部とキャパシタ誘電体膜５との間に挟まれているこ
とを特徴とする。
て、間隙全体を空洞７とし、空洞７が密着性改善層３の
側壁部とキャパシタ誘電体膜５との間に挟まれているこ
とを特徴とする。
【００４０】上記（１）の様に、空洞７によって上層電
極６と密着性改善層３との間とを絶縁分離しているの
で、間隙の高さをさらに狭めて間隙全体を空洞７として
も良い。
極６と密着性改善層３との間とを絶縁分離しているの
で、間隙の高さをさらに狭めて間隙全体を空洞７として
も良い。
【００４１】（５）また、本発明は、半導体装置におい
て、キャパシタを構成する凸状構造の下層電極４と下部
接続電極１との間に設けられた密着性改善層３の側壁部
に間隙を設け、この間隙が下層電極４を覆うキャパシタ
誘電体膜５によって完全に埋め込まれたキャパシタを有
することを特徴とする。
て、キャパシタを構成する凸状構造の下層電極４と下部
接続電極１との間に設けられた密着性改善層３の側壁部
に間隙を設け、この間隙が下層電極４を覆うキャパシタ
誘電体膜５によって完全に埋め込まれたキャパシタを有
することを特徴とする。
【００４２】この様に、間隙をキャパシタ誘電体膜５に
よって完全に埋め込んだ場合には、電圧Ｖは埋め込まれ
た厚さＤの厚いキャパシタ誘電体膜５を介して印加され
るので電界Ｅ（＝Ｖ／Ｄ）が大幅に緩和され、密着性改
善層３とキャパシタ誘電体膜５との接触部において劣化
が生じてもリーク電流が増加することがない。
よって完全に埋め込んだ場合には、電圧Ｖは埋め込まれ
た厚さＤの厚いキャパシタ誘電体膜５を介して印加され
るので電界Ｅ（＝Ｖ／Ｄ）が大幅に緩和され、密着性改
善層３とキャパシタ誘電体膜５との接触部において劣化
が生じてもリーク電流が増加することがない。
【００４３】（６）また、本発明は、半導体装置におい
て、キャパシタを構成する凸状構造の下層電極４と下部
接続電極１との間に設けられた密着性改善層３の側壁部
に間隙を設け、この間隙が下層電極４を覆うキャパシタ
誘電体膜５とは異なる堆積絶縁膜によって完全に埋め込
まれたキャパシタを有することを特徴とする。
て、キャパシタを構成する凸状構造の下層電極４と下部
接続電極１との間に設けられた密着性改善層３の側壁部
に間隙を設け、この間隙が下層電極４を覆うキャパシタ
誘電体膜５とは異なる堆積絶縁膜によって完全に埋め込
まれたキャパシタを有することを特徴とする。
【００４４】この様に、間隙をＣＶＤ−ＳｉＯ2 膜等の
堆積絶縁膜によって完全に埋め込んだ場合にも、電圧Ｖ
は埋め込まれた厚さＤの厚い堆積絶縁膜を介して印加さ
れるので電界Ｅ（＝Ｖ／Ｄ）が大幅に緩和され、且つ、
密着性改善層３とキャパシタ誘電体膜５とが直接接触し
ないので、キャパシタ誘電体膜５が劣化することがな
い。
堆積絶縁膜によって完全に埋め込んだ場合にも、電圧Ｖ
は埋め込まれた厚さＤの厚い堆積絶縁膜を介して印加さ
れるので電界Ｅ（＝Ｖ／Ｄ）が大幅に緩和され、且つ、
密着性改善層３とキャパシタ誘電体膜５とが直接接触し
ないので、キャパシタ誘電体膜５が劣化することがな
い。
【００４５】（７）また、本発明は、半導体装置におい
て、キャパシタを構成する凸状構造の下層電極４と下部
接続電極１との間に設けられた密着性改善層３の側壁部
に間隙を設け、この間隙が下層電極４の自己酸化膜或い
は自己窒化膜のいずれかによって完全に埋め込まれたキ
ャパシタを有することを特徴とする。なお、この場合に
は、下層電極４の自己酸化膜或いは自己窒化膜は、導電
性を有する必要がある。
て、キャパシタを構成する凸状構造の下層電極４と下部
接続電極１との間に設けられた密着性改善層３の側壁部
に間隙を設け、この間隙が下層電極４の自己酸化膜或い
は自己窒化膜のいずれかによって完全に埋め込まれたキ
ャパシタを有することを特徴とする。なお、この場合に
は、下層電極４の自己酸化膜或いは自己窒化膜は、導電
性を有する必要がある。
【００４６】この様に、間隙を下層電極４の自己酸化膜
或いは自己窒化膜によって完全に埋め込んだ場合にも、
電圧Ｖは埋め込まれた厚さＤの厚い自己酸化膜或いは自
己窒化膜を介して印加されるので電界Ｅ（＝Ｖ／Ｄ）が
大幅に緩和され、且つ、密着性改善層３とキャパシタ誘
電体膜５とが直接接触しないので、キャパシタ誘電体膜
５が劣化することがない。
或いは自己窒化膜によって完全に埋め込んだ場合にも、
電圧Ｖは埋め込まれた厚さＤの厚い自己酸化膜或いは自
己窒化膜を介して印加されるので電界Ｅ（＝Ｖ／Ｄ）が
大幅に緩和され、且つ、密着性改善層３とキャパシタ誘
電体膜５とが直接接触しないので、キャパシタ誘電体膜
５が劣化することがない。
【００４７】（８）また、本発明は、半導体装置におい
て、キャパシタを構成する凸状構造の下層電極４と下部
接続電極１との間に設けられた密着性改善層３の側壁部
に密着性改善層３の自己酸化膜を設け、密着性改善層３
の自己酸化膜によって、密着性改善層３とキャパシタ誘
電体膜５とが絶縁分離されたキャパシタを有することを
特徴とする。
て、キャパシタを構成する凸状構造の下層電極４と下部
接続電極１との間に設けられた密着性改善層３の側壁部
に密着性改善層３の自己酸化膜を設け、密着性改善層３
の自己酸化膜によって、密着性改善層３とキャパシタ誘
電体膜５とが絶縁分離されたキャパシタを有することを
特徴とする。
【００４８】この様に、密着性改善層３の側壁部に密着
性改善層３の自己酸化膜を設けることによって、密着性
改善層３とキャパシタ誘電体膜５とが直接接触しないの
で、キャパシタ誘電体膜５が劣化することがなく、且
つ、密着性改善層３の自己酸化膜の厚さの分だけ電界が
緩和され、この場合には、密着性改善層３の側壁部に間
隙を設ける必要はなくなる。
性改善層３の自己酸化膜を設けることによって、密着性
改善層３とキャパシタ誘電体膜５とが直接接触しないの
で、キャパシタ誘電体膜５が劣化することがなく、且
つ、密着性改善層３の自己酸化膜の厚さの分だけ電界が
緩和され、この場合には、密着性改善層３の側壁部に間
隙を設ける必要はなくなる。
【００４９】（９）また、本発明は、半導体装置におい
て、キャパシタを構成する凸状構造の下層電極４と下部
接続電極１とに接する密着性改善層３を、下部接続電極
１の少なくとも側面を覆うように設け、下層電極４と下
部接続電極１との位置ずれがない部位においては、密着
性改善層３の側壁部に間隙を設けると共に、下層電極４
と下部接続電極１との位置ずれがある部位の一部におい
ては、下部接続電極１の側壁部に間隙を設け、これらの
間隙の少なくとも一部を空洞７のままとすることによっ
て、キャパシタを構成する上層電極６と密着性改善層３
との間を空洞７を介して絶縁分離したキャパシタを有す
ることを特徴とする。
て、キャパシタを構成する凸状構造の下層電極４と下部
接続電極１とに接する密着性改善層３を、下部接続電極
１の少なくとも側面を覆うように設け、下層電極４と下
部接続電極１との位置ずれがない部位においては、密着
性改善層３の側壁部に間隙を設けると共に、下層電極４
と下部接続電極１との位置ずれがある部位の一部におい
ては、下部接続電極１の側壁部に間隙を設け、これらの
間隙の少なくとも一部を空洞７のままとすることによっ
て、キャパシタを構成する上層電極６と密着性改善層３
との間を空洞７を介して絶縁分離したキャパシタを有す
ることを特徴とする。
【００５０】この様に、下部接続電極１の少なくとも側
面を密着性改善層３によって覆うことによって、下部接
続電極１の剥離をより効果的に防止することができ、延
いては、下層電極４の剥離を防止することができるが、
この場合にも、上層電極６と密着性改善層３との間を空
洞７によって絶縁分離することによって、リーク電流の
発生を防止することができる。
面を密着性改善層３によって覆うことによって、下部接
続電極１の剥離をより効果的に防止することができ、延
いては、下層電極４の剥離を防止することができるが、
この場合にも、上層電極６と密着性改善層３との間を空
洞７によって絶縁分離することによって、リーク電流の
発生を防止することができる。
【００５１】（１０）また、本発明は、上記（９）にお
いて、密着性改善層３とキャパシタ誘電体膜５とが接触
し、空洞７がキャパシタ誘電体膜５とキャパシタを構成
する上層電極６とによって囲まれていることを特徴とす
る。
いて、密着性改善層３とキャパシタ誘電体膜５とが接触
し、空洞７がキャパシタ誘電体膜５とキャパシタを構成
する上層電極６とによって囲まれていることを特徴とす
る。
【００５２】（１１）また、本発明は、上記（９）にお
いて、間隙の一部をキャパシタ誘電体膜５によって埋め
込み、密着性改善層３とキャパシタ誘電体膜５との間に
空洞７が形成されることを特徴とする。
いて、間隙の一部をキャパシタ誘電体膜５によって埋め
込み、密着性改善層３とキャパシタ誘電体膜５との間に
空洞７が形成されることを特徴とする。
【００５３】（１２）また、本発明は、上記（１０）に
おいて、間隙全体を空洞７とし、この空洞７が密着性改
善層３とキャパシタ誘電体膜５との間に挟まれているこ
とを特徴とする。
おいて、間隙全体を空洞７とし、この空洞７が密着性改
善層３とキャパシタ誘電体膜５との間に挟まれているこ
とを特徴とする。
【００５４】（１３）また、本発明は、半導体装置にお
いて、キャパシタを構成する凸状構造の下層電極４と下
部接続電極１とに接する密着性改善層３を、下部接続電
極１の少なくとも側面を覆うように設け、下層電極４と
下部接続電極１との位置ずれがない部位においては、密
着性改善層３の側壁部に間隙を設けるとともに、下層電
極４と下部接続電極１との位置ずれがある部位の一部に
おいては、下部接続電極１の側壁部に間隙を設け、これ
らの間隙が下層電極４を覆うキャパシタ誘電体膜５によ
って完全に埋め込まれたキャパシタを有することを特徴
とする。
いて、キャパシタを構成する凸状構造の下層電極４と下
部接続電極１とに接する密着性改善層３を、下部接続電
極１の少なくとも側面を覆うように設け、下層電極４と
下部接続電極１との位置ずれがない部位においては、密
着性改善層３の側壁部に間隙を設けるとともに、下層電
極４と下部接続電極１との位置ずれがある部位の一部に
おいては、下部接続電極１の側壁部に間隙を設け、これ
らの間隙が下層電極４を覆うキャパシタ誘電体膜５によ
って完全に埋め込まれたキャパシタを有することを特徴
とする。
【００５５】（１４）また、本発明は、半導体装置にお
いて、キャパシタを構成する凸状構造の下層電極４と下
部接続電極１とに接する密着性改善層３を、下部接続電
極１の少なくとも側面を覆うように設け、下層電極４と
下部接続電極１との位置ずれがない部位においては、密
着性改善層３の側壁部に間隙を設けるとともに、下層電
極４と下部接続電極１との位置ずれがある部位の一部に
おいては、下部接続電極１の側壁部に間隙を設け、これ
らの間隙が下層電極４を覆うキャパシタ誘電体膜５とは
異なる堆積絶縁膜によって完全に埋め込まれたキャパシ
タを有することを特徴とする。
いて、キャパシタを構成する凸状構造の下層電極４と下
部接続電極１とに接する密着性改善層３を、下部接続電
極１の少なくとも側面を覆うように設け、下層電極４と
下部接続電極１との位置ずれがない部位においては、密
着性改善層３の側壁部に間隙を設けるとともに、下層電
極４と下部接続電極１との位置ずれがある部位の一部に
おいては、下部接続電極１の側壁部に間隙を設け、これ
らの間隙が下層電極４を覆うキャパシタ誘電体膜５とは
異なる堆積絶縁膜によって完全に埋め込まれたキャパシ
タを有することを特徴とする。
【００５６】（１５）本発明は、半導体装置において、
キャパシタを構成する凸状構造の下層電極４と下部接続
電極１とに接する密着性改善層３を、下部接続電極１の
少なくとも側面を覆うように設け、下層電極４と下部接
続電極１との位置ずれがない部位においては、密着性改
善層３の側壁部に間隙を設けるとともに、下層電極４と
下部接続電極１との位置ずれがある部位の一部において
は、下部接続電極１の側壁部に間隙を設け、これらの間
隙が下層電極４の自己酸化膜或いは自己窒化膜のいずれ
かによって完全に埋め込まれたキャパシタを有すること
を特徴とする。
キャパシタを構成する凸状構造の下層電極４と下部接続
電極１とに接する密着性改善層３を、下部接続電極１の
少なくとも側面を覆うように設け、下層電極４と下部接
続電極１との位置ずれがない部位においては、密着性改
善層３の側壁部に間隙を設けるとともに、下層電極４と
下部接続電極１との位置ずれがある部位の一部において
は、下部接続電極１の側壁部に間隙を設け、これらの間
隙が下層電極４の自己酸化膜或いは自己窒化膜のいずれ
かによって完全に埋め込まれたキャパシタを有すること
を特徴とする。
【００５７】上記（１０）乃至（１５）において、下層
電極４と下部接続電極１との位置ずれがある部位の一部
においては、下部接続電極１の側壁部に間隙が設けられ
ることになり、間隙が縦方向に設けられることになる
が、この場合にも、上記（２）乃至（７）と同様の構成
を採用することによってリーク電流の発生を防止するこ
とができる。
電極４と下部接続電極１との位置ずれがある部位の一部
においては、下部接続電極１の側壁部に間隙が設けられ
ることになり、間隙が縦方向に設けられることになる
が、この場合にも、上記（２）乃至（７）と同様の構成
を採用することによってリーク電流の発生を防止するこ
とができる。
【００５８】（１６）また、本発明は、半導体装置にお
いて、キャパシタを構成する凸状構造の下層電極４と下
部接続電極１とに接する密着性改善層３を、下部接続電
極１の少なくとも側面を覆うように設け、下層電極４と
下部接続電極１との位置ずれがない部位においては、密
着性改善層３の側壁部に密着性改善層３の自己酸化膜を
設けるとともに、下層電極４と下部接続電極１との位置
ずれがある部位の一部においては、密着性改善層３の露
出部に密着性改善層３の自己酸化膜を設け、密着性改善
層３の自己酸化膜によって、密着性改善層３とキャパシ
タ誘電体膜５とが絶縁分離されたキャパシタを有するこ
とを特徴とする。
いて、キャパシタを構成する凸状構造の下層電極４と下
部接続電極１とに接する密着性改善層３を、下部接続電
極１の少なくとも側面を覆うように設け、下層電極４と
下部接続電極１との位置ずれがない部位においては、密
着性改善層３の側壁部に密着性改善層３の自己酸化膜を
設けるとともに、下層電極４と下部接続電極１との位置
ずれがある部位の一部においては、密着性改善層３の露
出部に密着性改善層３の自己酸化膜を設け、密着性改善
層３の自己酸化膜によって、密着性改善層３とキャパシ
タ誘電体膜５とが絶縁分離されたキャパシタを有するこ
とを特徴とする。
【００５９】この様に、下部接続電極１の少なくとも側
面を密着性改善層３によって覆った場合にも、密着性改
善層３の自己酸化膜を設ける場合には、間隙を設けるこ
となく、リーク電流の発生を防止することができる。
面を密着性改善層３によって覆った場合にも、密着性改
善層３の自己酸化膜を設ける場合には、間隙を設けるこ
となく、リーク電流の発生を防止することができる。
【００６０】（１７）また、本発明は、上記（９）乃至
（１６）のいずれかにおいて、下部接続電極１と下層電
極４とが一体形成された電極からなることを特徴とす
る。
（１６）のいずれかにおいて、下部接続電極１と下層電
極４とが一体形成された電極からなることを特徴とす
る。
【００６１】この様に、下部接続電極１の少なくとも側
面を密着性改善層３によって覆う場合は、下部接続電極
１と下層電極４とを一体形成しても良く、下部接続電極
１を埋め込むための電極材の形成とＣＭＰ工程が不要に
なる。
面を密着性改善層３によって覆う場合は、下部接続電極
１と下層電極４とを一体形成しても良く、下部接続電極
１を埋め込むための電極材の形成とＣＭＰ工程が不要に
なる。
【００６２】（１８）また、本発明は、半導体装置の製
造方法において、キャパシタを構成する凸状構造の下層
電極４と下部接続電極１とに接する密着性改善層３のエ
ッチング工程において、密着性改善層３を過剰エッチン
グすることによって間隙を設けたのち、下層電極４を覆
うキャパシタ誘電体膜５を設けたことを特徴とする。
造方法において、キャパシタを構成する凸状構造の下層
電極４と下部接続電極１とに接する密着性改善層３のエ
ッチング工程において、密着性改善層３を過剰エッチン
グすることによって間隙を設けたのち、下層電極４を覆
うキャパシタ誘電体膜５を設けたことを特徴とする。
【００６３】この様に、上層電極６と密着性改善層３と
を絶縁分離するための間隙は、密着性改善層３を過剰エ
ッチングすることによって簡単に、且つ、自己整合的に
形成することができる。
を絶縁分離するための間隙は、密着性改善層３を過剰エ
ッチングすることによって簡単に、且つ、自己整合的に
形成することができる。
【００６４】（１９）また、本発明は、上記（１８）に
おいて、キャパシタを構成する凸状構造の下層電極４と
下部接続電極１とに接する密着性改善層３を、下部接続
電極１の少なくとも側面を覆うように設け、下層電極４
と下部接続電極１との位置ずれがない部位においては、
密着性改善層３の側壁部に間隙を設けると共に、下層電
極４と下部接続電極１との位置ずれがある部位の一部に
おいては、下部接続電極１の側壁部に間隙を設けること
を特徴とする。
おいて、キャパシタを構成する凸状構造の下層電極４と
下部接続電極１とに接する密着性改善層３を、下部接続
電極１の少なくとも側面を覆うように設け、下層電極４
と下部接続電極１との位置ずれがない部位においては、
密着性改善層３の側壁部に間隙を設けると共に、下層電
極４と下部接続電極１との位置ずれがある部位の一部に
おいては、下部接続電極１の側壁部に間隙を設けること
を特徴とする。
【００６５】この様に、下部接続電極１の剥離を防止す
るために、密着性改善層３を下部接続電極１の少なくと
も側面を覆うように設けた場合には、下層電極４と下部
接続電極１との位置ずれがある部位の一部においては、
下部接続電極１の側壁部に間隙が設けられることになる
が、全く問題はない。
るために、密着性改善層３を下部接続電極１の少なくと
も側面を覆うように設けた場合には、下層電極４と下部
接続電極１との位置ずれがある部位の一部においては、
下部接続電極１の側壁部に間隙が設けられることになる
が、全く問題はない。
【００６６】（２０）また、本発明は、半導体装置の製
造方法において、絶縁膜に開口部を形成したのち、少な
くとも開口部の側壁を覆うように密着性改善層３を設け
たのち、導電性材料を開口部を埋め込むように堆積さ
せ、研磨またはエッチバックすることによって導電性材
料を開口部内に埋め込んで一体形成された下部接続電極
１と下層電極４を形成し、次いで、絶縁膜の少なくとも
一部を除去したのち、露出した密着性改善層３を過剰エ
ッチングすることによって、下部接続電極１の側壁部に
間隙を設け、次いで、下層電極４を覆うキャパシタ誘電
体膜５を設けたことを特徴とする。
造方法において、絶縁膜に開口部を形成したのち、少な
くとも開口部の側壁を覆うように密着性改善層３を設け
たのち、導電性材料を開口部を埋め込むように堆積さ
せ、研磨またはエッチバックすることによって導電性材
料を開口部内に埋め込んで一体形成された下部接続電極
１と下層電極４を形成し、次いで、絶縁膜の少なくとも
一部を除去したのち、露出した密着性改善層３を過剰エ
ッチングすることによって、下部接続電極１の側壁部に
間隙を設け、次いで、下層電極４を覆うキャパシタ誘電
体膜５を設けたことを特徴とする。
【００６７】この様に、下部接続電極１と下層電極４と
をＣＭＰ法によって分離不可能なものとして一体形成し
ても良いものであり、この場合にも、密着性改善層３の
過剰エッチングによって、下部接続電極１の側壁部に間
隙を自己整合的に形成することができる。
をＣＭＰ法によって分離不可能なものとして一体形成し
ても良いものであり、この場合にも、密着性改善層３の
過剰エッチングによって、下部接続電極１の側壁部に間
隙を自己整合的に形成することができる。
【００６８】（２１）また、本発明は、半導体装置の製
造方法において、キャパシタを構成する凸状構造の下層
電極４と下部接続電極１とに接する密着性改善層３をエ
ッチングしたのち、少なくとも密着性改善層３の露出部
を酸化して密着性改善層３の自己酸化膜を形成し、次い
で、下層電極４を覆うキャパシタ誘電体膜５を設けたこ
とを特徴とする。
造方法において、キャパシタを構成する凸状構造の下層
電極４と下部接続電極１とに接する密着性改善層３をエ
ッチングしたのち、少なくとも密着性改善層３の露出部
を酸化して密着性改善層３の自己酸化膜を形成し、次い
で、下層電極４を覆うキャパシタ誘電体膜５を設けたこ
とを特徴とする。
【００６９】この様に、密着性改善層３の自己酸化膜を
利用する場合には、間隙を設けるための過剰エッチング
工程が不要になるので、工程が簡素化される。
利用する場合には、間隙を設けるための過剰エッチング
工程が不要になるので、工程が簡素化される。
【００７０】（２２）また、本発明は、上記（２１）に
おいて、キャパシタを構成する凸状構造の下層電極４と
下部接続電極１とに接する密着性改善層３を、下部接続
電極１の少なくとも側面を覆うように設けることを特徴
とする。
おいて、キャパシタを構成する凸状構造の下層電極４と
下部接続電極１とに接する密着性改善層３を、下部接続
電極１の少なくとも側面を覆うように設けることを特徴
とする。
【００７１】この様に、密着性改善層３を下部接続電極
１の少なくとも側面を覆うように設けることによって、
下部接続電極１の剥離を防止することができ、延いて
は、下層電極４の剥離を防止することができる。
１の少なくとも側面を覆うように設けることによって、
下部接続電極１の剥離を防止することができ、延いて
は、下層電極４の剥離を防止することができる。
【００７２】（２３）また、本発明は、半導体装置の製
造方法において、絶縁膜に開口部を形成したのち、少な
くとも開口部の側壁を覆うように密着性改善層３を設け
たのち、導電性材料を開口部を埋め込むように堆積さ
せ、研磨またはエッチバックすることによって導電性材
料を開口部内に埋め込んで一体形成された下部接続電極
１と下層電極４を形成し、次いで、絶縁膜の少なくとも
一部を除去したのち、露出した密着性改善層３をエッチ
ングし、次いで、密着性改善層３の露出部を酸化したの
ち、下層電極４を覆うキャパシタ誘電体膜５を形成する
ことを特徴とする。
造方法において、絶縁膜に開口部を形成したのち、少な
くとも開口部の側壁を覆うように密着性改善層３を設け
たのち、導電性材料を開口部を埋め込むように堆積さ
せ、研磨またはエッチバックすることによって導電性材
料を開口部内に埋め込んで一体形成された下部接続電極
１と下層電極４を形成し、次いで、絶縁膜の少なくとも
一部を除去したのち、露出した密着性改善層３をエッチ
ングし、次いで、密着性改善層３の露出部を酸化したの
ち、下層電極４を覆うキャパシタ誘電体膜５を形成する
ことを特徴とする。
【００７３】この様に、下部接続電極１と下層電極４と
をＣＭＰ法によって分離不可能なものとして一体形成し
た場合にも、密着性改善層３の自己酸化膜を利用するこ
とによって、間隙を設けるための過剰エッチング工程が
不要になるので、工程が簡素化される。
をＣＭＰ法によって分離不可能なものとして一体形成し
た場合にも、密着性改善層３の自己酸化膜を利用するこ
とによって、間隙を設けるための過剰エッチング工程が
不要になるので、工程が簡素化される。
【００７４】（２４）また、本発明は、上記（１８）乃
至（２３）のいずれかにおいて、凸状構造の下層電極４
の頂部に密着性改善層３を介して保護膜を設け、保護膜
をマスクとして異方性エッチングを施すことによってキ
ャパシタを構成する上層電極６を下層電極４の側壁部に
設けることを特徴とする。
至（２３）のいずれかにおいて、凸状構造の下層電極４
の頂部に密着性改善層３を介して保護膜を設け、保護膜
をマスクとして異方性エッチングを施すことによってキ
ャパシタを構成する上層電極６を下層電極４の側壁部に
設けることを特徴とする。
【００７５】この様に、凸状構造の下層電極４の頂部に
密着性改善層３を介して保護膜を設け、保護膜をマスク
として異方性エッチングを施すことによってキャパシタ
を構成する上層電極６を下層電極４の側壁部に、例え
ば、サイドウォール状電極として形成しても良く、特
に、集積度が向上して、上層電極６のエッチング加工が
困難になった場合に効果的である。
密着性改善層３を介して保護膜を設け、保護膜をマスク
として異方性エッチングを施すことによってキャパシタ
を構成する上層電極６を下層電極４の側壁部に、例え
ば、サイドウォール状電極として形成しても良く、特
に、集積度が向上して、上層電極６のエッチング加工が
困難になった場合に効果的である。
【００７６】
【発明の実施の形態】ここで、図２乃至図５を参照し
て、本発明の第１の実施の形態を説明する。なお、図２
（ｂ）は、ＤＲＡＭの下部プラグ２５を形成した時点の
平面図であり、図２（ａ）は、第１層間絶縁膜１９まで
の積層構造は図２（ｂ）のＢ−Ｂ′を結ぶ一点鎖線部分
に沿った断面図であり、また、第２層間絶縁膜２２乃至
第３層間絶縁膜２４までの積層構造は図２（ｂ）のＡ−
Ａ′を結ぶ一点鎖線部分に沿った断面図であり、さら
に、図３以降の第３層間絶縁膜２４から上の積層構造
は、再び図２（ｂ）のＢ−Ｂ′を結ぶ一点鎖線に沿った
断面図であり、図２（ａ）等においては、表記を簡単に
するために第３層間絶縁膜２４までの積層構造をＡ−
Ａ′として示す。また、図２（ａ）等においては、ビッ
ト線２３と下部プラグ２５とは便宜的に短絡した状態で
図示されているが、実際には、図２（ｂ）に示すよう
に、互いに、位置的に分離されているものである。
て、本発明の第１の実施の形態を説明する。なお、図２
（ｂ）は、ＤＲＡＭの下部プラグ２５を形成した時点の
平面図であり、図２（ａ）は、第１層間絶縁膜１９まで
の積層構造は図２（ｂ）のＢ−Ｂ′を結ぶ一点鎖線部分
に沿った断面図であり、また、第２層間絶縁膜２２乃至
第３層間絶縁膜２４までの積層構造は図２（ｂ）のＡ−
Ａ′を結ぶ一点鎖線部分に沿った断面図であり、さら
に、図３以降の第３層間絶縁膜２４から上の積層構造
は、再び図２（ｂ）のＢ−Ｂ′を結ぶ一点鎖線に沿った
断面図であり、図２（ａ）等においては、表記を簡単に
するために第３層間絶縁膜２４までの積層構造をＡ−
Ａ′として示す。また、図２（ａ）等においては、ビッ
ト線２３と下部プラグ２５とは便宜的に短絡した状態で
図示されているが、実際には、図２（ｂ）に示すよう
に、互いに、位置的に分離されているものである。
【００７７】図２（ａ）及び（ｂ）参照 まず、ｐ型シリコン基板１１の所定領域に選択酸化によ
って素子分離酸化膜１２を形成したのち、素子分離酸化
膜１２で囲まれたｐ型シリコン基板１１の露出表面を熱
酸化してゲート酸化膜１３を形成し、次いで、ノン・ド
ープ多結晶Ｓｉ層を堆積させたのち、Ｐ（リン）をイオ
ン注入し、次いで、所定パターンにエッチングしてゲー
ト電極１４及びゲート電極１４の延在部であるワード線
１５を形成する。なお、実際には、ゲート電極１４上に
は、ＣＶＤ法により、保護膜となるＳｉＯ2 膜或いはＳ
ｉ3 Ｎ4 膜を設けている。
って素子分離酸化膜１２を形成したのち、素子分離酸化
膜１２で囲まれたｐ型シリコン基板１１の露出表面を熱
酸化してゲート酸化膜１３を形成し、次いで、ノン・ド
ープ多結晶Ｓｉ層を堆積させたのち、Ｐ（リン）をイオ
ン注入し、次いで、所定パターンにエッチングしてゲー
ト電極１４及びゲート電極１４の延在部であるワード線
１５を形成する。なお、実際には、ゲート電極１４上に
は、ＣＶＤ法により、保護膜となるＳｉＯ2 膜或いはＳ
ｉ3 Ｎ4 膜を設けている。
【００７８】次いで、ゲート電極１４をマスクとしてＡ
ｓをイオン注入してｎ+ 型ドレイン領域１７及びｎ+ 型
ソース領域１８を設けたのち、全面に、ＣＶＤ法により
ＳｉＯ2 膜を堆積させ、異方性エッチングを施すことに
よってサイドウォール１６を形成する。なお、この場
合、前述のイオン注入工程において浅いｎ- 型領域から
なるＬＤＤ領域を形成し、サイドウォール１６を形成し
たのちＡｓをイオン注入してｎ+型ドレイン領域１７及
びｎ+ 型ソース領域１８を形成しても良いものである。
ｓをイオン注入してｎ+ 型ドレイン領域１７及びｎ+ 型
ソース領域１８を設けたのち、全面に、ＣＶＤ法により
ＳｉＯ2 膜を堆積させ、異方性エッチングを施すことに
よってサイドウォール１６を形成する。なお、この場
合、前述のイオン注入工程において浅いｎ- 型領域から
なるＬＤＤ領域を形成し、サイドウォール１６を形成し
たのちＡｓをイオン注入してｎ+型ドレイン領域１７及
びｎ+ 型ソース領域１８を形成しても良いものである。
【００７９】次いで、再び、ＣＶＤ法によって、全面に
ＳｉＯ2 膜を堆積させて第１層間絶縁膜１９とし、ｎ+
型ドレイン領域１７及びｎ+ 型ソース領域１８に対する
ビアホールを形成し、バリアメタルとなるＴｉＮ膜及び
Ｗ膜をスパッタリング法によって順次堆積させたのち、
ＣＭＰ法によって研磨することによってＴｉＮ膜及びＷ
膜をＴｉ膜等を埋め込んでコンタクトプラグ２０，２１
を形成する。なお、この場合、第１層間絶縁膜１９上
に、ＣＭＰ工程におけるエッチングストッパーとなるＳ
ｉＮ膜を設けておいても良い。
ＳｉＯ2 膜を堆積させて第１層間絶縁膜１９とし、ｎ+
型ドレイン領域１７及びｎ+ 型ソース領域１８に対する
ビアホールを形成し、バリアメタルとなるＴｉＮ膜及び
Ｗ膜をスパッタリング法によって順次堆積させたのち、
ＣＭＰ法によって研磨することによってＴｉＮ膜及びＷ
膜をＴｉ膜等を埋め込んでコンタクトプラグ２０，２１
を形成する。なお、この場合、第１層間絶縁膜１９上
に、ＣＭＰ工程におけるエッチングストッパーとなるＳ
ｉＮ膜を設けておいても良い。
【００８０】次いで、再び、全面に、ＣＶＤ法によっ
て、ＳｉＯ2 膜を堆積させて第２層間絶縁膜２２とした
のち、コンタクトプラグ２０に対するビアホールを形成
し、次いで、全面にＬＰＣＶＤ法によってドープト多結
晶Ｓｉ膜を堆積させたのち、パターニングすることによ
ってビット線２３を形成する。
て、ＳｉＯ2 膜を堆積させて第２層間絶縁膜２２とした
のち、コンタクトプラグ２０に対するビアホールを形成
し、次いで、全面にＬＰＣＶＤ法によってドープト多結
晶Ｓｉ膜を堆積させたのち、パターニングすることによ
ってビット線２３を形成する。
【００８１】次いで、再び、ＣＶＤ法によって、全面に
ＳｉＯ2 膜を堆積させて第３層間絶縁膜２４としたの
ち、コンタクトプラグ２１に達するビアホールを形成
し、次いで、ステップカバレッジ性の良好なＣＶＤ法を
用いて、全面にＲｕ膜を堆積させたのち、ＣＭＰ法によ
って研磨することによってビアホールに埋め込まれた下
部プラグ２５を形成する。なお、この場合も、第３層間
絶縁膜２４上に、ＣＭＰ工程におけるエッチングストッ
パーとなるＳｉＮ膜を設けておいても良い。
ＳｉＯ2 膜を堆積させて第３層間絶縁膜２４としたの
ち、コンタクトプラグ２１に達するビアホールを形成
し、次いで、ステップカバレッジ性の良好なＣＶＤ法を
用いて、全面にＲｕ膜を堆積させたのち、ＣＭＰ法によ
って研磨することによってビアホールに埋め込まれた下
部プラグ２５を形成する。なお、この場合も、第３層間
絶縁膜２４上に、ＣＭＰ工程におけるエッチングストッ
パーとなるＳｉＮ膜を設けておいても良い。
【００８２】図３（ｃ）参照 次いで、スパッタリング法によって全面に厚さ１〜１０
０ｎｍ、例えば、１０ｎｍのＴｉＮ膜２６を堆積させた
のち、再び、ＣＶＤ法を用いた厚さが、例えば、１．０
μｍのＲｕ膜２７を順次堆積させる。
０ｎｍ、例えば、１０ｎｍのＴｉＮ膜２６を堆積させた
のち、再び、ＣＶＤ法を用いた厚さが、例えば、１．０
μｍのＲｕ膜２７を順次堆積させる。
【００８３】図３（ｄ）参照 次いで、所定のエッチングマスクをマスクとして、Ｏ2
＋Ｃｌ2 の混合ガスを用いた異方性エッチングを施すこ
とによって、Ｒｕ膜を所定の形状に、例えば、ビット線
２３に沿った方向において０．２５μｍで、ワード線１
５に沿った方向が０．５μｍの形状にエッチングするこ
とにより、凸状のストレージノード２９を形成する。な
お、ＴｉＮ膜２６は、Ｏ2 ＋Ｃｌ2 の混合ガスによって
は、殆どエッチングされず、エッチングストッパーとし
ての役割をはたす。
＋Ｃｌ2 の混合ガスを用いた異方性エッチングを施すこ
とによって、Ｒｕ膜を所定の形状に、例えば、ビット線
２３に沿った方向において０．２５μｍで、ワード線１
５に沿った方向が０．５μｍの形状にエッチングするこ
とにより、凸状のストレージノード２９を形成する。な
お、ＴｉＮ膜２６は、Ｏ2 ＋Ｃｌ2 の混合ガスによって
は、殆どエッチングされず、エッチングストッパーとし
ての役割をはたす。
【００８４】次いで、加熱された塩酸或いは硫酸、過酸
化水素水＋塩酸、或いは、過酸化水素水＋硫酸を用いた
等方性エッチングを施すことによってＴｉＮ膜２６の露
出部をエッチングし、さらに、ＴｉＮ膜２６を過剰エッ
チングすることによって、側壁部にスリット状の間隙が
設けられた密着性改善層２８とする。因に、この場合の
間隙の高さは、密着性改善層２８の膜厚ｄとなる。な
お、この場合のエッチングは、ウェット・エッチングに
限られるものではなく、等方性エッチングであれば、ド
ライエッチングでも良い。
化水素水＋塩酸、或いは、過酸化水素水＋硫酸を用いた
等方性エッチングを施すことによってＴｉＮ膜２６の露
出部をエッチングし、さらに、ＴｉＮ膜２６を過剰エッ
チングすることによって、側壁部にスリット状の間隙が
設けられた密着性改善層２８とする。因に、この場合の
間隙の高さは、密着性改善層２８の膜厚ｄとなる。な
お、この場合のエッチングは、ウェット・エッチングに
限られるものではなく、等方性エッチングであれば、ド
ライエッチングでも良い。
【００８５】図４（ｅ）参照 次いで、ＣＶＤ法を用いて厚さｄεが、例えば、１０ｎ
ｍのＴａ2 Ｏ5 膜３０、及び、厚さが、例えば、１５０
ｎｍのＲｕ膜３１を順次堆積させる。
ｍのＴａ2 Ｏ5 膜３０、及び、厚さが、例えば、１５０
ｎｍのＲｕ膜３１を順次堆積させる。
【００８６】図４（ｆ）参照 次いで、Ｒｕ膜３１及びＴａ2 Ｏ5 膜３０を所定形状に
エッチングすることによって、セルプレート３３及びキ
ャパシタ誘電体膜３２を形成する。
エッチングすることによって、セルプレート３３及びキ
ャパシタ誘電体膜３２を形成する。
【００８７】図５（ａ）参照 図５（ａ）は、図４（ｆ）において破線で示す円内を拡
大した要部拡大図であり、上記の場合には、間隙の高
さ、即ち、密着性改善層２８の厚さｄが、キャパシタ誘
電体膜３２の厚さｄε、及び、セルプレート３３を構成
するＣＶＤ−Ｒｕ膜がステップカバレッジ的に進入でき
る幅ｄｖに対して、 ２×ｄε＜ｄ≦ｄｖ の関係を満たしているので、Ｔａ2 Ｏ5 からなるキャパ
シタ誘電体膜３２が間隙の奥まで進入して密着性改善層
２８の側壁部の接触し、また、ＣＶＤ−Ｒｕ膜はステッ
プカバレッジ性が良いがＴａ2 Ｏ5 ほどではないので、
セルプレート３３は間隙内の入口付近にまで進入して形
成され、間隙の一部がキャパシタ誘電体膜３２及びセル
プレート３３で囲まれた空洞３４となる。
大した要部拡大図であり、上記の場合には、間隙の高
さ、即ち、密着性改善層２８の厚さｄが、キャパシタ誘
電体膜３２の厚さｄε、及び、セルプレート３３を構成
するＣＶＤ−Ｒｕ膜がステップカバレッジ的に進入でき
る幅ｄｖに対して、 ２×ｄε＜ｄ≦ｄｖ の関係を満たしているので、Ｔａ2 Ｏ5 からなるキャパ
シタ誘電体膜３２が間隙の奥まで進入して密着性改善層
２８の側壁部の接触し、また、ＣＶＤ−Ｒｕ膜はステッ
プカバレッジ性が良いがＴａ2 Ｏ5 ほどではないので、
セルプレート３３は間隙内の入口付近にまで進入して形
成され、間隙の一部がキャパシタ誘電体膜３２及びセル
プレート３３で囲まれた空洞３４となる。
【００８８】この場合、密着性改善層２８とキャパシタ
誘電体膜３２との接触部においてキャパシタ誘電体膜３
２の膜質が劣化するものの、この接触部に対しては、空
洞３４を介して電圧が印加されるので、密着性改善層２
８とセルプレート３３とは空洞３４によって実効的に絶
縁分離されるので、リーク電流が流れることがなく、し
たがって、キャパシタに蓄積された電荷は十分保持され
ることになる。
誘電体膜３２との接触部においてキャパシタ誘電体膜３
２の膜質が劣化するものの、この接触部に対しては、空
洞３４を介して電圧が印加されるので、密着性改善層２
８とセルプレート３３とは空洞３４によって実効的に絶
縁分離されるので、リーク電流が流れることがなく、し
たがって、キャパシタに蓄積された電荷は十分保持され
ることになる。
【００８９】図５（ｂ）参照 図５（ｂ）は、図３３（ｂ）に示した様に、ストレージ
ノード２９と下部プラグ２５との位置ずれが生じた場合
の要部拡大図であり、この場合にも図５（ａ）と同様
に、Ｔａ2 Ｏ5 からなるキャパシタ誘電体膜３２が間隙
の奥まで進入して密着性改善層２８の側壁部に接触し、
また、ＣＶＤ−Ｒｕ膜はステップカバレッジ性が良いが
Ｔａ2 Ｏ5 ほどではないので、セルプレート３３は間隙
内の入口付近にまで進入して形成され、間隙の一部がキ
ャパシタ誘電体膜３２及びセルプレート３３で囲まれた
空洞３４となる。なお、セルプレート３３をスパッタリ
ング法を用いて堆積させた場合には、ステップカバレッ
ジ性が劣るので、ｄｖが大きくなる。
ノード２９と下部プラグ２５との位置ずれが生じた場合
の要部拡大図であり、この場合にも図５（ａ）と同様
に、Ｔａ2 Ｏ5 からなるキャパシタ誘電体膜３２が間隙
の奥まで進入して密着性改善層２８の側壁部に接触し、
また、ＣＶＤ−Ｒｕ膜はステップカバレッジ性が良いが
Ｔａ2 Ｏ5 ほどではないので、セルプレート３３は間隙
内の入口付近にまで進入して形成され、間隙の一部がキ
ャパシタ誘電体膜３２及びセルプレート３３で囲まれた
空洞３４となる。なお、セルプレート３３をスパッタリ
ング法を用いて堆積させた場合には、ステップカバレッ
ジ性が劣るので、ｄｖが大きくなる。
【００９０】この場合には、位置ずれが生じても、スト
レージノード２９は位置ずれが生じない場合と同じ接触
面積で密着性改善層２８と接触しているので、ストレー
ジノード２９が剥離することがない。なお、この場合に
は、下部プラグ２５とセルプレート３３との間にも容量
が形成されることになる。
レージノード２９は位置ずれが生じない場合と同じ接触
面積で密着性改善層２８と接触しているので、ストレー
ジノード２９が剥離することがない。なお、この場合に
は、下部プラグ２５とセルプレート３３との間にも容量
が形成されることになる。
【００９１】この様に、本発明の第１の実施の形態にお
いては、密着性改善層２８を過剰エッチングしてスリッ
ト状の間隙を形成し、この間隙の一部を空洞３４として
いるので、密着性改善層２８とキャパシタ誘電体膜とが
接触しても、空洞３４によって密着性改善層２８とセル
プレート３３とは実効的に絶縁分離されるので、リーク
電流が流れることがない。
いては、密着性改善層２８を過剰エッチングしてスリッ
ト状の間隙を形成し、この間隙の一部を空洞３４として
いるので、密着性改善層２８とキャパシタ誘電体膜とが
接触しても、空洞３４によって密着性改善層２８とセル
プレート３３とは実効的に絶縁分離されるので、リーク
電流が流れることがない。
【００９２】また、図５（ｂ）に示すように、ストレー
ジノード２９と下部プラグ２５との位置ずれが生じた場
合にも、ストレージノード２９は位置ずれが生じない場
合と同じ接触面積で密着性改善層２８と接触して安定に
保持されるので、ストレージノード２９が剥離すること
がない。なお、この場合には、下部プラグ２５とセルプ
レート３３との間にも容量が形成される。
ジノード２９と下部プラグ２５との位置ずれが生じた場
合にも、ストレージノード２９は位置ずれが生じない場
合と同じ接触面積で密着性改善層２８と接触して安定に
保持されるので、ストレージノード２９が剥離すること
がない。なお、この場合には、下部プラグ２５とセルプ
レート３３との間にも容量が形成される。
【００９３】次いで、図６を参照して、本発明の第１の
実施の形態の変形例を説明する。 図６参照 図６は、図４（ｆ）と同じ状態の断面図であり、ストレ
ージノード２９を構成するＲｕ膜の堆積工程までは、上
記の第１の実施の形態と全く同様であるので、Ｒｕ膜の
堆積工程までの説明は省略する。上記の第１の実施の形
態と同様にＲｕ膜を堆積させたのち、スパッタリング法
によって、厚さが、例えば、１０ｎｍの密着性改善層と
なるＴｉＮ膜を堆積させ、次いで、ＣＶＤ法によって保
護膜となる厚さ３００ｎｍのＳｉＮ膜を形成し、次い
で、上記の第１の実施の形態と同様な形状にエッチング
することによって、絶縁膜３６、密着性改善層３５、及
び、ストレージノード２９を形成したのち、密着性改善
層２８，３５を過剰エッチングすることによってスリッ
ト状の間隙を形成する。この場合、密着性改善層３５も
サイドエッチされるものの、問題はない。
実施の形態の変形例を説明する。 図６参照 図６は、図４（ｆ）と同じ状態の断面図であり、ストレ
ージノード２９を構成するＲｕ膜の堆積工程までは、上
記の第１の実施の形態と全く同様であるので、Ｒｕ膜の
堆積工程までの説明は省略する。上記の第１の実施の形
態と同様にＲｕ膜を堆積させたのち、スパッタリング法
によって、厚さが、例えば、１０ｎｍの密着性改善層と
なるＴｉＮ膜を堆積させ、次いで、ＣＶＤ法によって保
護膜となる厚さ３００ｎｍのＳｉＮ膜を形成し、次い
で、上記の第１の実施の形態と同様な形状にエッチング
することによって、絶縁膜３６、密着性改善層３５、及
び、ストレージノード２９を形成したのち、密着性改善
層２８，３５を過剰エッチングすることによってスリッ
ト状の間隙を形成する。この場合、密着性改善層３５も
サイドエッチされるものの、問題はない。
【００９４】次いで、Ｔａ2 Ｏ5 膜及びＲｕ膜を堆積さ
せたのち、絶縁膜３６をマスクとして反応性イオンエッ
チングによる異方性エッチングを施すことによってサイ
ドウォール状のセルプレート３３及びキャパシタ誘電体
膜３２を形成する。
せたのち、絶縁膜３６をマスクとして反応性イオンエッ
チングによる異方性エッチングを施すことによってサイ
ドウォール状のセルプレート３３及びキャパシタ誘電体
膜３２を形成する。
【００９５】この様に、第１の実施の形態の変形例にお
いては、セルプレート３３を異方性エッチングによっ
て、サイドウォール状に自己整合的に形成しているの
で、フォトリソグラフィー工程を省略できると同時に、
集積度が向上し、ストレージノード２９の高さが高くな
り、且つ、ストレージノード２９同士の間隔が狭くなっ
て、通常のフォトリソグラフィー工程が困難な場合に有
効になる。
いては、セルプレート３３を異方性エッチングによっ
て、サイドウォール状に自己整合的に形成しているの
で、フォトリソグラフィー工程を省略できると同時に、
集積度が向上し、ストレージノード２９の高さが高くな
り、且つ、ストレージノード２９同士の間隔が狭くなっ
て、通常のフォトリソグラフィー工程が困難な場合に有
効になる。
【００９６】次に、図７を参照して本発明の第２の実施
の形態を説明する。 図７（ａ）及び（ｂ）参照 図７（ａ）及び（ｂ）は、図５（ａ）及び（ｂ）に対応
するものであり、製造工程の順序及び各構成要素を構成
する材料は、上記の第１の実施の形態と全く同様である
ので、製造工程の説明は省略する。この第２の実施の形
態においては、ＴｉＮ膜からなる密着性改善層２８の厚
さｄを２０ｎｍ以下、例えば、１０ｎｍとし、間隙の奥
行き、即ち、密着性改善層２８の過剰エッチング量を１
０〜２０ｎｍとしたものであり、キャパシタ誘電体膜３
２を構成するＴａ2 Ｏ5 膜を厚さ１０ｎｍに堆積させる
ことによって間隙をキャパシタ誘電体膜３２を構成する
Ｔａ2 Ｏ5 膜によって完全に埋め込んだものである。即
ち、この第２の実施の形態においては、 ｄ≦２×ｄε の関係を満たすことになる。
の形態を説明する。 図７（ａ）及び（ｂ）参照 図７（ａ）及び（ｂ）は、図５（ａ）及び（ｂ）に対応
するものであり、製造工程の順序及び各構成要素を構成
する材料は、上記の第１の実施の形態と全く同様である
ので、製造工程の説明は省略する。この第２の実施の形
態においては、ＴｉＮ膜からなる密着性改善層２８の厚
さｄを２０ｎｍ以下、例えば、１０ｎｍとし、間隙の奥
行き、即ち、密着性改善層２８の過剰エッチング量を１
０〜２０ｎｍとしたものであり、キャパシタ誘電体膜３
２を構成するＴａ2 Ｏ5 膜を厚さ１０ｎｍに堆積させる
ことによって間隙をキャパシタ誘電体膜３２を構成する
Ｔａ2 Ｏ5 膜によって完全に埋め込んだものである。即
ち、この第２の実施の形態においては、 ｄ≦２×ｄε の関係を満たすことになる。
【００９７】この第２の実施の形態においても、キャパ
シタ誘電体膜３２と密着性改善層２８の側壁部とが接触
しているが、密着性改善層２８とセルプレート３３との
間は、（間隙の奥行き＋キャパシタ誘電体膜３２の膜厚
ｄε）≒２×ｄε〜３×ｄεの厚いキャパシタ誘電体膜
３２によって分離されているので、印加される電界が緩
和され、リーク電流が流れることがない。
シタ誘電体膜３２と密着性改善層２８の側壁部とが接触
しているが、密着性改善層２８とセルプレート３３との
間は、（間隙の奥行き＋キャパシタ誘電体膜３２の膜厚
ｄε）≒２×ｄε〜３×ｄεの厚いキャパシタ誘電体膜
３２によって分離されているので、印加される電界が緩
和され、リーク電流が流れることがない。
【００９８】また、この場合にも、図７（ｂ）に示すよ
うに、ストレージノード２９と下部プラグ２５との位置
ずれが生じた場合にも、ストレージノード２９は位置ず
れが生じない場合と同じ接触面積で密着性改善層２８と
接触して安定に保持されるので、ストレージノード２９
が剥離することがない。
うに、ストレージノード２９と下部プラグ２５との位置
ずれが生じた場合にも、ストレージノード２９は位置ず
れが生じない場合と同じ接触面積で密着性改善層２８と
接触して安定に保持されるので、ストレージノード２９
が剥離することがない。
【００９９】次に、図８を参照して本発明の第３の実施
の形態を説明する。 図８（ａ）及び（ｂ）参照 図８（ａ）及び（ｂ）は、図５（ａ）及び（ｂ）に対応
するものであり、製造工程の順序及び各構成要素を構成
する材料は、上記の第１の実施の形態と全く同様である
ので、製造工程の説明は省略する。この第３の実施の形
態においては、ＴｉＮ膜からなる密着性改善層２８の厚
さｄを１〜１０ｎｍと薄くしたもので、キャパシタ誘電
体膜３２を構成するＴａ2Ｏ5 膜を厚さ１０ｎｍに堆積
させた場合、ステップカバレッジ性に優れたＣＶＤ−Ｔ
ａ2 Ｏ5 膜も間隙の奥まで入り込めず、密着性改善層２
８とキャパシタ誘電体膜３２との間に空洞３４が形成さ
れる。
の形態を説明する。 図８（ａ）及び（ｂ）参照 図８（ａ）及び（ｂ）は、図５（ａ）及び（ｂ）に対応
するものであり、製造工程の順序及び各構成要素を構成
する材料は、上記の第１の実施の形態と全く同様である
ので、製造工程の説明は省略する。この第３の実施の形
態においては、ＴｉＮ膜からなる密着性改善層２８の厚
さｄを１〜１０ｎｍと薄くしたもので、キャパシタ誘電
体膜３２を構成するＴａ2Ｏ5 膜を厚さ１０ｎｍに堆積
させた場合、ステップカバレッジ性に優れたＣＶＤ−Ｔ
ａ2 Ｏ5 膜も間隙の奥まで入り込めず、密着性改善層２
８とキャパシタ誘電体膜３２との間に空洞３４が形成さ
れる。
【０１００】この第３の実施の形態においては、キャパ
シタ誘電体膜３２と密着性改善層２８の側壁部とが接触
しないので、キャパシタ誘電体膜３２の劣化が生ずるこ
とがない。
シタ誘電体膜３２と密着性改善層２８の側壁部とが接触
しないので、キャパシタ誘電体膜３２の劣化が生ずるこ
とがない。
【０１０１】また、この場合にも、密着性改善層２８と
セルプレート３３との間は、空洞３４及び比較的厚いキ
ャパシタ誘電体膜３２によって分離されているので、印
加される電界が緩和され、リーク電流が流れることがな
い。
セルプレート３３との間は、空洞３４及び比較的厚いキ
ャパシタ誘電体膜３２によって分離されているので、印
加される電界が緩和され、リーク電流が流れることがな
い。
【０１０２】また、この場合にも、図８（ｂ）に示すよ
うに、ストレージノード２９と下部プラグ２５との位置
ずれが生じた場合にも、ストレージノード２９は位置ず
れが生じない場合と同じ接触面積で密着性改善層２８と
接触して安定に保持されるので、ストレージノード２９
が剥離することがない。
うに、ストレージノード２９と下部プラグ２５との位置
ずれが生じた場合にも、ストレージノード２９は位置ず
れが生じない場合と同じ接触面積で密着性改善層２８と
接触して安定に保持されるので、ストレージノード２９
が剥離することがない。
【０１０３】次に、図９を参照して本発明の第４の実施
の形態を説明する。 図９（ａ）及び（ｂ）参照 図９（ａ）及び（ｂ）は、図５（ａ）及び（ｂ）に対応
するものであり、製造工程の順序及び各構成要素を構成
する材料は、上記の第１の実施の形態と全く同様である
ので、製造工程の説明は省略する。この第４の実施の形
態においては、ＴｉＮ膜からなる密着性改善層２８の厚
さｄを５ｎｍ以下とさらに薄くしたもので、キャパシタ
誘電体膜３２を構成するＴａ2 Ｏ5 膜を厚さ１０ｎｍに
堆積させた場合、ステップカバレッジ性に優れたＣＶＤ
−Ｔａ2 Ｏ5 膜でも間隙に実質的に入り込めず、間隙全
体が空洞３４となる。
の形態を説明する。 図９（ａ）及び（ｂ）参照 図９（ａ）及び（ｂ）は、図５（ａ）及び（ｂ）に対応
するものであり、製造工程の順序及び各構成要素を構成
する材料は、上記の第１の実施の形態と全く同様である
ので、製造工程の説明は省略する。この第４の実施の形
態においては、ＴｉＮ膜からなる密着性改善層２８の厚
さｄを５ｎｍ以下とさらに薄くしたもので、キャパシタ
誘電体膜３２を構成するＴａ2 Ｏ5 膜を厚さ１０ｎｍに
堆積させた場合、ステップカバレッジ性に優れたＣＶＤ
−Ｔａ2 Ｏ5 膜でも間隙に実質的に入り込めず、間隙全
体が空洞３４となる。
【０１０４】この第４の実施の形態においても、キャパ
シタ誘電体膜３２と密着性改善層２８の側壁部とが接触
しないので、キャパシタ誘電体膜３２の劣化が生ずるこ
とがなく、また、密着性改善層２８とセルプレート３３
との間は、長い空洞３４によって分離されているので、
印加される電界が緩和され、リーク電流が流れることが
ない。
シタ誘電体膜３２と密着性改善層２８の側壁部とが接触
しないので、キャパシタ誘電体膜３２の劣化が生ずるこ
とがなく、また、密着性改善層２８とセルプレート３３
との間は、長い空洞３４によって分離されているので、
印加される電界が緩和され、リーク電流が流れることが
ない。
【０１０５】また、この場合にも、図９（ｂ）に示すよ
うに、ストレージノード２９と下部プラグ２５との位置
ずれが生じた場合にも、ストレージノード２９は位置ず
れが生じない場合と同じ接触面積で密着性改善層２８と
接触して安定に保持されるので、ストレージノード２９
が剥離することがない。
うに、ストレージノード２９と下部プラグ２５との位置
ずれが生じた場合にも、ストレージノード２９は位置ず
れが生じない場合と同じ接触面積で密着性改善層２８と
接触して安定に保持されるので、ストレージノード２９
が剥離することがない。
【０１０６】なお、キャパシタ誘電体膜３２の成膜法と
してスパッタリング法を用いたり、或いは、ＣＶＤ法を
用いる場合に、成膜圧力や温度を高めることによってス
テップカバレッジ性を非常に悪くすることができるの
で、間隙の高さ、即ち、密着性改善層２８の厚さｄを５
ｎｍ以上に厚くしても、図９と同じ成膜状態にすること
ができる。
してスパッタリング法を用いたり、或いは、ＣＶＤ法を
用いる場合に、成膜圧力や温度を高めることによってス
テップカバレッジ性を非常に悪くすることができるの
で、間隙の高さ、即ち、密着性改善層２８の厚さｄを５
ｎｍ以上に厚くしても、図９と同じ成膜状態にすること
ができる。
【０１０７】次に、図１０及び図１１を参照して本発明
の第５の実施の形態の製造工程を説明する。なお、図１
０（ａ）乃至図１１（ｃ）は、下部プラグ２５とストレ
ージノード２９の接続部の要部拡大図で、図５（ａ）に
対応するものであり、また、図１１（ｃ′）は、図５
（ｂ）に対応するものである。なお、密着性改善層２８
の過剰エッチング工程までは、上記の第１の実施の形態
と全く同様であるので、密着性改善層２８の過剰エッチ
ング工程までの説明は省略する。 図１０（ａ）参照 上記の第１の実施の形態と全く同様に過剰エッチングを
行って密着性改善層２８を形成する。
の第５の実施の形態の製造工程を説明する。なお、図１
０（ａ）乃至図１１（ｃ）は、下部プラグ２５とストレ
ージノード２９の接続部の要部拡大図で、図５（ａ）に
対応するものであり、また、図１１（ｃ′）は、図５
（ｂ）に対応するものである。なお、密着性改善層２８
の過剰エッチング工程までは、上記の第１の実施の形態
と全く同様であるので、密着性改善層２８の過剰エッチ
ング工程までの説明は省略する。 図１０（ａ）参照 上記の第１の実施の形態と全く同様に過剰エッチングを
行って密着性改善層２８を形成する。
【０１０８】図１０（ｂ）参照 次いで、４５０〜６００℃の酸化性雰囲気中で熱処理を
施すことによって、Ｒｕ膜によって構成されるストレー
ジノード２９の表面を酸化して酸化ルテニウム（Ｒｕ
Ｏ）膜３８を形成して、密着性改善層２８の側壁部の間
隙をＲｕ（ルテニウム）が酸化ルテニウムに変換する時
の体積膨張を用いて酸化ルテニウム膜３８によって埋め
込む。即ち、密着性改善層２８の側壁部の間隙が酸化ル
テニウム膜３８によって完全に埋め込まれる時間だけ熱
処理を行う。なお、この場合、密着性改善層２８の側壁
部の露出部も酸化されて酸化膜３７が形成される。
施すことによって、Ｒｕ膜によって構成されるストレー
ジノード２９の表面を酸化して酸化ルテニウム（Ｒｕ
Ｏ）膜３８を形成して、密着性改善層２８の側壁部の間
隙をＲｕ（ルテニウム）が酸化ルテニウムに変換する時
の体積膨張を用いて酸化ルテニウム膜３８によって埋め
込む。即ち、密着性改善層２８の側壁部の間隙が酸化ル
テニウム膜３８によって完全に埋め込まれる時間だけ熱
処理を行う。なお、この場合、密着性改善層２８の側壁
部の露出部も酸化されて酸化膜３７が形成される。
【０１０９】図１１（ｃ）参照 以降は、上記の第１の実施の形態と同様に、Ｔａ2 Ｏ5
膜及びＲｕ膜を堆積させ、所定形状にエッチングするこ
とによってキャパシタ誘電体膜３２及びセルプレート３
３を形成することによってＤＲＡＭの基本構成が完成す
る。
膜及びＲｕ膜を堆積させ、所定形状にエッチングするこ
とによってキャパシタ誘電体膜３２及びセルプレート３
３を形成することによってＤＲＡＭの基本構成が完成す
る。
【０１１０】図１１（ｃ′）参照 ストレージノード２９と下部プラグ２５との位置ずれが
生じた場合には、ストレージノード２９の酸化工程にお
いて、下部プラグ２５を構成するＲｕ膜の露出表面も酸
化されてＲｕＯ膜が形成される。
生じた場合には、ストレージノード２９の酸化工程にお
いて、下部プラグ２５を構成するＲｕ膜の露出表面も酸
化されてＲｕＯ膜が形成される。
【０１１１】なお、酸化ルテニウム膜３８は、優れた導
電性を有しているので、キャパシタ容量を減少させるこ
とがなく、且つ、上記の乃至の条件を一応満たして
いるのでキャパシタ誘電体膜３２の膜質を劣化させるこ
とがない。
電性を有しているので、キャパシタ容量を減少させるこ
とがなく、且つ、上記の乃至の条件を一応満たして
いるのでキャパシタ誘電体膜３２の膜質を劣化させるこ
とがない。
【０１１２】この第５の実施の形態においては、キャパ
シタ誘電体膜３２と密着性改善層２８の側壁部とが接触
しないので、キャパシタ誘電体膜３２の劣化が生ずるこ
とがない。
シタ誘電体膜３２と密着性改善層２８の側壁部とが接触
しないので、キャパシタ誘電体膜３２の劣化が生ずるこ
とがない。
【０１１３】なお、上記の第５の実施の形態の説明にお
いては、自己酸化膜を用いているが、ストレージノード
を窒化して、自己窒化膜で間隙を埋め込んでも良いもの
であり、この場合には、自己窒化膜が導電性を有する必
要があるので、ストレージノード２９を自己窒化膜が導
電性を有する導電性部材を用いて形成する必要があり、
例えば、Ｒｕの代わりにＷを用い、表面を窒化して形成
した導電性を有する自己窒化膜を用いても良い。
いては、自己酸化膜を用いているが、ストレージノード
を窒化して、自己窒化膜で間隙を埋め込んでも良いもの
であり、この場合には、自己窒化膜が導電性を有する必
要があるので、ストレージノード２９を自己窒化膜が導
電性を有する導電性部材を用いて形成する必要があり、
例えば、Ｒｕの代わりにＷを用い、表面を窒化して形成
した導電性を有する自己窒化膜を用いても良い。
【０１１４】また、この場合にも、図１１（ｃ′）に示
すように、ストレージノード２９と下部プラグ２５との
位置ずれが生じた場合にも、ストレージノード２９は位
置ずれが生じない場合と同じ接触面積で密着性改善層２
８と接触して安定に保持されるので、ストレージノード
２９が剥離することがない。
すように、ストレージノード２９と下部プラグ２５との
位置ずれが生じた場合にも、ストレージノード２９は位
置ずれが生じない場合と同じ接触面積で密着性改善層２
８と接触して安定に保持されるので、ストレージノード
２９が剥離することがない。
【０１１５】次に、図１２及び図１３を参照して本発明
の第６の実施の形態の製造工程を説明する。なお、図１
２（ａ）乃至図１３（ｄ）は、下部プラグ２５とストレ
ージノード２９の接続部の要部拡大図で、図５（ａ）に
対応するものであり、また、図１３（ｄ′）は、図５
（ｂ）に対応するものである。なお、密着性改善層２８
の過剰エッチング工程までは、上記の第１の実施の形態
と全く同様であるので、密着性改善層２８の過剰エッチ
ング工程までの説明は省略する。 図１２（ａ）参照 上記の第１の実施の形態と全く同様に過剰エッチングを
行って密着性改善層２８を形成する。なお、この場合の
密着性改善層２８の厚さは１０〜５０ｎｍ、例えば、２
０ｎｍとする。
の第６の実施の形態の製造工程を説明する。なお、図１
２（ａ）乃至図１３（ｄ）は、下部プラグ２５とストレ
ージノード２９の接続部の要部拡大図で、図５（ａ）に
対応するものであり、また、図１３（ｄ′）は、図５
（ｂ）に対応するものである。なお、密着性改善層２８
の過剰エッチング工程までは、上記の第１の実施の形態
と全く同様であるので、密着性改善層２８の過剰エッチ
ング工程までの説明は省略する。 図１２（ａ）参照 上記の第１の実施の形態と全く同様に過剰エッチングを
行って密着性改善層２８を形成する。なお、この場合の
密着性改善層２８の厚さは１０〜５０ｎｍ、例えば、２
０ｎｍとする。
【０１１６】図１２（ｂ）参照 次いで、ＣＶＤ法を用いてＳｉＯ2 膜からなる絶縁膜３
９を堆積して、間隙を絶縁膜３９で埋め込む。
９を堆積して、間隙を絶縁膜３９で埋め込む。
【０１１７】図１２（ｃ）参照 次いで、等方性エッチングを施すことによって、ストレ
ージノード２９及び第３層間絶縁膜２４の表面に堆積し
た絶縁膜３９を除去して、絶縁膜３９を間隙内のみに残
存させる。
ージノード２９及び第３層間絶縁膜２４の表面に堆積し
た絶縁膜３９を除去して、絶縁膜３９を間隙内のみに残
存させる。
【０１１８】図１３（ｄ）参照 以降は、上記の第１の実施の形態と同様に、Ｔａ2 Ｏ5
膜及びＲｕ膜を堆積させ、所定形状にエッチングするこ
とによってキャパシタ誘電体膜３２及びセルプレート３
３を形成することによってＤＲＡＭの基本構成が完成す
る。
膜及びＲｕ膜を堆積させ、所定形状にエッチングするこ
とによってキャパシタ誘電体膜３２及びセルプレート３
３を形成することによってＤＲＡＭの基本構成が完成す
る。
【０１１９】図１３（ｄ′）参照 ストレージノード２９と下部プラグ２５との位置ずれが
生じた部分においては、間隙は絶縁膜３９によってほぼ
完全に埋め込まれることになる。なお、埋め込まれた絶
縁膜３９の内部に鬆（す）が残る場合もあるが、支障に
はならない。
生じた部分においては、間隙は絶縁膜３９によってほぼ
完全に埋め込まれることになる。なお、埋め込まれた絶
縁膜３９の内部に鬆（す）が残る場合もあるが、支障に
はならない。
【０１２０】この第６の実施の形態においては、キャパ
シタ誘電体膜３２と密着性改善層２８の側壁部とが接触
しないので、キャパシタ誘電体膜３２の劣化が生ずるこ
とがなく、また、密着性改善層２８とセルプレート３３
との間は、ＳｉＯ2 膜からなる絶縁膜３９によってほぼ
完全に埋め込まれているので、この絶縁膜３９によって
印加される電界が緩和され、リーク電流が流れることが
ない。
シタ誘電体膜３２と密着性改善層２８の側壁部とが接触
しないので、キャパシタ誘電体膜３２の劣化が生ずるこ
とがなく、また、密着性改善層２８とセルプレート３３
との間は、ＳｉＯ2 膜からなる絶縁膜３９によってほぼ
完全に埋め込まれているので、この絶縁膜３９によって
印加される電界が緩和され、リーク電流が流れることが
ない。
【０１２１】また、この場合にも、図１３（ｄ′）に示
すように、ストレージノード２９と下部プラグ２５との
位置ずれが生じた場合にも、ストレージノード２９は位
置ずれが生じない場合と同じ接触面積で密着性改善層２
８と接触して安定に保持されるので、ストレージノード
２９が剥離することがない。
すように、ストレージノード２９と下部プラグ２５との
位置ずれが生じた場合にも、ストレージノード２９は位
置ずれが生じない場合と同じ接触面積で密着性改善層２
８と接触して安定に保持されるので、ストレージノード
２９が剥離することがない。
【０１２２】なお、上記の説明においては、間隙を埋め
込む絶縁膜３９としてＳｉＯ2 膜を用いているが、Ｓｉ
Ｏ2 膜の代わりにＳｉＮ膜をＣＶＤ法によって堆積させ
ても良いものであり、この場合には、第３層間絶縁膜２
４に対する選択エッチング性があるので、等方性エッチ
ング工程における第３層間絶縁膜２４のエッチングを考
慮する必要がなくなる。
込む絶縁膜３９としてＳｉＯ2 膜を用いているが、Ｓｉ
Ｏ2 膜の代わりにＳｉＮ膜をＣＶＤ法によって堆積させ
ても良いものであり、この場合には、第３層間絶縁膜２
４に対する選択エッチング性があるので、等方性エッチ
ング工程における第３層間絶縁膜２４のエッチングを考
慮する必要がなくなる。
【０１２３】次に、図１４及び図１５を参照して本発明
の第７の実施の形態の製造工程を説明する。なお、図１
４（ａ）乃至図１５（ｃ）は、下部プラグ２５とストレ
ージノード２９の接続部の要部拡大図で、図５（ａ）に
対応するものであり、また、図１５（ｃ′）は、図５
（ｂ）に対応するものである。なお、密着性改善層２８
のエッチング工程までは、上記の第１の実施の形態と全
く同様であるので、密着性改善層２８のエッチング工程
までの説明は省略する。 図１４（ａ）参照 上記の第１の実施の形態と全く同様にエッチングを行っ
て密着性改善層２８を形成する。なお、この場合には、
過剰エッチングを行わず、したがって、密着性改善層２
８の側壁部に間隙を形成しない。
の第７の実施の形態の製造工程を説明する。なお、図１
４（ａ）乃至図１５（ｃ）は、下部プラグ２５とストレ
ージノード２９の接続部の要部拡大図で、図５（ａ）に
対応するものであり、また、図１５（ｃ′）は、図５
（ｂ）に対応するものである。なお、密着性改善層２８
のエッチング工程までは、上記の第１の実施の形態と全
く同様であるので、密着性改善層２８のエッチング工程
までの説明は省略する。 図１４（ａ）参照 上記の第１の実施の形態と全く同様にエッチングを行っ
て密着性改善層２８を形成する。なお、この場合には、
過剰エッチングを行わず、したがって、密着性改善層２
８の側壁部に間隙を形成しない。
【０１２４】図１４（ｂ）参照 次いで、４５０〜６００℃の酸化性雰囲気中で熱処理を
施すことによって、Ｒｕ膜によって構成されるストレー
ジノード２９の表面を酸化して酸化ルテニウム膜３８を
形成すると共に、密着性改善層２８の露出側面を酸化し
てＴｉＮ膜をＴｉＯからなる酸化膜３７に変換する。
施すことによって、Ｒｕ膜によって構成されるストレー
ジノード２９の表面を酸化して酸化ルテニウム膜３８を
形成すると共に、密着性改善層２８の露出側面を酸化し
てＴｉＮ膜をＴｉＯからなる酸化膜３７に変換する。
【０１２５】図１５（ｃ）参照 以降は、上記の第１の実施の形態と同様に、Ｔａ2 Ｏ5
膜及びＲｕ膜を堆積させ、所定形状にエッチングするこ
とによってキャパシタ誘電体膜３２及びセルプレート３
３を形成することによってＤＲＡＭの基本構成が完成す
る。
膜及びＲｕ膜を堆積させ、所定形状にエッチングするこ
とによってキャパシタ誘電体膜３２及びセルプレート３
３を形成することによってＤＲＡＭの基本構成が完成す
る。
【０１２６】図１５（ｃ′）参照 ストレージノード２９と下部プラグ２５との位置ずれが
生じた場合には、ストレージノード２９の酸化工程にお
いて、下部プラグ２５を構成するＲｕ膜の露出表面も酸
化されて酸化ルテニウム膜４０が形成される。
生じた場合には、ストレージノード２９の酸化工程にお
いて、下部プラグ２５を構成するＲｕ膜の露出表面も酸
化されて酸化ルテニウム膜４０が形成される。
【０１２７】この場合、ＴｉＯは絶縁性を有しているの
で、密着性改善層２８とセルプレート３３とが電気的に
短絡することがなく、また、ＴｉＯからなる酸化膜３７
はキャパシタ誘電体膜３２の膜質を劣化させることがな
い。
で、密着性改善層２８とセルプレート３３とが電気的に
短絡することがなく、また、ＴｉＯからなる酸化膜３７
はキャパシタ誘電体膜３２の膜質を劣化させることがな
い。
【０１２８】この第７の実施の形態においては、キャパ
シタ誘電体膜３２と密着性改善層２８の側壁部とが接触
しないので、キャパシタ誘電体膜３２の劣化が生ずるこ
とがなく、また、密着性改善層２８とセルプレート３３
との間は、ＴｉＯからなる酸化膜３７によって絶縁分離
されているので、リーク電流が流れることがない。
シタ誘電体膜３２と密着性改善層２８の側壁部とが接触
しないので、キャパシタ誘電体膜３２の劣化が生ずるこ
とがなく、また、密着性改善層２８とセルプレート３３
との間は、ＴｉＯからなる酸化膜３７によって絶縁分離
されているので、リーク電流が流れることがない。
【０１２９】なお、上記の第７の実施の形態の説明にお
いては、密着性改善層２８の自己酸化膜を用いている
が、密着性改善層２８を窒化して、自己窒化膜によって
絶縁分離しても良いものであり、この場合には、密着性
改善層２８の自己窒化膜が絶縁性を有し、且つ、ストレ
ージノード２９の自己窒化膜が導電性を有する必要があ
るので、密着性改善層２８をその自己窒化膜が絶縁性を
有する導電性部材で構成するとともに、ストレージノー
ド２９をその自己窒化膜が導電性を有する導電性部材を
用いて形成する必要がある。
いては、密着性改善層２８の自己酸化膜を用いている
が、密着性改善層２８を窒化して、自己窒化膜によって
絶縁分離しても良いものであり、この場合には、密着性
改善層２８の自己窒化膜が絶縁性を有し、且つ、ストレ
ージノード２９の自己窒化膜が導電性を有する必要があ
るので、密着性改善層２８をその自己窒化膜が絶縁性を
有する導電性部材で構成するとともに、ストレージノー
ド２９をその自己窒化膜が導電性を有する導電性部材を
用いて形成する必要がある。
【０１３０】また、この場合にも、図１５（ｃ′）に示
すように、ストレージノード２９と下部プラグ２５との
位置ずれが生じた場合にも、ストレージノード２９は位
置ずれが生じない場合と同じ接触面積で密着性改善層２
８と接触して安定に保持されるので、ストレージノード
２９が剥離することがない。
すように、ストレージノード２９と下部プラグ２５との
位置ずれが生じた場合にも、ストレージノード２９は位
置ずれが生じない場合と同じ接触面積で密着性改善層２
８と接触して安定に保持されるので、ストレージノード
２９が剥離することがない。
【０１３１】以上の第１乃至第７の実施の形態において
は、下部プラグ２５と密着性改善層２８とは下部プラグ
２５の頂面において平面的に接触しているだけであり、
下部プラグ２５の密着性が必ずしも十分でない場合があ
り、延いては、ストレージノード２９の密着性が十分で
ない場合も考えられるので、次に、図１６乃至１８を参
照して、密着性改善層４３を下部プラグ４２の少なくと
も側面を覆うように設けて下部プラグ４２の密着性をさ
らに改善した本発明の第８の実施の形態を説明する。な
お、コンタクトプラグ２１に対するビアホールの形成工
程までは上記の第１の実施の形態と全く同様であるので
説明を省略するとともに、ゲート酸化膜１３以下の基板
構造の図示は省略する。
は、下部プラグ２５と密着性改善層２８とは下部プラグ
２５の頂面において平面的に接触しているだけであり、
下部プラグ２５の密着性が必ずしも十分でない場合があ
り、延いては、ストレージノード２９の密着性が十分で
ない場合も考えられるので、次に、図１６乃至１８を参
照して、密着性改善層４３を下部プラグ４２の少なくと
も側面を覆うように設けて下部プラグ４２の密着性をさ
らに改善した本発明の第８の実施の形態を説明する。な
お、コンタクトプラグ２１に対するビアホールの形成工
程までは上記の第１の実施の形態と全く同様であるので
説明を省略するとともに、ゲート酸化膜１３以下の基板
構造の図示は省略する。
【０１３２】図１６（ａ）参照 上記第１の実施の形態と全く同様にコンタクトプラグ２
１に対するビアホールの形成工程したのち、ＣＶＤ法に
よってＴｉＮ膜４１をビアホールの内面を覆うように全
面に堆積させ、次いで、同じくＣＶＤ法によってＲｕ膜
を堆積させたのち、ＣＭＰ法によって研磨することによ
ってＲｕ膜をビアホール内に埋め込んで下部プラグ４２
を形成し、次いで、再び、ＣＶＤ法によって厚さが、例
えば、１．０μｍのＲｕ膜２７を堆積させる。
１に対するビアホールの形成工程したのち、ＣＶＤ法に
よってＴｉＮ膜４１をビアホールの内面を覆うように全
面に堆積させ、次いで、同じくＣＶＤ法によってＲｕ膜
を堆積させたのち、ＣＭＰ法によって研磨することによ
ってＲｕ膜をビアホール内に埋め込んで下部プラグ４２
を形成し、次いで、再び、ＣＶＤ法によって厚さが、例
えば、１．０μｍのＲｕ膜２７を堆積させる。
【０１３３】図１６（ｂ）参照 次いで、上記の第１の実施の形態と同様に、所定のエッ
チングマスクをマスクとして、Ｏ2 ＋Ｃｌ2 の混合ガス
を用いた異方性エッチングを施すことによって、Ｒｕ膜
２７を所定の形状に、例えば、ビット線２３に沿った方
向において０．２５μｍで、ワード線１５に沿った方向
が０．５μｍの形状にエッチングすることにより、凸状
のストレージノード２９を形成する。
チングマスクをマスクとして、Ｏ2 ＋Ｃｌ2 の混合ガス
を用いた異方性エッチングを施すことによって、Ｒｕ膜
２７を所定の形状に、例えば、ビット線２３に沿った方
向において０．２５μｍで、ワード線１５に沿った方向
が０．５μｍの形状にエッチングすることにより、凸状
のストレージノード２９を形成する。
【０１３４】次いで、加熱された塩酸或いは硫酸、過酸
化水素水＋塩酸、或いは、過酸化水素水＋硫酸を用いた
等方性エッチングを施すことによってＴｉＮ膜４１の露
出部をエッチングし、さらに、ＴｉＮ膜４１を過剰エッ
チングすることによって、側壁部にスリット状の間隙が
設けられた密着性改善層４３とする。なお、この場合の
エッチングも、ウェット・エッチングに限られるもので
はなく、等方性エッチングであれば、ドライエッチング
でも良い。
化水素水＋塩酸、或いは、過酸化水素水＋硫酸を用いた
等方性エッチングを施すことによってＴｉＮ膜４１の露
出部をエッチングし、さらに、ＴｉＮ膜４１を過剰エッ
チングすることによって、側壁部にスリット状の間隙が
設けられた密着性改善層４３とする。なお、この場合の
エッチングも、ウェット・エッチングに限られるもので
はなく、等方性エッチングであれば、ドライエッチング
でも良い。
【０１３５】図１７（ｃ）参照 次いで、上記の第１の実施の形態と同様に、ＣＶＤ法を
用いて厚さｄεが、例えば、１０ｎｍのＴａ2 Ｏ5 膜３
０、及び、厚さが、例えば、１５０ｎｍのＲｕ膜３１を
順次堆積させる。
用いて厚さｄεが、例えば、１０ｎｍのＴａ2 Ｏ5 膜３
０、及び、厚さが、例えば、１５０ｎｍのＲｕ膜３１を
順次堆積させる。
【０１３６】図１７（ｄ）参照 次いで、上記の第１の実施の形態と同様に、Ｒｕ膜３１
及びＴａ2 Ｏ5 膜３０を所定形状にエッチングすること
によって、セルプレート３３及びキャパシタ誘電体膜３
２を形成する。
及びＴａ2 Ｏ5 膜３０を所定形状にエッチングすること
によって、セルプレート３３及びキャパシタ誘電体膜３
２を形成する。
【０１３７】図１８（ａ）参照 図１８（ａ）は、図１７（ｄ）において破線で示す円内
を拡大した要部拡大図で、第１の実施の形態における図
５（ａ）に対応するものであり、間隙の高さ、即ち、密
着性改善層４３の厚さｄを、キャパシタ誘電体膜３２の
厚さｄε、及び、セルプレート３３を構成するＣＶＤ−
Ｒｕ膜がステップカバレッジ的に進入できる幅ｄｖに対
して、 ２×ｄε＜ｄ≦ｄｖ の関係を満たすようにしているので、図５（ａ）の場合
と同様に、キャパシタ誘電体膜３２が間隙の奥まで進入
して密着性改善層４３の側壁部の接触し、また、セルプ
レート３３も間隙内に進入して、間隙の一部がキャパシ
タ誘電体膜３２及びセルプレート３３で囲まれた空洞３
４となる。
を拡大した要部拡大図で、第１の実施の形態における図
５（ａ）に対応するものであり、間隙の高さ、即ち、密
着性改善層４３の厚さｄを、キャパシタ誘電体膜３２の
厚さｄε、及び、セルプレート３３を構成するＣＶＤ−
Ｒｕ膜がステップカバレッジ的に進入できる幅ｄｖに対
して、 ２×ｄε＜ｄ≦ｄｖ の関係を満たすようにしているので、図５（ａ）の場合
と同様に、キャパシタ誘電体膜３２が間隙の奥まで進入
して密着性改善層４３の側壁部の接触し、また、セルプ
レート３３も間隙内に進入して、間隙の一部がキャパシ
タ誘電体膜３２及びセルプレート３３で囲まれた空洞３
４となる。
【０１３８】この場合、密着性改善層４３とキャパシタ
誘電体膜３２との接触部においてキャパシタ誘電体膜３
２の膜質が劣化するものの、この接触部に対しては、空
洞３４を介して電圧が印加されるので、密着性改善層２
８とセルプレート３３とは空洞３４によって実効的に絶
縁分離されるので、リーク電流が流れることがなく、し
たがって、キャパシタに蓄積された電荷は十分保持され
ることになる。
誘電体膜３２との接触部においてキャパシタ誘電体膜３
２の膜質が劣化するものの、この接触部に対しては、空
洞３４を介して電圧が印加されるので、密着性改善層２
８とセルプレート３３とは空洞３４によって実効的に絶
縁分離されるので、リーク電流が流れることがなく、し
たがって、キャパシタに蓄積された電荷は十分保持され
ることになる。
【０１３９】図１８（ｂ）参照 図１８（ｂ）は、図５（ｂ）に対応するストレージノー
ド２９と下部プラグ２５との位置ずれが生じた場合の要
部拡大図であり、この場合には位置ずれが生じた側にお
いて、密着性改善層４３が過剰エッチングされ、下部プ
ラグ４２の側壁に沿って間隙が形成される。
ド２９と下部プラグ２５との位置ずれが生じた場合の要
部拡大図であり、この場合には位置ずれが生じた側にお
いて、密着性改善層４３が過剰エッチングされ、下部プ
ラグ４２の側壁に沿って間隙が形成される。
【０１４０】しかし、この場合にも、キャパシタ誘電体
膜３２が間隙の奥まで進入して密着性改善層４３の露出
頂面に接触し、また、セルプレート３３も間隙内に進入
して、間隙の一部がキャパシタ誘電体膜３２及びセルプ
レート３３で囲まれた空洞３４となる。
膜３２が間隙の奥まで進入して密着性改善層４３の露出
頂面に接触し、また、セルプレート３３も間隙内に進入
して、間隙の一部がキャパシタ誘電体膜３２及びセルプ
レート３３で囲まれた空洞３４となる。
【０１４１】この様に、本発明の第８の実施の形態にお
いては、下部プラグ４２の側面及び底面が密着性改善層
４３によって覆われているので、下部プラグ４２の密着
性が向上し、下部プラグ４２が剥離することがなく、延
いては、ストレージノード２９の密着性も向上するの
で、ストレージノード２９も剥離することがない。
いては、下部プラグ４２の側面及び底面が密着性改善層
４３によって覆われているので、下部プラグ４２の密着
性が向上し、下部プラグ４２が剥離することがなく、延
いては、ストレージノード２９の密着性も向上するの
で、ストレージノード２９も剥離することがない。
【０１４２】また、ストレージノード２９と下部プラグ
２５との位置ずれが生じた場合にも、位置ずれが生じた
側と反対側においては、ストレージノード２９と密着性
改善層４３とはより広い接触面積で接触することにな
り、また、オーバーエッチによる空洞３４は下部プラグ
４２の側壁に沿って形成されるだけで、ストレージノー
ド２９の直下に周り込んで形成されることがないので、
ストレージノード２９が倒れて剥離することがなく、且
つ、オーバーエッチのマージンを多くとることができる
ので、エッチング工程に高精度の制御性を必要としない
というメリットもある。
２５との位置ずれが生じた場合にも、位置ずれが生じた
側と反対側においては、ストレージノード２９と密着性
改善層４３とはより広い接触面積で接触することにな
り、また、オーバーエッチによる空洞３４は下部プラグ
４２の側壁に沿って形成されるだけで、ストレージノー
ド２９の直下に周り込んで形成されることがないので、
ストレージノード２９が倒れて剥離することがなく、且
つ、オーバーエッチのマージンを多くとることができる
ので、エッチング工程に高精度の制御性を必要としない
というメリットもある。
【０１４３】また、この第８の実施の形態においても、
密着性改善層４３、キャパシタ誘電体膜３２、及び、セ
ルプレート３３との関係は上記の第１の実施の形態の場
合と実質的に同等になるので、リーク電流が流れること
がない。
密着性改善層４３、キャパシタ誘電体膜３２、及び、セ
ルプレート３３との関係は上記の第１の実施の形態の場
合と実質的に同等になるので、リーク電流が流れること
がない。
【０１４４】次に、図１９を参照して、本発明の第９の
実施の形態を説明する。 図１９（ａ）及び（ｂ）参照 図１９（ａ）及び（ｂ）は、図７（ａ）及び（ｂ）に対
応するものであり、製造工程の順序及び各構成要素を構
成する材料は、上記の第８の実施の形態と全く同様であ
るので、製造工程の説明は省略する。この第９の実施の
形態においては、ＴｉＮ膜からなる密着性改善層４３の
厚さｄを２０ｎｍ以下、例えば、１０ｎｍとし、間隙の
高さ或いは深さ、即ち、密着性改善層２８の過剰エッチ
ング量を１０〜２０ｎｍとしたものであり、キャパシタ
誘電体膜３２を構成するＴａ2 Ｏ5 膜を厚さ１０ｎｍに
堆積させることによって間隙をキャパシタ誘電体膜３２
を構成するＴａ2 Ｏ5 膜によって完全に埋め込んだもの
である。即ち、この第９の実施の形態においては、 ｄ≦２×ｄε の関係を満たすことになる。
実施の形態を説明する。 図１９（ａ）及び（ｂ）参照 図１９（ａ）及び（ｂ）は、図７（ａ）及び（ｂ）に対
応するものであり、製造工程の順序及び各構成要素を構
成する材料は、上記の第８の実施の形態と全く同様であ
るので、製造工程の説明は省略する。この第９の実施の
形態においては、ＴｉＮ膜からなる密着性改善層４３の
厚さｄを２０ｎｍ以下、例えば、１０ｎｍとし、間隙の
高さ或いは深さ、即ち、密着性改善層２８の過剰エッチ
ング量を１０〜２０ｎｍとしたものであり、キャパシタ
誘電体膜３２を構成するＴａ2 Ｏ5 膜を厚さ１０ｎｍに
堆積させることによって間隙をキャパシタ誘電体膜３２
を構成するＴａ2 Ｏ5 膜によって完全に埋め込んだもの
である。即ち、この第９の実施の形態においては、 ｄ≦２×ｄε の関係を満たすことになる。
【０１４５】この第９の実施の形態においても、キャパ
シタ誘電体膜３２と密着性改善層４３の露出端部とが接
触しているが、密着性改善層４３とセルプレート３３と
の間は、〔間隙の奥行き（或いは、深さ）＋キャパシタ
誘電体膜３２の膜厚ｄε〕≒２×ｄε〜３×ｄεの厚い
キャパシタ誘電体膜３２によって分離されているので、
印加される電界が緩和され、リーク電流が流れることが
ない。
シタ誘電体膜３２と密着性改善層４３の露出端部とが接
触しているが、密着性改善層４３とセルプレート３３と
の間は、〔間隙の奥行き（或いは、深さ）＋キャパシタ
誘電体膜３２の膜厚ｄε〕≒２×ｄε〜３×ｄεの厚い
キャパシタ誘電体膜３２によって分離されているので、
印加される電界が緩和され、リーク電流が流れることが
ない。
【０１４６】次に、図２０を参照して本発明の第１０の
実施の形態を説明する。 図２０（ａ）及び（ｂ）参照 図２０（ａ）及び（ｂ）は、図８（ａ）及び（ｂ）に対
応するものであり、製造工程の順序及び各構成要素を構
成する材料は、上記の第８の実施の形態と全く同様であ
るので、製造工程の説明は省略する。この第１０の実施
の形態においては、ＴｉＮ膜からなる密着性改善層４３
の厚さｄを１〜１０ｎｍと薄くしたもので、キャパシタ
誘電体膜３２を構成するＴａ2 Ｏ5 膜を厚さ１０ｎｍに
堆積させた場合、ステップカバレッジ性に優れたＣＶＤ
−Ｔａ2 Ｏ5 膜でも間隙の奥まで入り込めず、密着性改
善層４３とキャパシタ誘電体膜３２との間に空洞３４が
形成される。
実施の形態を説明する。 図２０（ａ）及び（ｂ）参照 図２０（ａ）及び（ｂ）は、図８（ａ）及び（ｂ）に対
応するものであり、製造工程の順序及び各構成要素を構
成する材料は、上記の第８の実施の形態と全く同様であ
るので、製造工程の説明は省略する。この第１０の実施
の形態においては、ＴｉＮ膜からなる密着性改善層４３
の厚さｄを１〜１０ｎｍと薄くしたもので、キャパシタ
誘電体膜３２を構成するＴａ2 Ｏ5 膜を厚さ１０ｎｍに
堆積させた場合、ステップカバレッジ性に優れたＣＶＤ
−Ｔａ2 Ｏ5 膜でも間隙の奥まで入り込めず、密着性改
善層４３とキャパシタ誘電体膜３２との間に空洞３４が
形成される。
【０１４７】この第１０の実施の形態においても、キャ
パシタ誘電体膜３２と密着性改善層４３の露出端部とが
接触しないので、キャパシタ誘電体膜３２の劣化が生ず
ることがなく、また、密着性改善層４３とセルプレート
３３との間は、空洞３４及び比較的厚いキャパシタ誘電
体膜３２によって分離されているので、印加される電界
が緩和され、リーク電流が流れることがない。
パシタ誘電体膜３２と密着性改善層４３の露出端部とが
接触しないので、キャパシタ誘電体膜３２の劣化が生ず
ることがなく、また、密着性改善層４３とセルプレート
３３との間は、空洞３４及び比較的厚いキャパシタ誘電
体膜３２によって分離されているので、印加される電界
が緩和され、リーク電流が流れることがない。
【０１４８】次に、図２１を参照して本発明の第１１の
実施の形態を説明する。 図２１（ａ）及び（ｂ）参照 図２１（ａ）及び（ｂ）は、図９（ａ）及び（ｂ）に対
応するものであり、製造工程の順序及び各構成要素を構
成する材料は、上記の第８の実施の形態と全く同様であ
るので、製造工程の説明は省略する。この第１１の実施
の形態においては、ＴｉＮ膜からなる密着性改善層４３
の厚さｄを５ｎｍ以下とさらに薄くしたもので、キャパ
シタ誘電体膜３２を構成するＴａ2 Ｏ5 膜を厚さ１０ｎ
ｍに堆積させた場合、ステップカバレッジ性に優れたＣ
ＶＤ−Ｔａ2 Ｏ5 膜でも間隙に実質的に入り込めず、間
隙全体が空洞３４となる。
実施の形態を説明する。 図２１（ａ）及び（ｂ）参照 図２１（ａ）及び（ｂ）は、図９（ａ）及び（ｂ）に対
応するものであり、製造工程の順序及び各構成要素を構
成する材料は、上記の第８の実施の形態と全く同様であ
るので、製造工程の説明は省略する。この第１１の実施
の形態においては、ＴｉＮ膜からなる密着性改善層４３
の厚さｄを５ｎｍ以下とさらに薄くしたもので、キャパ
シタ誘電体膜３２を構成するＴａ2 Ｏ5 膜を厚さ１０ｎ
ｍに堆積させた場合、ステップカバレッジ性に優れたＣ
ＶＤ−Ｔａ2 Ｏ5 膜でも間隙に実質的に入り込めず、間
隙全体が空洞３４となる。
【０１４９】この第１１の実施の形態においても、キャ
パシタ誘電体膜３２と密着性改善層４３の露出端部とが
接触しないので、キャパシタ誘電体膜３２の劣化が生ず
ることがなく、また、密着性改善層４３とセルプレート
３３との間は、長い空洞３４によって分離されているの
で、印加される電界が緩和され、リーク電流が流れるこ
とがない。
パシタ誘電体膜３２と密着性改善層４３の露出端部とが
接触しないので、キャパシタ誘電体膜３２の劣化が生ず
ることがなく、また、密着性改善層４３とセルプレート
３３との間は、長い空洞３４によって分離されているの
で、印加される電界が緩和され、リーク電流が流れるこ
とがない。
【０１５０】また、この場合にも、キャパシタ誘電体膜
３２の成膜法としてスパッタリング法を用いたり、或い
は、ＣＶＤ法を用いる場合に、成膜圧力や温度を高める
ことによってステップカバレッジ性を非常に悪くするこ
とができるので、間隙の高さ、即ち、密着性改善層２８
の厚さｄを５ｎｍ以上に厚くしても、図２１と同じ成膜
状態にすることができる。
３２の成膜法としてスパッタリング法を用いたり、或い
は、ＣＶＤ法を用いる場合に、成膜圧力や温度を高める
ことによってステップカバレッジ性を非常に悪くするこ
とができるので、間隙の高さ、即ち、密着性改善層２８
の厚さｄを５ｎｍ以上に厚くしても、図２１と同じ成膜
状態にすることができる。
【０１５１】次に、図２２を参照して本発明の第１２の
実施の形態を説明する。なお、図２２（ａ）及び（ｂ）
は、図１１（ｃ）及び（ｃ′）に対応するものであり、
ストレージノード２９の形成工程までは上記の第８の実
施の形態と全く同様であり、それ以降の製造工程は上記
の第５の実施の形態と同様であるので、製造工程の説明
は省略する。 図２２（ａ）参照 この場合も、図１１（ｃ）の場合と実効的に同等の構成
が得られるものであり、ストレージノード２９を酸化す
ることによって形成された酸化ルテニウム膜３８によっ
て間隙が完全に埋め込まれる。
実施の形態を説明する。なお、図２２（ａ）及び（ｂ）
は、図１１（ｃ）及び（ｃ′）に対応するものであり、
ストレージノード２９の形成工程までは上記の第８の実
施の形態と全く同様であり、それ以降の製造工程は上記
の第５の実施の形態と同様であるので、製造工程の説明
は省略する。 図２２（ａ）参照 この場合も、図１１（ｃ）の場合と実効的に同等の構成
が得られるものであり、ストレージノード２９を酸化す
ることによって形成された酸化ルテニウム膜３８によっ
て間隙が完全に埋め込まれる。
【０１５２】図２２（ｂ）参照 一方、ストレージノード２９と下部プラグ４２との位置
ずれが生じた場合には、ストレージノード２９の酸化工
程において、下部プラグ４２を構成するＲｕ膜の露出表
面も酸化されて酸化ルテニウム膜３８が形成され、この
下部プラグ４２の酸化によって形成された酸化ルテニウ
ム膜３８によって間隙が完全に埋め込まれる。なお、酸
化工程において、密着性改善層４３の露出側壁部或いは
露出頂面にもＴｉＯからなる酸化膜が形成される。
ずれが生じた場合には、ストレージノード２９の酸化工
程において、下部プラグ４２を構成するＲｕ膜の露出表
面も酸化されて酸化ルテニウム膜３８が形成され、この
下部プラグ４２の酸化によって形成された酸化ルテニウ
ム膜３８によって間隙が完全に埋め込まれる。なお、酸
化工程において、密着性改善層４３の露出側壁部或いは
露出頂面にもＴｉＯからなる酸化膜が形成される。
【０１５３】この第１２の実施の形態においても、キャ
パシタ誘電体膜３２と密着性改善層４３の露出端部とが
接触しないので、キャパシタ誘電体膜３２の劣化が生ず
ることがない。
パシタ誘電体膜３２と密着性改善層４３の露出端部とが
接触しないので、キャパシタ誘電体膜３２の劣化が生ず
ることがない。
【０１５４】なお、上記の第１２の実施の形態の説明に
おいては、自己酸化膜を用いているが、ストレージノー
ド或いは下部プラグを窒化して、自己窒化膜で間隙を埋
め込んでも良いものであり、この場合には、自己窒化膜
が導電性を有する必要があるので、ストレージノード２
９及び下部プラグ４２を自己窒化膜が導電性を有する導
電性部材を用いて形成する必要がある。
おいては、自己酸化膜を用いているが、ストレージノー
ド或いは下部プラグを窒化して、自己窒化膜で間隙を埋
め込んでも良いものであり、この場合には、自己窒化膜
が導電性を有する必要があるので、ストレージノード２
９及び下部プラグ４２を自己窒化膜が導電性を有する導
電性部材を用いて形成する必要がある。
【０１５５】次に、図２３を参照して本発明の第１３の
実施の形態を説明する。なお、図２３（ａ）及び（ｂ）
は、図１３（ｄ）及び（ｄ′）に対応するものであり、
ストレージノード２９の形成工程までは上記の第８の実
施の形態と全く同様であり、それ以降の製造工程は上記
の第６の実施の形態と同様であるので、製造工程の説明
は省略する。 図２３（ａ）参照 この場合も、図１３（ｄ）の場合と実効的に同等の構成
が得られるものであり、密着性改善層４３の側壁部の間
隙はＳｉＯ2 膜からなる絶縁膜３９によって完全に埋め
込まれる。なお、この場合の密着性改善層４３の厚さは
１０〜５０ｎｍ、例えば、２０ｎなお、
実施の形態を説明する。なお、図２３（ａ）及び（ｂ）
は、図１３（ｄ）及び（ｄ′）に対応するものであり、
ストレージノード２９の形成工程までは上記の第８の実
施の形態と全く同様であり、それ以降の製造工程は上記
の第６の実施の形態と同様であるので、製造工程の説明
は省略する。 図２３（ａ）参照 この場合も、図１３（ｄ）の場合と実効的に同等の構成
が得られるものであり、密着性改善層４３の側壁部の間
隙はＳｉＯ2 膜からなる絶縁膜３９によって完全に埋め
込まれる。なお、この場合の密着性改善層４３の厚さは
１０〜５０ｎｍ、例えば、２０ｎなお、
【０１５６】図２３（ｂ）参照 一方、ストレージノード２９と下部プラグ４２との位置
ずれが生じた場合にも、ストレージノード２９の側壁部
に形成された間隙がＳｉＯ2 膜からなる絶縁膜３９によ
って完全に埋め込まれる。
ずれが生じた場合にも、ストレージノード２９の側壁部
に形成された間隙がＳｉＯ2 膜からなる絶縁膜３９によ
って完全に埋め込まれる。
【０１５７】この第１３の実施の形態においても、上記
の第６の実施の形態と同様に、キャパシタ誘電体膜３２
と密着性改善層４３の露出端部とが接触しないので、キ
ャパシタ誘電体膜３２の劣化が生ずることがなく、ま
た、密着性改善層４３とセルプレート３３との間は、絶
縁膜３９によって絶縁分離されているので、印加される
電界が緩和され、リーク電流が流れることがない。
の第６の実施の形態と同様に、キャパシタ誘電体膜３２
と密着性改善層４３の露出端部とが接触しないので、キ
ャパシタ誘電体膜３２の劣化が生ずることがなく、ま
た、密着性改善層４３とセルプレート３３との間は、絶
縁膜３９によって絶縁分離されているので、印加される
電界が緩和され、リーク電流が流れることがない。
【０１５８】なお、上記の説明においては、間隙を埋め
込む絶縁膜３９としてＳｉＯ2 膜を用いているが、Ｓｉ
Ｏ2 膜の代わりにＳｉＮ膜をＣＶＤ法によって堆積させ
ても良いものであり、この場合には、第３層間絶縁膜２
４に対する選択エッチング性があるので、等方性エッチ
ング工程における第３層間絶縁膜２４のエッチングを考
慮する必要がなくなる。
込む絶縁膜３９としてＳｉＯ2 膜を用いているが、Ｓｉ
Ｏ2 膜の代わりにＳｉＮ膜をＣＶＤ法によって堆積させ
ても良いものであり、この場合には、第３層間絶縁膜２
４に対する選択エッチング性があるので、等方性エッチ
ング工程における第３層間絶縁膜２４のエッチングを考
慮する必要がなくなる。
【０１５９】次に、図２４を参照して本発明の第１４の
実施の形態を説明する。なお、図２４（ａ）及び（ｂ）
は、図１５（ｃ）及び（ｃ′）に対応するものであり、
ストレージノード２９の形成工程までは上記の第８の実
施の形態と全く同様であり、それ以降の製造工程は上記
の第７の実施の形態と同様であるので、製造工程の説明
は省略する。 図２４（ａ）参照 この場合も、図１５（ｃ）の場合と実効的に同等の構成
が得られるものであり、密着性改善層４３の側壁部にお
いては、密着性改善層４３が酸化されてＴｉＯからなる
酸化膜４４が形成され、この酸化膜４４によって密着性
改善層４３とキャパシタ誘電体膜３２とは分離される。
実施の形態を説明する。なお、図２４（ａ）及び（ｂ）
は、図１５（ｃ）及び（ｃ′）に対応するものであり、
ストレージノード２９の形成工程までは上記の第８の実
施の形態と全く同様であり、それ以降の製造工程は上記
の第７の実施の形態と同様であるので、製造工程の説明
は省略する。 図２４（ａ）参照 この場合も、図１５（ｃ）の場合と実効的に同等の構成
が得られるものであり、密着性改善層４３の側壁部にお
いては、密着性改善層４３が酸化されてＴｉＯからなる
酸化膜４４が形成され、この酸化膜４４によって密着性
改善層４３とキャパシタ誘電体膜３２とは分離される。
【０１６０】図２４（ｂ）参照 一方、ストレージノード２９と下部プラグ４２との位置
ずれが生じた場合にも、密着性改善層４３の露出頂面が
酸化されてＴｉＯからなる酸化膜４４が形成され、この
酸化膜４４によって密着性改善層４３とキャパシタ誘電
体膜３２とは分離される。このＴｉＯは絶縁性を有して
いるので、密着性改善層４３とセルプレート３３とが電
気的に短絡することがなく、また、ＴｉＯからなる酸化
膜４４はキャパシタ誘電体膜３２の膜質を劣化させるこ
とがない。
ずれが生じた場合にも、密着性改善層４３の露出頂面が
酸化されてＴｉＯからなる酸化膜４４が形成され、この
酸化膜４４によって密着性改善層４３とキャパシタ誘電
体膜３２とは分離される。このＴｉＯは絶縁性を有して
いるので、密着性改善層４３とセルプレート３３とが電
気的に短絡することがなく、また、ＴｉＯからなる酸化
膜４４はキャパシタ誘電体膜３２の膜質を劣化させるこ
とがない。
【０１６１】この第１４の実施の形態においては、上記
の第７の実施の形態と同様に、キャパシタ誘電体膜３２
と密着性改善層４３の側壁部とが接触しないので、キャ
パシタ誘電体膜３２の劣化が生ずることがなく、また、
密着性改善層４３とセルプレート３３との間は、ＴｉＯ
からなる酸化膜４４によって絶縁分離されているので、
リーク電流が流れることがない。
の第７の実施の形態と同様に、キャパシタ誘電体膜３２
と密着性改善層４３の側壁部とが接触しないので、キャ
パシタ誘電体膜３２の劣化が生ずることがなく、また、
密着性改善層４３とセルプレート３３との間は、ＴｉＯ
からなる酸化膜４４によって絶縁分離されているので、
リーク電流が流れることがない。
【０１６２】なお、上記の第１４の実施の形態の説明に
おいては、密着性改善層４３の自己酸化膜を用いている
が、密着性改善層４３を窒化して、自己窒化膜によって
絶縁分離しても良いものであり、この場合には、密着性
改善層４３の自己窒化膜が絶縁性を有し、且つ、ストレ
ージノード２９の自己窒化膜が導電性を有する必要があ
るので、密着性改善層４３をその自己窒化膜が絶縁性を
有する導電性部材で構成するとともに、ストレージノー
ド２９をその自己窒化膜が導電性を有する導電性部材を
用いて形成する必要がある。
おいては、密着性改善層４３の自己酸化膜を用いている
が、密着性改善層４３を窒化して、自己窒化膜によって
絶縁分離しても良いものであり、この場合には、密着性
改善層４３の自己窒化膜が絶縁性を有し、且つ、ストレ
ージノード２９の自己窒化膜が導電性を有する必要があ
るので、密着性改善層４３をその自己窒化膜が絶縁性を
有する導電性部材で構成するとともに、ストレージノー
ド２９をその自己窒化膜が導電性を有する導電性部材を
用いて形成する必要がある。
【０１６３】次に、図２５を参照して、本発明の第８の
実施の形態の変形例である第１５の実施の形態を説明す
る。なお、コンタクトプラグ２１に対するビアホール、
即ち、下部プラグ用孔４５を埋め込むようにＴｉＮ膜４
１を堆積する工程までは、上記の本発明の第８の実施の
形態と全く同様であるので、説明を省略する。 図２５（ａ）参照 上記の第８の実施の形態と全く同様に、ＴｉＮ膜４１を
全面に堆積させたのち、ＣＶＤ法を用いてＲｕ膜を平坦
部における厚さが、例えば、１．０μｍになるように堆
積させる。なお、この工程において、下部プラグ用孔４
５の内部は、Ｒｕ膜２７によって完全に埋め込まれ、ス
トレージノード２９と一体になった下部プラグ４６とな
る。
実施の形態の変形例である第１５の実施の形態を説明す
る。なお、コンタクトプラグ２１に対するビアホール、
即ち、下部プラグ用孔４５を埋め込むようにＴｉＮ膜４
１を堆積する工程までは、上記の本発明の第８の実施の
形態と全く同様であるので、説明を省略する。 図２５（ａ）参照 上記の第８の実施の形態と全く同様に、ＴｉＮ膜４１を
全面に堆積させたのち、ＣＶＤ法を用いてＲｕ膜を平坦
部における厚さが、例えば、１．０μｍになるように堆
積させる。なお、この工程において、下部プラグ用孔４
５の内部は、Ｒｕ膜２７によって完全に埋め込まれ、ス
トレージノード２９と一体になった下部プラグ４６とな
る。
【０１６４】図２５（ｂ）参照 以降は、再び、上記の第８の実施の形態と全く同様に、
ＣＶＤ法を用いて厚さｄεが、例えば、１０ｎｍのＴａ
2 Ｏ5 膜、及び、厚さが、例えば、１５０ｎｍのＲｕ膜
を順次堆積させ、このＲｕ膜及びＴａ2 Ｏ5 膜を所定形
状にエッチングすることによって、セルプレート３３及
びキャパシタ誘電体膜３２を形成する。この場合、図に
おいて破線の円内の構造は、図１８の場合と実質的に同
様になる。
ＣＶＤ法を用いて厚さｄεが、例えば、１０ｎｍのＴａ
2 Ｏ5 膜、及び、厚さが、例えば、１５０ｎｍのＲｕ膜
を順次堆積させ、このＲｕ膜及びＴａ2 Ｏ5 膜を所定形
状にエッチングすることによって、セルプレート３３及
びキャパシタ誘電体膜３２を形成する。この場合、図に
おいて破線の円内の構造は、図１８の場合と実質的に同
様になる。
【０１６５】この第１５の実施の形態においては、下部
プラグ４６をストレージノード２９と一体的に形成して
いるので、成膜工程数が低減し、また、下部プラグ４６
を下部プラグ用孔４５内に埋め込むためのＣＭＰ工程が
不要になるので、製造工程が簡素される。その他の特徴
点は、上記の第８の実施の形態と同様である。
プラグ４６をストレージノード２９と一体的に形成して
いるので、成膜工程数が低減し、また、下部プラグ４６
を下部プラグ用孔４５内に埋め込むためのＣＭＰ工程が
不要になるので、製造工程が簡素される。その他の特徴
点は、上記の第８の実施の形態と同様である。
【０１６６】また、この第１５の実施の形態におけるス
トレージノード２９のエッチング工程以降の工程を、上
記の第９乃至第１４の実施の形態に対応するように変更
しても良く、その場合には第９乃至第１４の実施の形態
と同様の作用効果が得られる。
トレージノード２９のエッチング工程以降の工程を、上
記の第９乃至第１４の実施の形態に対応するように変更
しても良く、その場合には第９乃至第１４の実施の形態
と同様の作用効果が得られる。
【０１６７】次に、図２６乃至図３１を参照して本発明
の第１６の実施の形態を説明する。なお、図２７乃至図
３１の左側の図は内部が充填された角柱状のストレージ
ノード５３を形成する場合の説明図であり、図２７乃至
図３１の右側の図は中空角柱状のストレージノード５
４、即ち、シリンダー型ストレージノードを形成する場
合の説明図である。また、ビット線２３の形成工程まで
は、上記の第１の実施の形態と全く同様であるので説明
を省略するとともに、ゲート酸化膜１３以下の基板構造
の図示を省略し、且つ、図２７乃至図３１においては、
ｎ+ 型ドレイン領域を共有する左側のトランジスタの図
示も省略する。
の第１６の実施の形態を説明する。なお、図２７乃至図
３１の左側の図は内部が充填された角柱状のストレージ
ノード５３を形成する場合の説明図であり、図２７乃至
図３１の右側の図は中空角柱状のストレージノード５
４、即ち、シリンダー型ストレージノードを形成する場
合の説明図である。また、ビット線２３の形成工程まで
は、上記の第１の実施の形態と全く同様であるので説明
を省略するとともに、ゲート酸化膜１３以下の基板構造
の図示を省略し、且つ、図２７乃至図３１においては、
ｎ+ 型ドレイン領域を共有する左側のトランジスタの図
示も省略する。
【０１６８】図２６（ａ）参照 上記の第１の実施の形態と全く同様に、ビット線２３を
形成したのち、ＳｉＯ2 膜からなる第３層間絶縁膜２４
を堆積させ、次いで、全面にエッチングストッパー４７
となるＳｉＮ膜を堆積させたのち、さらに、厚さが、例
えば、１．０μｍのＳｉＯ2 膜からなる厚い絶縁膜４８
を堆積させる。
形成したのち、ＳｉＯ2 膜からなる第３層間絶縁膜２４
を堆積させ、次いで、全面にエッチングストッパー４７
となるＳｉＮ膜を堆積させたのち、さらに、厚さが、例
えば、１．０μｍのＳｉＯ2 膜からなる厚い絶縁膜４８
を堆積させる。
【０１６９】この場合、ビット線２３を直接覆うように
全面にＳｉＮ膜（図示せず）を設けておいても良く、こ
のＳｉＮ膜は、コンタクトプラグ２１の近傍において
は、実際には、第２層間絶縁膜２２の上に直接接するよ
うに設けられるので、次工程の開口部の形成工程におけ
るエッチングストッパーとなる。なお、さらに、絶縁膜
４８の上に、ＣＭＰ工程におけるストッパーとなるＳｉ
Ｎ膜を設けておいても良い。
全面にＳｉＮ膜（図示せず）を設けておいても良く、こ
のＳｉＮ膜は、コンタクトプラグ２１の近傍において
は、実際には、第２層間絶縁膜２２の上に直接接するよ
うに設けられるので、次工程の開口部の形成工程におけ
るエッチングストッパーとなる。なお、さらに、絶縁膜
４８の上に、ＣＭＰ工程におけるストッパーとなるＳｉ
Ｎ膜を設けておいても良い。
【０１７０】図２６（ｂ）参照 次いで、反応性イオンエッチングによる異方性エッチン
グを施すことによって、コンタクトプラグ２１に達する
開口部４９を形成する。この工程において、先ず、エッ
チングストッパー４７に達する開口部を形成したのち、
エッチングストッパー４７を選択的に除去し、次いで、
第３層間絶縁膜２４及び第２層間絶縁膜２２を除去する
ことによってコンタクトプラグ２１を露出させる。な
お、この開口部４９の横断面形状は、例えば、ビット線
２３に沿った長さが０．２５μｍで、ワード線１５に沿
った長さが０．５μｍの方形状に形成するものであり、
また、開口部４９は、上記の第１の実施の形態と同様
に、ビット線２３とずれた位置に設けるものである。
グを施すことによって、コンタクトプラグ２１に達する
開口部４９を形成する。この工程において、先ず、エッ
チングストッパー４７に達する開口部を形成したのち、
エッチングストッパー４７を選択的に除去し、次いで、
第３層間絶縁膜２４及び第２層間絶縁膜２２を除去する
ことによってコンタクトプラグ２１を露出させる。な
お、この開口部４９の横断面形状は、例えば、ビット線
２３に沿った長さが０．２５μｍで、ワード線１５に沿
った長さが０．５μｍの方形状に形成するものであり、
また、開口部４９は、上記の第１の実施の形態と同様
に、ビット線２３とずれた位置に設けるものである。
【０１７１】図２７（ｃ）及び（ｃ′）参照 次いで、ＣＶＤ法を用いてＴｉＮ膜５０を全面に堆積さ
せて、開口部４９の側面及び底面を覆ったのち、再び、
ＣＶＤ法を用いてＲｕ膜５１を堆積させる。なお、角柱
状のストレージノードを形成する場合には、図２７
（ｃ）に示すように、開口部４９をＲｕ膜５１によって
完全に埋め込む様にし、一方、シリンダー型ストレージ
ノードを形成する場合には、図２７（ｃ′）に示すよう
に、開口部４９がＲｕ膜５１によって完全に埋め込まれ
ず、開口部４９の形状に沿った凹部が残存するように成
膜する。
せて、開口部４９の側面及び底面を覆ったのち、再び、
ＣＶＤ法を用いてＲｕ膜５１を堆積させる。なお、角柱
状のストレージノードを形成する場合には、図２７
（ｃ）に示すように、開口部４９をＲｕ膜５１によって
完全に埋め込む様にし、一方、シリンダー型ストレージ
ノードを形成する場合には、図２７（ｃ′）に示すよう
に、開口部４９がＲｕ膜５１によって完全に埋め込まれ
ず、開口部４９の形状に沿った凹部が残存するように成
膜する。
【０１７２】図２８（ｄ）及び（ｄ′）参照 次いで、ＣＭＰ法によって研磨することによって、絶縁
膜４８の上平坦面上に形成されたＲｕ膜５１及びＴｉＮ
膜５０を除去して、開口部４９内に埋め込まれた密着性
改善層５２及びストレージノード５３，５４を形成す
る。この場合、ストレージノード５３，５４の下部が実
効的に下部プラグとなる。
膜４８の上平坦面上に形成されたＲｕ膜５１及びＴｉＮ
膜５０を除去して、開口部４９内に埋め込まれた密着性
改善層５２及びストレージノード５３，５４を形成す
る。この場合、ストレージノード５３，５４の下部が実
効的に下部プラグとなる。
【０１７３】図２９（ｅ）及び（ｅ′）参照 次いで、希釈したＨＦを用いてエッチングストッパー４
７をストッパーとして用いて絶縁膜４８を選択的に除去
する。
７をストッパーとして用いて絶縁膜４８を選択的に除去
する。
【０１７４】図３０（ｆ）及び（ｆ′）参照 次いで、加熱した塩酸或いは硫酸、過酸化水素水＋塩
酸、過酸化水素水＋硫酸、或いは、希釈したＨＦを用い
たウェット・エッチングを施すことによって密着性改善
層５２の露出部をエッチングするとともに、密着性改善
層５２をさらに過剰エッチングして、ストレージノード
５３，５４の側壁に沿って間隙を形成する。
酸、過酸化水素水＋硫酸、或いは、希釈したＨＦを用い
たウェット・エッチングを施すことによって密着性改善
層５２の露出部をエッチングするとともに、密着性改善
層５２をさらに過剰エッチングして、ストレージノード
５３，５４の側壁に沿って間隙を形成する。
【０１７５】図３１（ｇ）及び（ｇ′）参照 次いで、上記の第１の実施の形態と全く同様に、ＣＶＤ
法を用いて厚さｄεが、例えば、１０ｎｍのＴａ2 Ｏ5
膜、及び、厚さが、例えば、１５０ｎｍのＲｕ膜を順次
堆積させ、このＲｕ膜及びＴａ2 Ｏ5 膜を所定形状にエ
ッチングすることによって、セルプレート５６及びキャ
パシタ誘電体膜５５を形成する。この場合、図において
破線の円内の構造は、図１８（ｂ）の場合と実質的に同
様の構造になる。
法を用いて厚さｄεが、例えば、１０ｎｍのＴａ2 Ｏ5
膜、及び、厚さが、例えば、１５０ｎｍのＲｕ膜を順次
堆積させ、このＲｕ膜及びＴａ2 Ｏ5 膜を所定形状にエ
ッチングすることによって、セルプレート５６及びキャ
パシタ誘電体膜５５を形成する。この場合、図において
破線の円内の構造は、図１８（ｂ）の場合と実質的に同
様の構造になる。
【０１７６】この第１６の実施の形態においては、実効
的に下部プラグとなる部分をストレージノード５３，５
４と一体的に形成しているので、成膜工程数が低減し、
また、下部プラグを下部プラグ用孔内に埋め込むための
ＣＭＰ工程が不要になり、さらに、ＣＭＰ法を用いてス
トレージノード５３，５４を形成しているので、ストレ
ジノードをエッチングによって形成する場合に比べてＲ
ｕ膜を平坦部において厚く形成する必要がないので、Ｒ
ｕの使用量を大幅に減少することができる。
的に下部プラグとなる部分をストレージノード５３，５
４と一体的に形成しているので、成膜工程数が低減し、
また、下部プラグを下部プラグ用孔内に埋め込むための
ＣＭＰ工程が不要になり、さらに、ＣＭＰ法を用いてス
トレージノード５３，５４を形成しているので、ストレ
ジノードをエッチングによって形成する場合に比べてＲ
ｕ膜を平坦部において厚く形成する必要がないので、Ｒ
ｕの使用量を大幅に減少することができる。
【０１７７】また、この第１６の実施の形態において
は、実効的に下部プラグとなる部分をストレージノード
５３，５４と一体的に形成しているので、ストレージノ
ード５３，５４と密着性改善層５２との接触面積が多く
なるので、密着性が改善され、ストレージノード５３，
５４の剥離が発生することがない。
は、実効的に下部プラグとなる部分をストレージノード
５３，５４と一体的に形成しているので、ストレージノ
ード５３，５４と密着性改善層５２との接触面積が多く
なるので、密着性が改善され、ストレージノード５３，
５４の剥離が発生することがない。
【０１７８】その他の特徴点は、上記の第８の実施の形
態における、ストレージノードと下部プラグとの位置ず
れが生じた場合と実質的に同様である。
態における、ストレージノードと下部プラグとの位置ず
れが生じた場合と実質的に同様である。
【０１７９】また、この第１６の実施の形態における密
着性改善層５２のエッチング工程以降の工程を、上記の
第９乃至第１４の実施の形態に対応するように変更して
も良く、それによって、第９乃至第１４の実施の形態と
同様の作用効果が得られる。なお、第１４の実施の形態
に対応するように変更する場合には、当然、密着性改善
層５２の過剰エッチングは行わないものである。
着性改善層５２のエッチング工程以降の工程を、上記の
第９乃至第１４の実施の形態に対応するように変更して
も良く、それによって、第９乃至第１４の実施の形態と
同様の作用効果が得られる。なお、第１４の実施の形態
に対応するように変更する場合には、当然、密着性改善
層５２の過剰エッチングは行わないものである。
【０１８０】以上、本発明の各実施の形態を説明してき
たが、本発明は各種の変更が可能であり、例えば、図６
に示した第１の実施の形態の変形例の構成は、そのま
ま、上記の第２乃至第１６の実施の形態及びその変形例
にも適用されるものである。なお、第１６の実施の形態
において、シリンダー型ストレージノード５４を設ける
場合には、この第１の実施の形態の変形例の構成は適用
できないものである。
たが、本発明は各種の変更が可能であり、例えば、図６
に示した第１の実施の形態の変形例の構成は、そのま
ま、上記の第２乃至第１６の実施の形態及びその変形例
にも適用されるものである。なお、第１６の実施の形態
において、シリンダー型ストレージノード５４を設ける
場合には、この第１の実施の形態の変形例の構成は適用
できないものである。
【０１８１】また、上記の第８乃至第１６の実施の形態
においては、密着性改善層が下部プラグの側面及び底面
を覆うように設けられているが、必ずしも下部プラグの
側面及び底面の全面を覆う必要はなく、少なくとも、オ
ーバーエッチングにより空洞部が形成される位置より若
干下の位置までの上部側面に形成されていれば良いもの
である。
においては、密着性改善層が下部プラグの側面及び底面
を覆うように設けられているが、必ずしも下部プラグの
側面及び底面の全面を覆う必要はなく、少なくとも、オ
ーバーエッチングにより空洞部が形成される位置より若
干下の位置までの上部側面に形成されていれば良いもの
である。
【０１８２】さらに、この場合の密着性改善層は、第３
層間絶縁膜２４の上表面にのみ設けておいても良いもの
であり、それによって剥離防止膜として機能させること
ができる。なお、この場合には、下部ブラグ２５，４２
用のビアホールを形成する前に、全面に薄く密着性改善
層を形成し、次いで、レジストパターンを用いて、密着
性改善層とその下の絶縁膜をエッチングしてビアホール
を形成すれば良い。
層間絶縁膜２４の上表面にのみ設けておいても良いもの
であり、それによって剥離防止膜として機能させること
ができる。なお、この場合には、下部ブラグ２５，４２
用のビアホールを形成する前に、全面に薄く密着性改善
層を形成し、次いで、レジストパターンを用いて、密着
性改善層とその下の絶縁膜をエッチングしてビアホール
を形成すれば良い。
【０１８３】また、下部プラグを形成する電極材料は、
ストレージノードと呼ばれる下部電極と同じ材料を使用
することが理想的であるが、少なくとも、上記の乃至
の条件を満たすならば、下部電極とは異なる材料を使
用することも可能である。
ストレージノードと呼ばれる下部電極と同じ材料を使用
することが理想的であるが、少なくとも、上記の乃至
の条件を満たすならば、下部電極とは異なる材料を使
用することも可能である。
【０１８４】また、上記の各実施の形態においては、キ
ャパシタ誘電体膜として、Ｔａ2 Ｏ 5 膜からなる高誘電
率膜を用いているが、Ｔａ2 Ｏ5 膜に限られるものでは
なく、ＳＢＴ（ＳｒＢｉ2 Ｔａ2 Ｏ9 ）膜、ＢＳ〔（Ｂ
ａ，Ｓｒ）ＴｉＯ3 〕膜、ＰＺＬＴ膜等の高誘電率膜を
用いても良いものである。
ャパシタ誘電体膜として、Ｔａ2 Ｏ 5 膜からなる高誘電
率膜を用いているが、Ｔａ2 Ｏ5 膜に限られるものでは
なく、ＳＢＴ（ＳｒＢｉ2 Ｔａ2 Ｏ9 ）膜、ＢＳ〔（Ｂ
ａ，Ｓｒ）ＴｉＯ3 〕膜、ＰＺＬＴ膜等の高誘電率膜を
用いても良いものである。
【０１８５】また、上記の各実施の形態の説明において
は、コンタクトプラグ等を形成する際に、スパッタリン
グ法を用いているが、スパッタリング法に代えてＣＶＤ
法を用いても良いものである。
は、コンタクトプラグ等を形成する際に、スパッタリン
グ法を用いているが、スパッタリング法に代えてＣＶＤ
法を用いても良いものである。
【０１８６】また、上記の各実施の形態の説明において
は、ビット線２３をドープト多結晶Ｓｉ膜によって形成
しているが、ドープト多結晶Ｓｉ膜の代わりに、Ｗ等の
メタルやＷＳｉ2 等のシリサイドを用いても良いもので
ある。
は、ビット線２３をドープト多結晶Ｓｉ膜によって形成
しているが、ドープト多結晶Ｓｉ膜の代わりに、Ｗ等の
メタルやＷＳｉ2 等のシリサイドを用いても良いもので
ある。
【０１８７】また、上記各実施の形態においては、ＤＲ
ＡＭの蓄積キャパシタとして説明しているが、ＤＲＡＭ
に限られるものではなく、多数のキャパシタを必要とす
る半導体集積回路装置に適用されるものであり、特に、
ＤＲＡＭと同様な構成を有する強誘電体メモリ（ＦｅＲ
ＡＭ）に適用することによって、高集積度のＦｅＲＡＭ
を製造することができる。
ＡＭの蓄積キャパシタとして説明しているが、ＤＲＡＭ
に限られるものではなく、多数のキャパシタを必要とす
る半導体集積回路装置に適用されるものであり、特に、
ＤＲＡＭと同様な構成を有する強誘電体メモリ（ＦｅＲ
ＡＭ）に適用することによって、高集積度のＦｅＲＡＭ
を製造することができる。
【０１８８】なお、ＦｅＲＡＭに適用する場合には、蓄
積キャパシタにおけるキャパシタ誘電体膜の残留分極を
利用して情報を記憶するものであるので、この場合のキ
ャパシタ誘電体膜としては、ＳＢＴ膜或いはＰＺＴ膜等
の強誘電体膜からなる高誘電率膜を用いる必要がある。
積キャパシタにおけるキャパシタ誘電体膜の残留分極を
利用して情報を記憶するものであるので、この場合のキ
ャパシタ誘電体膜としては、ＳＢＴ膜或いはＰＺＴ膜等
の強誘電体膜からなる高誘電率膜を用いる必要がある。
【０１８９】また、上記の各実施の形態においては、ス
トレージノード、下部プラグ、及び、セルプレートをＲ
ｕ膜によって構成しているが、Ｒｕ膜に限られるもので
はなく、少なくともその内の一つを酸化ルテニウム（Ｒ
Ｏ）膜、Ｗ膜、或いは、Ｐｔ膜等に置き換えても良いも
のである。
トレージノード、下部プラグ、及び、セルプレートをＲ
ｕ膜によって構成しているが、Ｒｕ膜に限られるもので
はなく、少なくともその内の一つを酸化ルテニウム（Ｒ
Ｏ）膜、Ｗ膜、或いは、Ｐｔ膜等に置き換えても良いも
のである。
【０１９０】
【発明の効果】本発明によれば、ストレージノード用電
極材料として高誘電率膜の劣化をもたらさない材料で構
成するとともに、ストレージノードの密着性改善するた
めの密着性改善層を過剰エッチング或いは酸化している
ので、ストレージノードと下部プラグとの間に位置ずれ
が生じても、高誘電率膜の劣化によるリーク電流の発生
を効果的に抑制することができ、それによって、キャパ
シタ誘電体膜として高誘電率膜の使用が可能になり、そ
の結果、次世代に対応する高集積度、高密度のＤＲＡＭ
等の半導体集積回路装置の実現に寄与するところが大き
い。
極材料として高誘電率膜の劣化をもたらさない材料で構
成するとともに、ストレージノードの密着性改善するた
めの密着性改善層を過剰エッチング或いは酸化している
ので、ストレージノードと下部プラグとの間に位置ずれ
が生じても、高誘電率膜の劣化によるリーク電流の発生
を効果的に抑制することができ、それによって、キャパ
シタ誘電体膜として高誘電率膜の使用が可能になり、そ
の結果、次世代に対応する高集積度、高密度のＤＲＡＭ
等の半導体集積回路装置の実現に寄与するところが大き
い。
【図１】本発明の原理的構成の説明図である。
【図２】本発明の第１の実施の形態の途中までの製造工
程の説明図である。
程の説明図である。
【図３】本発明の第１の実施の形態の図２以降の途中ま
での製造工程の説明図である。
での製造工程の説明図である。
【図４】本発明の第１の実施の形態の図３以降の製造工
程の説明図である。
程の説明図である。
【図５】本発明の第１の実施の形態の要部拡大図であ
る。
る。
【図６】本発明の第１の実施の形態の変形例の説明図で
ある。
ある。
【図７】本発明の第２の実施の形態の要部拡大図であ
る。
る。
【図８】本発明の第３の実施の形態の要部拡大図であ
る。
る。
【図９】本発明の第４の実施の形態の要部拡大図であ
る。
る。
【図１０】本発明の第５の実施の形態の途中までの製造
工程の説明図である。
工程の説明図である。
【図１１】本発明の第５の実施の形態の図１０以降の製
造工程の説明図である。
造工程の説明図である。
【図１２】本発明の第６の実施の形態の途中までの製造
工程の説明図である。
工程の説明図である。
【図１３】本発明の第６の実施の形態の図１２以降の製
造工程の説明図である。
造工程の説明図である。
【図１４】本発明の第７の実施の形態の途中までの製造
工程の説明図である。
工程の説明図である。
【図１５】本発明の第７の実施の形態の図１４以降の製
造工程の説明図である。
造工程の説明図である。
【図１６】本発明の第８の実施の形態の途中までの製造
工程の説明図である。
工程の説明図である。
【図１７】本発明の第８の実施の形態の図１６以降の製
造工程の説明図である。
造工程の説明図である。
【図１８】本発明の第８の実施の形態の要部拡大図であ
る。
る。
【図１９】本発明の第９の実施の形態の要部拡大図であ
る。
る。
【図２０】本発明の第１０の実施の形態の要部拡大図で
ある。
ある。
【図２１】本発明の第１１の実施の形態の要部拡大図で
ある。
ある。
【図２２】本発明の第１２の実施の形態の要部拡大図で
ある。
ある。
【図２３】本発明の第１３の実施の形態の要部拡大図で
ある。
ある。
【図２４】本発明の第１４の実施の形態の要部拡大図で
ある。
ある。
【図２５】本発明の第１５の実施の形態の製造工程の説
明図である。
明図である。
【図２６】本発明の第１６の実施の形態の途中までの製
造工程の説明図である。
造工程の説明図である。
【図２７】本発明の第１６の実施の形態の図２６以降の
途中までの製造工程の説明図である。
途中までの製造工程の説明図である。
【図２８】本発明の第１６の実施の形態の図２７以降の
途中までの製造工程の説明図である。
途中までの製造工程の説明図である。
【図２９】本発明の第１６の実施の形態の図２８以降の
途中までの製造工程の説明図である。
途中までの製造工程の説明図である。
【図３０】本発明の第１６の実施の形態の図２９以降の
途中までの製造工程の説明図である。
途中までの製造工程の説明図である。
【図３１】本発明の第１６の実施の形態の図３０以降の
製造工程の説明図である。
製造工程の説明図である。
【図３２】従来のＤＲＡＭの蓄積キャパシタの説明図で
ある。
ある。
【図３３】従来のＤＲＡＭの改良型蓄積キャパシタの構
造と問題点の説明図である。
造と問題点の説明図である。
１ 下部接続電極 ２ 層間絶縁膜 ３ 密着性改善層 ４ 下層電極 ５ キャパシタ誘電体膜 ６ 上層電極 ７ 空洞 １１ ｐ型シリコン基板 １２ 素子分離酸化膜 １３ ゲート酸化膜 １４ ゲート電極 １５ ワード線 １６ サイドウォール １７ ｎ+ 型ドレイン領域 １８ ｎ+ 型ソース領域 １９ 第１層間絶縁膜 ２０ コンタクトプラグ ２１ コンタクトプラグ ２２ 第２層間絶縁膜 ２３ ビット線 ２４ 第３層間絶縁膜 ２５ 下部プラグ ２６ ＴｉＮ膜 ２７ Ｒｕ膜 ２８ 密着性改善層 ２９ ストレージノード ３０ Ｔａ2 Ｏ5 膜 ３１ Ｒｕ膜 ３２ キャパシタ誘電体膜 ３３ セルプレート ３４ 空洞 ３５ 密着性改善層 ３６ 絶縁膜 ３７ 酸化膜 ３８ 酸化ルテニウム膜 ３９ 絶縁膜 ４０ 酸化ルテニウム膜 ４１ ＴｉＮ膜 ４２ 下部プラグ ４３ 密着性改善層 ４４ 酸化膜 ４５ 下部プラグ用孔 ４６ 下部プラグ ４７ エッチングストッパー ４８ 絶縁膜 ４９ 開口部 ５０ ＴｉＮ膜 ５１ Ｒｕ膜 ５２ 密着性改善層 ５３ ストレージノード ５４ ストレージノード ５５ キャパシタ誘電体膜 ５６ セルプレート ６１ ｐ型シリコン基板 ６２ 素子分離酸化膜 ６３ ゲート酸化膜 ６４ ゲート電極 ６５ ワード線 ６６ サイドウォール ６７ ｎ+ 型ドレイン領域 ６８ ｎ+ 型ソース領域 ６９ 第１層間絶縁膜 ７０ コンタクトプラグ ７１ コンタクトプラグ ７２ 第２層間絶縁膜 ７３ ビット線 ７４ 第３層間絶縁膜 ７５ 下部プラグ ７６ 密着性改善層 ７７ ストレージノード ７８ キャパシタ誘電体膜 ７９ セルプレート
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/8247 29/788 29/792 Ｆターム(参考） 5F001 AA17 5F038 AC05 AC09 AC14 EZ20 5F083 AD10 AD24 AD42 AD48 AD54 GA06 GA19 GA21 GA30 JA39 JA40 JA43 MA06 MA17 PR39 PR40
Claims (24)
- 【請求項１】 キャパシタを構成する凸状構造の下層電
極と下部接続電極との間に設けられた密着性改善層の側
壁部に間隙を設け、前記間隙の少なくとも一部を空洞の
ままとすることによって、キャパシタを構成する上層電
極と前記密着性改善層との間が空洞を介して絶縁分離さ
れたキャパシタを有することを特徴とする半導体装置。 - 【請求項２】 上記密着性改善層の側壁部と上記キャパ
シタ誘電体膜とが接触し、上記空洞が前記キャパシタ誘
電体膜と上記上層電極とによって囲まれていることを特
徴とする請求項１記載の半導体装置。 - 【請求項３】 上記間隙の一部を上記キャパシタ誘電体
膜によって埋め込み、上記密着性改善層の側壁部と前記
キャパシタ誘電体膜との間に空洞が形成されることを特
徴とする請求項１記載の半導体装置。 - 【請求項４】 上記間隙全体を空洞とし、前記空洞が上
記密着性改善層の側壁部と上記キャパシタ誘電体膜との
間に挟まれていることを特徴とする請求項１記載の半導
体装置。 - 【請求項５】 キャパシタを構成する凸状構造の下層電
極と下部接続電極との間に設けられた密着性改善層の側
壁部に間隙を設け、前記間隙が前記下層電極を覆うキャ
パシタ誘電体膜によって完全に埋め込まれたキャパシタ
を有することを特徴とする半導体装置。 - 【請求項６】 キャパシタを構成する凸状構造の下層電
極と下部接続電極との間に設けられた密着性改善層の側
壁部に間隙を設け、前記間隙が前記下層電極を覆うキャ
パシタ誘電体膜とは異なる堆積絶縁膜によって完全に埋
め込まれたキャパシタを有することを特徴とする半導体
装置。 - 【請求項７】 キャパシタを構成する凸状構造の下層電
極と下部接続電極との間に設けられた密着性改善層の側
壁部に間隙を設け、前記間隙が前記下層電極の自己酸化
膜或いは自己窒化膜のいずれかによって完全に埋め込ま
れたキャパシタを有することを特徴とする半導体装置。 - 【請求項８】 キャパシタを構成する凸状構造の下層電
極と下部接続電極との間に設けられた密着性改善層の側
壁部に前記密着性改善層の自己酸化膜を設け、前記密着
性改善層の自己酸化膜によって、前記密着性改善層とキ
ャパシタ誘電体膜とが絶縁分離されたキャパシタを有す
ることを特徴とする半導体装置。 - 【請求項９】 キャパシタを構成する凸状構造の下層電
極と下部接続電極とに接する密着性改善層を、前記下部
接続電極の少なくとも側面を覆うように設け、前記下層
電極と前記下部接続電極との位置ずれがない部位におい
ては、前記密着性改善層の側壁部に間隙を設けると共
に、前記下層電極と前記下部接続電極との位置ずれがあ
る部位の一部においては、前記下部接続電極の側壁部に
間隙を設け、前記各間隙の少なくとも一部を空洞のまま
とすることによって、キャパシタを構成する上層電極と
前記密着性改善層との間を空洞を介して絶縁分離したキ
ャパシタを有することを特徴とする半導体装置。 - 【請求項１０】 上記密着性改善層と上記キャパシタ誘
電体膜とが接触し、上記空洞が前記キャパシタ誘電体膜
と上記上層電極とによって囲まれていることを特徴とす
る請求項９記載の半導体装置。 - 【請求項１１】 上記間隙の一部を上記キャパシタ誘電
体膜によって埋め込み、上記密着性改善層と上記キャパ
シタ誘電体膜との間に上記空洞が形成されていることを
特徴とする請求項９記載の半導体装置。 - 【請求項１２】 上記間隙全体を空洞とし、前記空洞が
上記密着性改善層と上記キャパシタ誘電体膜との間に挟
まれていることを特徴とする請求項９記載の半導体装
置。 - 【請求項１３】 キャパシタを構成する凸状構造の下層
電極と下部接続電極とに接する密着性改善層を、前記下
部接続電極の少なくとも側面を覆うように設け、前記下
層電極と前記下部接続電極との位置ずれがない部位にお
いては、前記密着性改善層の側壁部に間隙を設けるとと
もに、前記下層電極と前記下部接続電極との位置ずれが
ある部位の一部においては、前記下部接続電極の側壁部
に間隙を設け、前記各間隙が前記下層電極を覆うキャパ
シタ誘電体膜によって完全に埋め込まれたキャパシタを
有することを特徴とする半導体装置。 - 【請求項１４】 キャパシタを構成する凸状構造の下層
電極と下部接続電極とに接する密着性改善層を、前記下
部接続電極の少なくとも側面を覆うように設け、前記下
層電極と前記下部接続電極との位置ずれがない部位にお
いては、前記密着性改善層の側壁部に間隙を設けるとと
もに、前記下層電極と前記下部接続電極との位置ずれが
ある部位の一部においては、前記下部接続電極の側壁部
に間隙を設け、前記各間隙が前記下層電極を覆うキャパ
シタ誘電体膜とは異なる堆積絶縁膜によって完全に埋め
込まれたキャパシタを有することを特徴とする半導体装
置。 - 【請求項１５】 キャパシタを構成する凸状構造の下層
電極と下部接続電極とに接する密着性改善層を、前記下
部接続電極の少なくとも側面を覆うように設け、前記下
層電極と前記下部接続電極との位置ずれがない部位にお
いては、前記密着性改善層の側壁部に間隙を設けるとと
もに、前記下層電極と前記下部接続電極との位置ずれが
ある部位の一部においては、前記下部接続電極の側壁部
に間隙を設け、前記各間隙が前記下層電極の自己酸化膜
或いは自己窒化膜のいずれかによって完全に埋め込まれ
たキャパシタを有することを特徴とする半導体装置。 - 【請求項１６】 キャパシタを構成する凸状構造の下層
電極と下部接続電極とに接する密着性改善層を、前記下
部接続電極の少なくとも側面を覆うように設け、前記下
層電極と前記下部接続電極との位置ずれがない部位にお
いては、前記密着性改善層の側壁部に前記密着性改善層
の自己酸化膜を設けるとともに、前記下層電極と前記下
部接続電極との位置ずれがある部位の一部においては、
前記密着性改善層の露出部に前記密着性改善層の自己酸
化膜を設け、前記密着性改善層の自己酸化膜によって、
前記密着性改善層とキャパシタ誘電体膜とが絶縁分離さ
れたキャパシタを有することを特徴とする半導体装置。 - 【請求項１７】 上記下部接続電極と上記下層電極と
が、一体形成された電極からなることを特徴とする請求
項９乃至１６のいずれか１項に記載の半導体装置。 - 【請求項１８】 キャパシタを構成する凸状構造の下層
電極と下部接続電極とに接する密着性改善層のエッチン
グ工程において、前記密着性改善層を過剰エッチングす
ることによって間隙を設けたのち、前記下層電極を覆う
キャパシタ誘電体膜を設けたことを特徴とする半導体装
置の製造方法。 - 【請求項１９】 上記キャパシタを構成する凸状構造の
下層電極と下部接続電極とに接する密着性改善層を、前
記下部接続電極の少なくとも側面を覆うように設け、前
記下層電極と前記下部接続電極との位置ずれがない部位
においては、前記密着性改善層の側壁部に間隙を設ける
と共に、前記下層電極と前記下部接続電極との位置ずれ
がある部位の一部においては、前記下部接続電極の側壁
部に間隙を設けることを特徴とする請求項１８記載の半
導体装置の製造方法。 - 【請求項２０】 絶縁膜に開口部を形成したのち、少な
くとも前記開口部の側壁を覆うように密着性改善層を設
けたのち、導電性材料を前記開口部を埋め込むように堆
積させ、研磨或いはエッチバックすることによって前記
導電性材料を前記開口部内に埋め込んで一体形成された
下部接続電極と下層電極を形成し、次いで、前記絶縁膜
の少なくとも一部を除去したのち、露出した前記密着性
改善層を過剰エッチングすることによって、前記下部接
続電極の側壁部に間隙を設け、次いで、前記下層電極を
覆うキャパシタ誘電体膜を設けたことを特徴とする半導
体装置の製造方法。 - 【請求項２１】 キャパシタを構成する凸状構造の下層
電極と下部接続電極とに接する密着性改善層をエッチン
グしたのち、少なくとも前記密着性改善層の露出部を酸
化して前記密着性改善層の自己酸化膜を形成し、次い
で、前記下層電極を覆うキャパシタ誘電体膜を設けたこ
とを特徴とする半導体装置の製造方法。 - 【請求項２２】 上記キャパシタを構成する凸状構造の
下層電極と下部接続電極とに接する密着性改善層を、前
記下部接続電極の少なくとも側面を覆うように設けるこ
とを特徴とする請求項２１記載の半導体装置の製造方
法。 - 【請求項２３】 絶縁膜に開口部を形成したのち、少な
くとも前記開口部の側壁を覆うように密着性改善層を設
けたのち、導電性材料を前記開口部を埋め込むように堆
積させ、研磨或いはエッチバックすることによって前記
導電性材料を前記開口部内に埋め込んで一体形成された
下部接続電極と下層電極を形成し、次いで、前記絶縁膜
の少なくとも一部を除去したのち、露出した前記密着性
改善層をエッチングし、次いで、前記密着性改善層の露
出部を酸化したのち、前記下層電極を覆うキャパシタ誘
電体膜を形成することを特徴とする半導体装置の製造方
法。 - 【請求項２４】 上記凸状構造の下層電極の頂部に密着
性改善層を介して保護膜を設け、前記保護膜をマスクと
して異方性エッチングを施すことによってキャパシタを
構成する上層電極を前記下層電極の側壁部に設けること
を特徴とする請求項１８乃至２３のいずれか１項に記載
の半導体装置の製造方法。
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