JPH11233737A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH11233737A JPH11233737A JP10028241A JP2824198A JPH11233737A JP H11233737 A JPH11233737 A JP H11233737A JP 10028241 A JP10028241 A JP 10028241A JP 2824198 A JP2824198 A JP 2824198A JP H11233737 A JPH11233737 A JP H11233737A
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- film
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- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
- H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
- H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/482—Bit lines
Abstract
(57)【要約】
【課題】 歩留りの低下を防止することができ、また、
キャパシタの高さを低く抑えることができる半導体装置
及びその製造方法を提供する。 【解決手段】 下地基板と、下地基板上に形成された配
線５４と、配線５４の上面及び側面を覆う第１の絶縁膜
４８、５６と、下地基板、及び第１の絶縁膜４８、５６
上に形成されたエッチングストッパ膜５８と、エッチン
グストッパ膜５８を貫いて下地基板に接続され、下地基
板上に突出する導体プラグ３６ｂと、導体プラグ３６ｂ
の上面及び側面に一方の電極６８が接続されたキャパシ
タ７９とを有している。
キャパシタの高さを低く抑えることができる半導体装置
及びその製造方法を提供する。 【解決手段】 下地基板と、下地基板上に形成された配
線５４と、配線５４の上面及び側面を覆う第１の絶縁膜
４８、５６と、下地基板、及び第１の絶縁膜４８、５６
上に形成されたエッチングストッパ膜５８と、エッチン
グストッパ膜５８を貫いて下地基板に接続され、下地基
板上に突出する導体プラグ３６ｂと、導体プラグ３６ｂ
の上面及び側面に一方の電極６８が接続されたキャパシ
タ７９とを有している。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に係り、特にキャパシタを有する半導体装置
及びその製造方法に関する。
の製造方法に係り、特にキャパシタを有する半導体装置
及びその製造方法に関する。
【０００２】
【従来の技術】ＤＲＡＭ（Dynamic Random Access Memo
ry）は、１個のメモリセルが１個の転送トランジスタと
１個のキャパシタとにより構成され、小さい面積ですむ
ため、大容量化に適した半導体メモリである。近年の電
子機器等の情報処理量の増大に伴い、電子機器等に用い
られるＤＲＡＭには更なる微細化、大容量化が求められ
ている。
ry）は、１個のメモリセルが１個の転送トランジスタと
１個のキャパシタとにより構成され、小さい面積ですむ
ため、大容量化に適した半導体メモリである。近年の電
子機器等の情報処理量の増大に伴い、電子機器等に用い
られるＤＲＡＭには更なる微細化、大容量化が求められ
ている。
【０００３】従来のＤＲＡＭの製造方法を図１９乃至図
２３を用いて説明する。図１９乃至図２３において、左
側はＤＲＡＭのビット線方向に沿った断面図であり、右
側はＤＲＡＭのワード線方向に沿った断面図である。図
１９（ａ）に示すように、まず、ＬＯＣＯＳ（LOCal Ox
idation of Silicon）法により、シリコン基板１１０表
面に素子分離膜１１２を形成する。
２３を用いて説明する。図１９乃至図２３において、左
側はＤＲＡＭのビット線方向に沿った断面図であり、右
側はＤＲＡＭのワード線方向に沿った断面図である。図
１９（ａ）に示すように、まず、ＬＯＣＯＳ（LOCal Ox
idation of Silicon）法により、シリコン基板１１０表
面に素子分離膜１１２を形成する。
【０００４】次に、シリコン基板１１０表面にゲート酸
化膜（図示せず）を形成する。次に、ＣＶＤ（Chemical
Vapor Deposition）法により、全面に、ポリシリコン
膜１１４、タングステンシリサイド膜１１６、シリコン
酸化膜１１８、シリコン窒化膜１２０、シリコン窒化酸
化膜１２２を順に成膜し、これらより成る積層膜１２３
を形成する（図１９（ｂ）参照）。
化膜（図示せず）を形成する。次に、ＣＶＤ（Chemical
Vapor Deposition）法により、全面に、ポリシリコン
膜１１４、タングステンシリサイド膜１１６、シリコン
酸化膜１１８、シリコン窒化膜１２０、シリコン窒化酸
化膜１２２を順に成膜し、これらより成る積層膜１２３
を形成する（図１９（ｂ）参照）。
【０００５】次に、積層膜１２３を所定の形状にパター
ニングすることにより、ポリシリコン膜１１４及びタン
グステンシリサイド膜１１６より成るポリサイド構造の
ゲート電極１２４を形成する。このゲート電極１２４
は、図１９（ｃ）の左側の図において紙面垂直方向に延
在する他の転送トランジスタのゲート電極を兼ねるワー
ド線として機能する。
ニングすることにより、ポリシリコン膜１１４及びタン
グステンシリサイド膜１１６より成るポリサイド構造の
ゲート電極１２４を形成する。このゲート電極１２４
は、図１９（ｃ）の左側の図において紙面垂直方向に延
在する他の転送トランジスタのゲート電極を兼ねるワー
ド線として機能する。
【０００６】次に、積層膜１２３をマスクとしてシリコ
ン基板１１０に不純物イオンを注入し、積層膜１２３に
自己整合でソース／ドレイン拡散層１２６ａ、１２６ｂ
を形成する（図１９（ｃ）参照）。次に、全面にシリコ
ン窒化膜を形成し、シリコン基板１１０、素子分離膜１
１２、及び積層膜１２３の表面が露出するまで異方性エ
ッチングを行い、これにより積層膜１２３の側壁にサイ
ドウォール絶縁膜１２８を形成する。
ン基板１１０に不純物イオンを注入し、積層膜１２３に
自己整合でソース／ドレイン拡散層１２６ａ、１２６ｂ
を形成する（図１９（ｃ）参照）。次に、全面にシリコ
ン窒化膜を形成し、シリコン基板１１０、素子分離膜１
１２、及び積層膜１２３の表面が露出するまで異方性エ
ッチングを行い、これにより積層膜１２３の側壁にサイ
ドウォール絶縁膜１２８を形成する。
【０００７】次に、全面に、シリコン窒化膜より成るス
トッパ膜１３０を形成する。次に、ＣＶＤ法により、膜
厚約０．５μｍのＢＰＳＧ（Boro-Phospho-Silicate Gl
ass）膜より成る層間絶縁膜１３２を形成する。この
後、リフロー法とＣＭＰ（Chemical Mechanical Polish
ing、化学的機械的研磨）法により、層間絶縁膜１３２
の表面を平坦化する（図１９（ｄ）参照）。
トッパ膜１３０を形成する。次に、ＣＶＤ法により、膜
厚約０．５μｍのＢＰＳＧ（Boro-Phospho-Silicate Gl
ass）膜より成る層間絶縁膜１３２を形成する。この
後、リフロー法とＣＭＰ（Chemical Mechanical Polish
ing、化学的機械的研磨）法により、層間絶縁膜１３２
の表面を平坦化する（図１９（ｄ）参照）。
【０００８】次に、ソース／ドレイン拡散層１２６ｂを
露出するコンタクトホール１３４をサイドウォール絶縁
膜１２８に自己整合で形成する（図２０（ａ）参照）。
次に、コンタクトホール１３４内に導体プラグ１３６ａ
を形成する（図２０（ｂ）参照）。次に、全面に、ＣＶ
Ｄ法により、膜厚約０．１μｍのシリコン酸化膜１３８
を形成する（図２０（ｃ）参照）。
露出するコンタクトホール１３４をサイドウォール絶縁
膜１２８に自己整合で形成する（図２０（ａ）参照）。
次に、コンタクトホール１３４内に導体プラグ１３６ａ
を形成する（図２０（ｂ）参照）。次に、全面に、ＣＶ
Ｄ法により、膜厚約０．１μｍのシリコン酸化膜１３８
を形成する（図２０（ｃ）参照）。
【０００９】次に、ソース／ドレイン拡散層１２６ａを
露出するコンタクトホール１４０をサイドウォール絶縁
膜１２８に自己整合で形成する（図２１（ａ）参照）。
次に、全面に、ＣＶＤ法により、ポリシリコン膜１４
２、タングステンシリサイド膜１４４、シリコン酸化膜
１４６、シリコン窒化膜１４８、シリコン窒化酸化膜１
５０を順に成膜し、これらより成る積層膜１５２を形成
する。この後、積層膜１５２を所定の形状にパターニン
グすることにより、ポリシリコン膜１４２及びタングス
テンシリサイド膜１４４より成るポリサイド構造のビッ
ト線１５４を形成する（図２１（ｂ）参照）。
露出するコンタクトホール１４０をサイドウォール絶縁
膜１２８に自己整合で形成する（図２１（ａ）参照）。
次に、全面に、ＣＶＤ法により、ポリシリコン膜１４
２、タングステンシリサイド膜１４４、シリコン酸化膜
１４６、シリコン窒化膜１４８、シリコン窒化酸化膜１
５０を順に成膜し、これらより成る積層膜１５２を形成
する。この後、積層膜１５２を所定の形状にパターニン
グすることにより、ポリシリコン膜１４２及びタングス
テンシリサイド膜１４４より成るポリサイド構造のビッ
ト線１５４を形成する（図２１（ｂ）参照）。
【００１０】次に、全面にシリコン窒化膜を形成し、シ
リコン酸化膜１３８及び積層膜１５２の表面が露出する
まで異方性エッチングを行い、これにより積層膜１５２
の側壁にサイドウォール絶縁膜１５６を形成する。この
サイドウォール絶縁膜１５６は、微細コンタクトの位置
ずれマージンを大きく確保するために、ＳＡＣ（Selfal
igned Contact、自己整合コンタクト）を形成するため
のものである。
リコン酸化膜１３８及び積層膜１５２の表面が露出する
まで異方性エッチングを行い、これにより積層膜１５２
の側壁にサイドウォール絶縁膜１５６を形成する。この
サイドウォール絶縁膜１５６は、微細コンタクトの位置
ずれマージンを大きく確保するために、ＳＡＣ（Selfal
igned Contact、自己整合コンタクト）を形成するため
のものである。
【００１１】次に、全面に層間絶縁膜１６０を形成す
る。この後、ＣＭＰ法により、層間絶縁膜１６０の表面
を平坦化する。この後、層間絶縁膜１６０上に、ＣＶＤ
法によりシリコン窒化膜１６１を形成する（図２１
（ｃ）参照）。次に、導体プラグ１３６ａ上面を露出す
るコンタクトホール１６２を形成する。この後、コンタ
クトホール１６２内に導体プラグ１３６ｂを形成する
（図２２（ａ）参照）。
る。この後、ＣＭＰ法により、層間絶縁膜１６０の表面
を平坦化する。この後、層間絶縁膜１６０上に、ＣＶＤ
法によりシリコン窒化膜１６１を形成する（図２１
（ｃ）参照）。次に、導体プラグ１３６ａ上面を露出す
るコンタクトホール１６２を形成する。この後、コンタ
クトホール１６２内に導体プラグ１３６ｂを形成する
（図２２（ａ）参照）。
【００１２】次に、全面に、ＣＶＤ法により、膜厚約
１．７μｍのＢＰＳＧ膜１６４を形成する。この後、Ｂ
ＰＳＧ膜１６４に、導体プラグ１３６ｂ上面を露出する
開口部１６６を形成する。開口部１６６は、後工程でキ
ャパシタの蓄積電極１６８（図２３（ａ）参照）を形成
するためのものである。このときシリコン窒化膜１６１
がエッチングストッパとなる（図２２（ｂ）参照）。
１．７μｍのＢＰＳＧ膜１６４を形成する。この後、Ｂ
ＰＳＧ膜１６４に、導体プラグ１３６ｂ上面を露出する
開口部１６６を形成する。開口部１６６は、後工程でキ
ャパシタの蓄積電極１６８（図２３（ａ）参照）を形成
するためのものである。このときシリコン窒化膜１６１
がエッチングストッパとなる（図２２（ｂ）参照）。
【００１３】次に、全面に、ＣＶＤ法により、膜厚約
０．０５μｍのポリシリコン膜を形成する。この後、全
面に、レジストを塗布しレジスト膜１７０を形成する。
この後、ＣＭＰ法によりＢＰＳＧ膜１６４表面が露出す
るまでポリシリコン膜及びレジスト膜１７０を研磨す
る。こうして開口部１６６の内側に形成されたポリシリ
コン膜より成る蓄積電極１６８が形成される。
０．０５μｍのポリシリコン膜を形成する。この後、全
面に、レジストを塗布しレジスト膜１７０を形成する。
この後、ＣＭＰ法によりＢＰＳＧ膜１６４表面が露出す
るまでポリシリコン膜及びレジスト膜１７０を研磨す
る。こうして開口部１６６の内側に形成されたポリシリ
コン膜より成る蓄積電極１６８が形成される。
【００１４】次に、ＨＦ系のウェットエッチングにより
ＢＰＳＧ膜１６４を除去する。このときシリコン窒化膜
１６１がエッチングストッパとなる（図２３（ａ）参
照）。次に、アッシングにより、蓄積電極１６８の内側
に残されたレジスト膜１７０を除去する。この後、全面
に、ＣＶＤ法により、膜厚約８ｎｍのタンタル酸化膜１
７２を形成する。このタンタル酸化膜１７２は、キャパ
シタの誘電体として機能するものである。この後、ＣＶ
Ｄ法により、膜厚０．０５μｍのチタン窒化膜１７４、
膜厚０．１μｍのポリシリコン膜１７６を順に形成し、
チタン窒化膜１７４及びポリシリコン膜１７６より成る
キャパシタの対向電極１７７を形成する（図２３（ｂ）
参照）。
ＢＰＳＧ膜１６４を除去する。このときシリコン窒化膜
１６１がエッチングストッパとなる（図２３（ａ）参
照）。次に、アッシングにより、蓄積電極１６８の内側
に残されたレジスト膜１７０を除去する。この後、全面
に、ＣＶＤ法により、膜厚約８ｎｍのタンタル酸化膜１
７２を形成する。このタンタル酸化膜１７２は、キャパ
シタの誘電体として機能するものである。この後、ＣＶ
Ｄ法により、膜厚０．０５μｍのチタン窒化膜１７４、
膜厚０．１μｍのポリシリコン膜１７６を順に形成し、
チタン窒化膜１７４及びポリシリコン膜１７６より成る
キャパシタの対向電極１７７を形成する（図２３（ｂ）
参照）。
【００１５】このようにして、転送トランジスタにキャ
パシタが接続された従来のＤＲＡＭが製造されていた。
パシタが接続された従来のＤＲＡＭが製造されていた。
【００１６】
【発明が解決しようとする課題】しかしながら、従来の
ＤＲＡＭの製造方法においては、蓄積電極１６８と導体
プラグ１３６ｂとの密着性が十分に確保できていないた
め、ＨＦ系のウエットエッチングによりＢＰＳＧ膜１６
４を除去する際に、蓄積電極１６８が導体プラグ１３６
ｂから剥離してしまったり、導体プラグ１３６ｂ上面の
近傍から薬液が染み込んでエッチングされるべきでない
領域までもがエッチングされてしまうことがあり、これ
によりＤＲＡＭの歩留りが悪くなっていた。
ＤＲＡＭの製造方法においては、蓄積電極１６８と導体
プラグ１３６ｂとの密着性が十分に確保できていないた
め、ＨＦ系のウエットエッチングによりＢＰＳＧ膜１６
４を除去する際に、蓄積電極１６８が導体プラグ１３６
ｂから剥離してしまったり、導体プラグ１３６ｂ上面の
近傍から薬液が染み込んでエッチングされるべきでない
領域までもがエッチングされてしまうことがあり、これ
によりＤＲＡＭの歩留りが悪くなっていた。
【００１７】また、ＤＲＡＭの更なる微細化を図るにあ
たっては、キャパシタの容量を従来とほぼ同等に維持す
るためにキャパシタの高さを高くしなければならず、ひ
いては周辺回路領域との段差が大きくなりコンタクトホ
ールの開口や配線の形成が困難となるという問題があっ
た。本発明の目的は、歩留りの低下を防止することがで
き、また、キャパシタの高さを低く抑えることができる
半導体装置及びその製造方法に関する。
たっては、キャパシタの容量を従来とほぼ同等に維持す
るためにキャパシタの高さを高くしなければならず、ひ
いては周辺回路領域との段差が大きくなりコンタクトホ
ールの開口や配線の形成が困難となるという問題があっ
た。本発明の目的は、歩留りの低下を防止することがで
き、また、キャパシタの高さを低く抑えることができる
半導体装置及びその製造方法に関する。
【００１８】
【課題を解決するための手段】上記目的は、下地基板
と、前記下地基板上に形成された配線と、前記配線の上
面及び側面を覆う第１の絶縁膜と、前記下地基板、及び
前記第１の絶縁膜上に形成されたエッチングストッパ膜
と、前記エッチングストッパ膜を貫いて前記下地基板に
接続され、前記下地基板上に突出する導体プラグと、前
記導体プラグの上面及び側面に一方の電極が接続された
キャパシタとを有することを特徴とする半導体装置によ
り達成される。これにより、キャパシタの一方の電極
が、導体プラグの上面のみならず側面でも接続されてい
るので、キャパシタの一方の電極を導体プラグに確実に
固定することができる。また、導体プラグ近傍におい
て、導体プラグの上面のみならず側面にもキャパシタの
一方の電極が形成されているので、導体プラグの側面近
傍においてキャパシタの一方の電極の表面積を大きくす
ることができ、これによりキャパシタの一方の電極の高
さを低く抑えることが可能となり、ひいてはキャパシタ
の高さを低く抑えることが可能となる。
と、前記下地基板上に形成された配線と、前記配線の上
面及び側面を覆う第１の絶縁膜と、前記下地基板、及び
前記第１の絶縁膜上に形成されたエッチングストッパ膜
と、前記エッチングストッパ膜を貫いて前記下地基板に
接続され、前記下地基板上に突出する導体プラグと、前
記導体プラグの上面及び側面に一方の電極が接続された
キャパシタとを有することを特徴とする半導体装置によ
り達成される。これにより、キャパシタの一方の電極
が、導体プラグの上面のみならず側面でも接続されてい
るので、キャパシタの一方の電極を導体プラグに確実に
固定することができる。また、導体プラグ近傍におい
て、導体プラグの上面のみならず側面にもキャパシタの
一方の電極が形成されているので、導体プラグの側面近
傍においてキャパシタの一方の電極の表面積を大きくす
ることができ、これによりキャパシタの一方の電極の高
さを低く抑えることが可能となり、ひいてはキャパシタ
の高さを低く抑えることが可能となる。
【００１９】また、上記の半導体装置において、前記配
線は、ワード線であり、前記キャパシタを覆う第２の絶
縁膜と、前記第２の絶縁膜上に形成されたビット線とを
更に有することが望ましい。また、上記の半導体装置に
おいて、前記配線は、ビット線であり、前記ビット線
は、前記下地基板に形成された転送トランジスタの一方
のソース／ドレイン拡散層に接続されていることが望ま
しい。
線は、ワード線であり、前記キャパシタを覆う第２の絶
縁膜と、前記第２の絶縁膜上に形成されたビット線とを
更に有することが望ましい。また、上記の半導体装置に
おいて、前記配線は、ビット線であり、前記ビット線
は、前記下地基板に形成された転送トランジスタの一方
のソース／ドレイン拡散層に接続されていることが望ま
しい。
【００２０】また、上記の半導体装置において、前記キ
ャパシタの前記一方の電極は、同一導電層より成る前記
導体プラグにより前記転送トランジスタの他方のソース
／ドレイン拡散層に接続されていることが望ましい。ま
た、上記の半導体装置において、前記キャパシタの前記
一方の電極は、前記エッチングストッパ膜から離間して
形成されていることが望ましい。
ャパシタの前記一方の電極は、同一導電層より成る前記
導体プラグにより前記転送トランジスタの他方のソース
／ドレイン拡散層に接続されていることが望ましい。ま
た、上記の半導体装置において、前記キャパシタの前記
一方の電極は、前記エッチングストッパ膜から離間して
形成されていることが望ましい。
【００２１】また、上記の半導体装置において、前記キ
ャパシタは、シリンダ型のキャパシタであることが望ま
しい。また、上記の半導体装置において、前記導体プラ
グの上面には凹部が形成されており、前記キャパシタの
前記一方の電極は、前記凹部内において前記導体プラグ
に接続されていることが望ましい。
ャパシタは、シリンダ型のキャパシタであることが望ま
しい。また、上記の半導体装置において、前記導体プラ
グの上面には凹部が形成されており、前記キャパシタの
前記一方の電極は、前記凹部内において前記導体プラグ
に接続されていることが望ましい。
【００２２】また、上記目的は、下地基板上に、上面及
び側面に第１の絶縁膜が形成された配線を形成する配線
形成工程と、前記下地基板上及び前記配線上に、第２の
絶縁膜を形成する第２絶縁膜形成工程と、前記第２の絶
縁膜上に、エッチング特性が前記第２の絶縁膜と異なる
第３の絶縁膜を形成する第３絶縁膜形成工程と、前記第
２の絶縁膜及び前記第３の絶縁膜に、前記下地基板に達
するコンタクトホールを形成するコンタクトホール形成
工程と、前記コンタクトホール内に導体プラグを形成す
る導体プラグ形成工程と、前記第３の絶縁膜上及び前記
導体プラグ上に、エッチング特性が前記第２の絶縁膜と
異なる第４の絶縁膜を形成する第４絶縁膜形成工程と、
前記導体プラグが形成された領域を含む領域の、前記第
３の絶縁膜及び前記第４の絶縁膜に開口部を形成する開
口部形成工程と、前記開口部の内面に形成され、前記導
体プラグの上面及び側面において前記導体プラグに接続
された蓄積電極を形成する蓄積電極形成工程と、前記第
３の絶縁膜及び前記第４の絶縁膜を前記第２の絶縁膜を
エッチングストッパとしてエッチングするエッチング工
程とを有することを特徴とする半導体装置の製造方法に
より達成される。これにより、導体プラグの上面のみな
らず側面にまで蓄積電極が形成されるので、蓄積電極が
導体プラグに確実に固定されることとなり、エッチング
を行った際に蓄積電極が導体プラグから剥離してしまう
のを防止することができる。また、蓄積電極が導体プラ
グに確実に固定されているので、エッチングされるべき
でない領域にまで薬液が染み込んでしまうことがなく、
これにより半導体装置の製造における歩留りを向上する
ことができる。また、導体プラグの上面のみならず側面
にまで蓄積電極が形成されるので、導体プラグ近傍にお
ける蓄積電極の面積を大きくすることができ、蓄積電極
の高さを低く抑えることができるので、ひいてはキャパ
シタの高さを低く抑えることができる。
び側面に第１の絶縁膜が形成された配線を形成する配線
形成工程と、前記下地基板上及び前記配線上に、第２の
絶縁膜を形成する第２絶縁膜形成工程と、前記第２の絶
縁膜上に、エッチング特性が前記第２の絶縁膜と異なる
第３の絶縁膜を形成する第３絶縁膜形成工程と、前記第
２の絶縁膜及び前記第３の絶縁膜に、前記下地基板に達
するコンタクトホールを形成するコンタクトホール形成
工程と、前記コンタクトホール内に導体プラグを形成す
る導体プラグ形成工程と、前記第３の絶縁膜上及び前記
導体プラグ上に、エッチング特性が前記第２の絶縁膜と
異なる第４の絶縁膜を形成する第４絶縁膜形成工程と、
前記導体プラグが形成された領域を含む領域の、前記第
３の絶縁膜及び前記第４の絶縁膜に開口部を形成する開
口部形成工程と、前記開口部の内面に形成され、前記導
体プラグの上面及び側面において前記導体プラグに接続
された蓄積電極を形成する蓄積電極形成工程と、前記第
３の絶縁膜及び前記第４の絶縁膜を前記第２の絶縁膜を
エッチングストッパとしてエッチングするエッチング工
程とを有することを特徴とする半導体装置の製造方法に
より達成される。これにより、導体プラグの上面のみな
らず側面にまで蓄積電極が形成されるので、蓄積電極が
導体プラグに確実に固定されることとなり、エッチング
を行った際に蓄積電極が導体プラグから剥離してしまう
のを防止することができる。また、蓄積電極が導体プラ
グに確実に固定されているので、エッチングされるべき
でない領域にまで薬液が染み込んでしまうことがなく、
これにより半導体装置の製造における歩留りを向上する
ことができる。また、導体プラグの上面のみならず側面
にまで蓄積電極が形成されるので、導体プラグ近傍にお
ける蓄積電極の面積を大きくすることができ、蓄積電極
の高さを低く抑えることができるので、ひいてはキャパ
シタの高さを低く抑えることができる。
【００２３】また、上記の半導体装置の製造方法におい
て、前記コンタクトホール形成工程では、前記配線に自
己整合で前記コンタクトホールを形成することが望まし
い。また、上記の半導体装置の製造方法において、前記
コンタクトホール形成工程は、前記第２の絶縁膜に対し
て高い選択比で前記第３の絶縁膜をエッチングする工程
と、前記コンタクトホール内に露出した前記第２の絶縁
膜をエッチングする工程とを有することが望ましい。
て、前記コンタクトホール形成工程では、前記配線に自
己整合で前記コンタクトホールを形成することが望まし
い。また、上記の半導体装置の製造方法において、前記
コンタクトホール形成工程は、前記第２の絶縁膜に対し
て高い選択比で前記第３の絶縁膜をエッチングする工程
と、前記コンタクトホール内に露出した前記第２の絶縁
膜をエッチングする工程とを有することが望ましい。
【００２４】また、上記の半導体装置の製造方法におい
て、前記導体プラグ形成工程では、上面に凹部を有する
前記導体プラグを形成することが望ましい。また、上記
の半導体装置の製造方法において、前記コンタクトホー
ル形成工程では、前記下地基板に形成された転送トラン
ジスタのソース／ドレイン拡散層に達する前記コンタク
トホールを形成し、前記導体プラグ形成工程では、前記
コンタクトホール内に前記ソース／ドレイン拡散層に達
する前記導体プラグを形成することが望ましい。
て、前記導体プラグ形成工程では、上面に凹部を有する
前記導体プラグを形成することが望ましい。また、上記
の半導体装置の製造方法において、前記コンタクトホー
ル形成工程では、前記下地基板に形成された転送トラン
ジスタのソース／ドレイン拡散層に達する前記コンタク
トホールを形成し、前記導体プラグ形成工程では、前記
コンタクトホール内に前記ソース／ドレイン拡散層に達
する前記導体プラグを形成することが望ましい。
【００２５】また、上記の半導体装置の製造方法におい
て、前記蓄積電極を一方の電極とするキャパシタを形成
するキャパシタ形成工程と、前記キャパシタ上方に、前
記キャパシタから離間してビット線を形成するビット線
形成工程とを有することが望ましい。
て、前記蓄積電極を一方の電極とするキャパシタを形成
するキャパシタ形成工程と、前記キャパシタ上方に、前
記キャパシタから離間してビット線を形成するビット線
形成工程とを有することが望ましい。
【００２６】
【発明の実施の形態】［第１実施形態］本発明の第１実
施形態による半導体装置及びその製造方法を図１乃至図
８を用いて説明する。図１は、本実施形態による半導体
装置の構造を示す断面図である。図２は、本実施形態に
よる半導体装置を示す平面図である。図３は、本実施形
態による半導体装置を示す他の平面図である。図４乃至
図８は、本実施形態による半導体装置の製造方法を示す
工程断面図である。本実施形態による半導体装置はＤＲ
ＡＭである。図１及び図３乃至図８の紙面左側は、図２
及び図３のＡ−Ａ′線断面図、即ちＤＲＡＭのビット線
に沿った断面図であり、紙面右側は、図２及び図３のＢ
−Ｂ′線断面図、即ちＤＲＡＭのワード線に沿った断面
図である。
施形態による半導体装置及びその製造方法を図１乃至図
８を用いて説明する。図１は、本実施形態による半導体
装置の構造を示す断面図である。図２は、本実施形態に
よる半導体装置を示す平面図である。図３は、本実施形
態による半導体装置を示す他の平面図である。図４乃至
図８は、本実施形態による半導体装置の製造方法を示す
工程断面図である。本実施形態による半導体装置はＤＲ
ＡＭである。図１及び図３乃至図８の紙面左側は、図２
及び図３のＡ−Ａ′線断面図、即ちＤＲＡＭのビット線
に沿った断面図であり、紙面右側は、図２及び図３のＢ
−Ｂ′線断面図、即ちＤＲＡＭのワード線に沿った断面
図である。
【００２７】（半導体装置）まず、本実施形態による半
導体装置を図１乃至図３を用いて説明する。図１に示す
ように、シリコン基板１０表面には、素子領域１１（図
２参照）を画定する素子分離膜１２が形成されており、
画定された素子領域１１には、図１の左側の図において
紙面垂直方向に延在するゲート電極２４と、ソース／ド
レイン拡散層２６ａ、２６ｂとを有する転送トランジス
タが形成されている。転送トランジスタのゲート電極２
４は、ポリシリコン膜１４及びタングステンシリサイド
膜１６より成るポリサイド構造を為すものであり、他の
転送トランジスタのゲート電極を兼ねるワード線として
も機能するものである（図２参照）。ゲート電極２４上
には、シリコン酸化膜１８、シリコン窒化膜２０、及び
シリコン窒化酸化膜２２が順に積層されており、これら
の側壁には、サイドウォール絶縁膜２８が形成されてい
る。そして、転送トランジスタは、積層したストッパ膜
３０、層間絶縁膜３２、及びシリコン酸化膜３８により
覆われている。
導体装置を図１乃至図３を用いて説明する。図１に示す
ように、シリコン基板１０表面には、素子領域１１（図
２参照）を画定する素子分離膜１２が形成されており、
画定された素子領域１１には、図１の左側の図において
紙面垂直方向に延在するゲート電極２４と、ソース／ド
レイン拡散層２６ａ、２６ｂとを有する転送トランジス
タが形成されている。転送トランジスタのゲート電極２
４は、ポリシリコン膜１４及びタングステンシリサイド
膜１６より成るポリサイド構造を為すものであり、他の
転送トランジスタのゲート電極を兼ねるワード線として
も機能するものである（図２参照）。ゲート電極２４上
には、シリコン酸化膜１８、シリコン窒化膜２０、及び
シリコン窒化酸化膜２２が順に積層されており、これら
の側壁には、サイドウォール絶縁膜２８が形成されてい
る。そして、転送トランジスタは、積層したストッパ膜
３０、層間絶縁膜３２、及びシリコン酸化膜３８により
覆われている。
【００２８】シリコン酸化膜３８上には、コンタクトホ
ール４０を介して転送トランジスタの一方のソース／ド
レイン拡散層２６ａに接続されると共に、図１の左側の
図において紙面水平方向に延在するビット線５４（図３
参照）が形成されている。ビット線５４は、ポリシリコ
ン膜４２及びタングステンシリサイド膜４４より成るポ
リサイド構造を為すものであり、ビット線５４上には、
シリコン酸化膜４６、シリコン窒化膜４８、及びシリコ
ン窒化酸化膜５０が順に積層されている。そして、これ
らの側壁には、サイドウォール絶縁膜５６が形成されて
おり、サイドウォール絶縁膜５６及びシリコン酸化膜３
８はストッパ膜５８により覆われている。
ール４０を介して転送トランジスタの一方のソース／ド
レイン拡散層２６ａに接続されると共に、図１の左側の
図において紙面水平方向に延在するビット線５４（図３
参照）が形成されている。ビット線５４は、ポリシリコ
ン膜４２及びタングステンシリサイド膜４４より成るポ
リサイド構造を為すものであり、ビット線５４上には、
シリコン酸化膜４６、シリコン窒化膜４８、及びシリコ
ン窒化酸化膜５０が順に積層されている。そして、これ
らの側壁には、サイドウォール絶縁膜５６が形成されて
おり、サイドウォール絶縁膜５６及びシリコン酸化膜３
８はストッパ膜５８により覆われている。
【００２９】一方、転送トランジスタの他方のソース／
ドレイン拡散層２６ｂには、上方まで延在する導体プラ
グ３６ａ、３６ｂが接続されており、ストッパ膜５８か
ら突出した導体プラグ３６ｂの上面及び側面には蓄積電
極６８が接続されている。キャパシタ７９は、蓄積電極
６８と、誘電体として機能するタンタル酸化膜７２と、
対向電極７７とから成るものであり、対向電極７７はチ
タン窒化膜７４とポリシリコン膜７６とより構成されて
いる。
ドレイン拡散層２６ｂには、上方まで延在する導体プラ
グ３６ａ、３６ｂが接続されており、ストッパ膜５８か
ら突出した導体プラグ３６ｂの上面及び側面には蓄積電
極６８が接続されている。キャパシタ７９は、蓄積電極
６８と、誘電体として機能するタンタル酸化膜７２と、
対向電極７７とから成るものであり、対向電極７７はチ
タン窒化膜７４とポリシリコン膜７６とより構成されて
いる。
【００３０】このように本実施形態によれば、導体プラ
グ３６ｂの上面のみならず側面にまでも蓄積電極６８を
形成するようにしたので、蓄積電極６８を導体プラグ３
６ｂに確実に固定することができる。これにより、半導
体装置の製造方法において、後述するような利点が生じ
ることとなる。また、本実施形態によれば、導体プラグ
３６ｂ近傍において導体プラグ３６ｂの上面のみならず
側面にも蓄積電極６８を形成するようにしたので、導体
プラグ３６ｂの側面近傍において蓄積電極６８の表面積
を大きくすることができ、これにより蓄積電極６８の高
さを低く抑えることが可能となる。
グ３６ｂの上面のみならず側面にまでも蓄積電極６８を
形成するようにしたので、蓄積電極６８を導体プラグ３
６ｂに確実に固定することができる。これにより、半導
体装置の製造方法において、後述するような利点が生じ
ることとなる。また、本実施形態によれば、導体プラグ
３６ｂ近傍において導体プラグ３６ｂの上面のみならず
側面にも蓄積電極６８を形成するようにしたので、導体
プラグ３６ｂの側面近傍において蓄積電極６８の表面積
を大きくすることができ、これにより蓄積電極６８の高
さを低く抑えることが可能となる。
【００３１】（半導体装置の製造方法）次に、本実施形
態による半導体装置の製造方法を図４乃至図８を用いて
説明する。まず、図４（ａ）に示すように、ＬＯＣＯＳ
法により、シリコン基板１０表面に素子分離膜１２を形
成する。この後、シリコン基板１０表面に、ゲート酸化
膜（図示せず）を形成する。
態による半導体装置の製造方法を図４乃至図８を用いて
説明する。まず、図４（ａ）に示すように、ＬＯＣＯＳ
法により、シリコン基板１０表面に素子分離膜１２を形
成する。この後、シリコン基板１０表面に、ゲート酸化
膜（図示せず）を形成する。
【００３２】次に、ＣＶＤ法により、ポリシリコン膜１
４、タングステンシリサイド膜１６、シリコン酸化膜１
８、シリコン窒化膜２０、及びシリコン窒化酸化膜２２
を順に成膜し、積層膜２３を形成する（図４（ｂ）参
照）。次に、積層膜２３を所定の形状にパターニングす
ることにより、ポリシリコン膜１４及びタングステンシ
リサイド膜１６より成るポリサイド構造のゲート電極２
４を形成する。この後、積層膜２３をマスクとしてシリ
コン基板１０に不純物イオンを注入し、積層膜２３に自
己整合でソース／ドレイン拡散層２６ａ、２６ｂを形成
する（図４（ｃ）参照）。
４、タングステンシリサイド膜１６、シリコン酸化膜１
８、シリコン窒化膜２０、及びシリコン窒化酸化膜２２
を順に成膜し、積層膜２３を形成する（図４（ｂ）参
照）。次に、積層膜２３を所定の形状にパターニングす
ることにより、ポリシリコン膜１４及びタングステンシ
リサイド膜１６より成るポリサイド構造のゲート電極２
４を形成する。この後、積層膜２３をマスクとしてシリ
コン基板１０に不純物イオンを注入し、積層膜２３に自
己整合でソース／ドレイン拡散層２６ａ、２６ｂを形成
する（図４（ｃ）参照）。
【００３３】次に、全面にシリコン窒化膜を形成し、シ
リコン基板１０、素子分離膜１２、積層膜２３の表面が
露出するまで異方性エッチングを行い、これにより積層
膜２３の側壁にサイドウォール絶縁膜２８を形成する。
次に、全面に、膜厚約２０ｎｍのシリコン窒化膜より成
るストッパ膜３０を形成する。この後、ＣＶＤ法によ
り、膜厚約０．５μｍのＢＰＳＧ膜より成り、エッチン
グ特性がストッパ膜３０と異なる層間絶縁膜３２を形成
する。この後、リフロー法とＣＭＰ法により、層間絶縁
膜３２の表面を平坦化する（図４（ｄ）参照）。
リコン基板１０、素子分離膜１２、積層膜２３の表面が
露出するまで異方性エッチングを行い、これにより積層
膜２３の側壁にサイドウォール絶縁膜２８を形成する。
次に、全面に、膜厚約２０ｎｍのシリコン窒化膜より成
るストッパ膜３０を形成する。この後、ＣＶＤ法によ
り、膜厚約０．５μｍのＢＰＳＧ膜より成り、エッチン
グ特性がストッパ膜３０と異なる層間絶縁膜３２を形成
する。この後、リフロー法とＣＭＰ法により、層間絶縁
膜３２の表面を平坦化する（図４（ｄ）参照）。
【００３４】次に、ストッパ膜３０に対して高い選択比
で層間絶縁膜３２をエッチングし、この後、露出したス
トッパ膜３０をエッチングすることにより、ソース／ド
レイン拡散層２６ｂ表面を露出するコンタクトホール３
４を形成する（図５（ａ）参照）。次に、ＣＶＤ法によ
り、全面にポリシリコン膜を形成する。この後、ＣＭＰ
法により層間絶縁膜３２表面が露出するまでポリシリコ
ン膜を研磨し、これによりコンタクトホール３４内に埋
め込まれ、ポリシリコン膜より成る導体プラグ３６ａを
形成する（図５（ｂ）参照、図２参照）。
で層間絶縁膜３２をエッチングし、この後、露出したス
トッパ膜３０をエッチングすることにより、ソース／ド
レイン拡散層２６ｂ表面を露出するコンタクトホール３
４を形成する（図５（ａ）参照）。次に、ＣＶＤ法によ
り、全面にポリシリコン膜を形成する。この後、ＣＭＰ
法により層間絶縁膜３２表面が露出するまでポリシリコ
ン膜を研磨し、これによりコンタクトホール３４内に埋
め込まれ、ポリシリコン膜より成る導体プラグ３６ａを
形成する（図５（ｂ）参照、図２参照）。
【００３５】次に、全面に、ＣＶＤ法により、膜厚約
０．１μｍのシリコン酸化膜３８を形成する（図５
（ｃ）参照）。次に、ストッパ膜３０に対して高い選択
比でシリコン酸化膜３８及び層間絶縁膜３２をエッチン
グし、この後、露出したストッパ膜３０をエッチングす
ることにより、ソース／ドレイン拡散層２６ａ表面を露
出するコンタクトホール４０を形成する（図６（ａ）参
照）。
０．１μｍのシリコン酸化膜３８を形成する（図５
（ｃ）参照）。次に、ストッパ膜３０に対して高い選択
比でシリコン酸化膜３８及び層間絶縁膜３２をエッチン
グし、この後、露出したストッパ膜３０をエッチングす
ることにより、ソース／ドレイン拡散層２６ａ表面を露
出するコンタクトホール４０を形成する（図６（ａ）参
照）。
【００３６】次に、全面に、ＣＶＤ法により、ポリシリ
コン膜４２、タングステンシリサイド膜４４、シリコン
酸化膜４６、シリコン窒化膜４８、シリコン窒化酸化膜
５０を順に成膜することにより、これらより成る積層膜
５２を形成する。この後、積層膜５２を所定の形状にパ
ターニングすることにより、ポリシリコン膜４２及びタ
ングステンシリサイド膜４４より成るポリサイド構造の
ビット線５４を形成する（図６（ｂ）参照）。
コン膜４２、タングステンシリサイド膜４４、シリコン
酸化膜４６、シリコン窒化膜４８、シリコン窒化酸化膜
５０を順に成膜することにより、これらより成る積層膜
５２を形成する。この後、積層膜５２を所定の形状にパ
ターニングすることにより、ポリシリコン膜４２及びタ
ングステンシリサイド膜４４より成るポリサイド構造の
ビット線５４を形成する（図６（ｂ）参照）。
【００３７】次に、全面にシリコン窒化膜を形成し、シ
リコン酸化膜３８、及び積層膜５２の表面が露出するま
で異方性エッチングを行い、これにより積層膜５２の側
壁にサイドウォール絶縁膜５６を形成する。このサイド
ウォール絶縁膜５６は、微細コンタクトの位置ずれマー
ジンを大きく確保するためにＳＡＣを形成するためのも
のである。
リコン酸化膜３８、及び積層膜５２の表面が露出するま
で異方性エッチングを行い、これにより積層膜５２の側
壁にサイドウォール絶縁膜５６を形成する。このサイド
ウォール絶縁膜５６は、微細コンタクトの位置ずれマー
ジンを大きく確保するためにＳＡＣを形成するためのも
のである。
【００３８】なお、この後、サイドウォール絶縁膜５６
をマスクとしてシリコン酸化膜３８をエッチングするこ
とにより、導体プラグ３６ａの上面を露出してもよい。
次に、全面に、ＣＶＤ法により、膜厚約２０ｎｍのシリ
コン窒化膜より成るストッパ膜５８を形成する。次に、
全面に、ＣＶＤ法により、膜厚約０．５μｍのＢＰＳＧ
膜より成り、ストッパ膜５８とエッチング特性が異なる
層間絶縁膜６０を形成する。この後、ＣＭＰ法により、
層間絶縁膜６０の表面を平坦化する（図６（ｃ）参
照）。
をマスクとしてシリコン酸化膜３８をエッチングするこ
とにより、導体プラグ３６ａの上面を露出してもよい。
次に、全面に、ＣＶＤ法により、膜厚約２０ｎｍのシリ
コン窒化膜より成るストッパ膜５８を形成する。次に、
全面に、ＣＶＤ法により、膜厚約０．５μｍのＢＰＳＧ
膜より成り、ストッパ膜５８とエッチング特性が異なる
層間絶縁膜６０を形成する。この後、ＣＭＰ法により、
層間絶縁膜６０の表面を平坦化する（図６（ｃ）参
照）。
【００３９】次に、ストッパ膜５８に対して高い選択比
で層間絶縁膜６０をエッチングし、この後、露出したス
トッパ膜５８をエッチングし、更に露出したシリコン酸
化膜３８をエッチングすることにより、導体プラグ３６
ａ上面を露出するコンタクトホール６２を形成する。次
に、全面に、ＣＶＤ法により、ポリシリコン膜を形成す
る。この後、ＣＭＰ法により層間絶縁膜６０表面が露出
するまでポリシリコン膜を研磨し、これによりコンタク
トホール６２内に埋め込まれ、ポリシリコン膜より成る
導体プラグ３６ｂを形成する（図７（ａ）参照）。
で層間絶縁膜６０をエッチングし、この後、露出したス
トッパ膜５８をエッチングし、更に露出したシリコン酸
化膜３８をエッチングすることにより、導体プラグ３６
ａ上面を露出するコンタクトホール６２を形成する。次
に、全面に、ＣＶＤ法により、ポリシリコン膜を形成す
る。この後、ＣＭＰ法により層間絶縁膜６０表面が露出
するまでポリシリコン膜を研磨し、これによりコンタク
トホール６２内に埋め込まれ、ポリシリコン膜より成る
導体プラグ３６ｂを形成する（図７（ａ）参照）。
【００４０】次に、全面に、ＣＶＤ法により、膜厚約
１．７μｍのＢＰＳＧ膜６４を形成する。この後、スト
ッパ膜５８に対して高い選択比でＢＰＳＧ膜６４及び層
間絶縁膜６０をエッチングし、導体プラグ３６ｂの上面
及び側面を露出する開口部６６を形成する。エッチング
ストッパとして機能するストッパ膜５８が導体プラグ３
６ｂの下面近傍に位置しているので、このエッチングに
より導体プラグ３６ｂの側面までもが大きく露出するこ
ととなる。従来の半導体装置では導体プラグの上面しか
露出しなかったため、導体プラグの上面より上方に蓄積
電極が形成されていたが、本実施形態では導体プラグ３
６ｂの上面のみならず側面までもが露出されるので、後
工程で蓄積電極６８を形成する際に、導体プラグ３６ｂ
側面近傍において蓄積電極６８の表面積が大きくなり、
これにより容量の大きいキャパシタ７９が形成されるこ
ととなる（図７（ｂ）参照）。
１．７μｍのＢＰＳＧ膜６４を形成する。この後、スト
ッパ膜５８に対して高い選択比でＢＰＳＧ膜６４及び層
間絶縁膜６０をエッチングし、導体プラグ３６ｂの上面
及び側面を露出する開口部６６を形成する。エッチング
ストッパとして機能するストッパ膜５８が導体プラグ３
６ｂの下面近傍に位置しているので、このエッチングに
より導体プラグ３６ｂの側面までもが大きく露出するこ
ととなる。従来の半導体装置では導体プラグの上面しか
露出しなかったため、導体プラグの上面より上方に蓄積
電極が形成されていたが、本実施形態では導体プラグ３
６ｂの上面のみならず側面までもが露出されるので、後
工程で蓄積電極６８を形成する際に、導体プラグ３６ｂ
側面近傍において蓄積電極６８の表面積が大きくなり、
これにより容量の大きいキャパシタ７９が形成されるこ
ととなる（図７（ｂ）参照）。
【００４１】次に、全面に、ＣＶＤ法により、膜厚約
０．０５μｍのポリシリコン膜を形成する。この後、全
面に、レジストを塗布しレジスト膜７０を形成する。こ
の後、ＣＭＰ法によりＢＰＳＧ膜表面が露出するまでポ
リシリコン膜及びレジスト膜７０を研磨する。これによ
り、開口部６６の内側に、ポリシリコン膜より成る蓄積
電極６８が形成される。ポリシリコン膜を形成する際、
開口部６６の内側においては導体プラグ３６ｂの側面ま
でもが十分露出しているため、蓄積電極６８は導体プラ
グ３６ｂの上面のみならず側面にも形成される。これに
より、導体プラグ３６ｂの上面のみならず側面にも蓄積
電極６８が形成されるので、蓄積電極６８が導体プラグ
３６ｂに確実に固定されることとなる。また、導体プラ
グ３６ｂの上面のみならず側面にまでも蓄積電極６８が
形成されるので、導体プラグ３６ｂ近傍における蓄積電
極６８の表面積が大きくなり、これにより蓄積電極６８
の高さを低く抑えることが可能となり、ひいてはキャパ
シタ７９の高さを低く抑えることが可能となる。
０．０５μｍのポリシリコン膜を形成する。この後、全
面に、レジストを塗布しレジスト膜７０を形成する。こ
の後、ＣＭＰ法によりＢＰＳＧ膜表面が露出するまでポ
リシリコン膜及びレジスト膜７０を研磨する。これによ
り、開口部６６の内側に、ポリシリコン膜より成る蓄積
電極６８が形成される。ポリシリコン膜を形成する際、
開口部６６の内側においては導体プラグ３６ｂの側面ま
でもが十分露出しているため、蓄積電極６８は導体プラ
グ３６ｂの上面のみならず側面にも形成される。これに
より、導体プラグ３６ｂの上面のみならず側面にも蓄積
電極６８が形成されるので、蓄積電極６８が導体プラグ
３６ｂに確実に固定されることとなる。また、導体プラ
グ３６ｂの上面のみならず側面にまでも蓄積電極６８が
形成されるので、導体プラグ３６ｂ近傍における蓄積電
極６８の表面積が大きくなり、これにより蓄積電極６８
の高さを低く抑えることが可能となり、ひいてはキャパ
シタ７９の高さを低く抑えることが可能となる。
【００４２】次に、ストッパ膜５８をエッチングストッ
パとして、ＨＦ系のウェットエッチングによりＢＰＳＧ
膜６４を除去する。蓄積電極６８が導体プラグ３６ｂに
確実に固定されているため、このウエットエッチングに
おいて蓄積電極６８が導体プラグ３６ｂから剥離してし
まうことが防止され、また、薬液がエッチングされるべ
きでない領域にまで染み込んでしまうことも防止される
（図８（ａ）参照）。
パとして、ＨＦ系のウェットエッチングによりＢＰＳＧ
膜６４を除去する。蓄積電極６８が導体プラグ３６ｂに
確実に固定されているため、このウエットエッチングに
おいて蓄積電極６８が導体プラグ３６ｂから剥離してし
まうことが防止され、また、薬液がエッチングされるべ
きでない領域にまで染み込んでしまうことも防止される
（図８（ａ）参照）。
【００４３】次に、アッシングにより、蓄積電極６８の
内側に残されたレジスト膜７０を除去する。次に、キャ
パシタ７９の特性改善のため、ＲＴＮ（Rapid Thermal
Nitridation、高速窒化）処理によりポリシリコン膜よ
り成る蓄積電極６８の表面を約２ｎｍ窒化する。この
後、全面に、ＣＶＤ法により、膜厚約８ｎｍのタンタル
酸化膜７２を形成する。このタンタル酸化膜７２は、キ
ャパシタ７９の誘電体としての機能するものである。
内側に残されたレジスト膜７０を除去する。次に、キャ
パシタ７９の特性改善のため、ＲＴＮ（Rapid Thermal
Nitridation、高速窒化）処理によりポリシリコン膜よ
り成る蓄積電極６８の表面を約２ｎｍ窒化する。この
後、全面に、ＣＶＤ法により、膜厚約８ｎｍのタンタル
酸化膜７２を形成する。このタンタル酸化膜７２は、キ
ャパシタ７９の誘電体としての機能するものである。
【００４４】次に、キャパシタ７９の特性改善のため、
約８００℃の酸化熱処理又はＯ2プラズマアニール等を
行う。この後、ＣＶＤ法により、膜厚０．０５μｍのチ
タン窒化膜７４を形成し、この後、膜厚０．１μｍのポ
リシリコン膜７６を形成することにより、チタン窒化膜
７４及びポリシリコン膜７６より成る対向電極７７を形
成する（図８（ｂ）参照、図３参照）。こうして、最小
線幅０．２μｍ程度の微細な半導体装置が形成される。
約８００℃の酸化熱処理又はＯ2プラズマアニール等を
行う。この後、ＣＶＤ法により、膜厚０．０５μｍのチ
タン窒化膜７４を形成し、この後、膜厚０．１μｍのポ
リシリコン膜７６を形成することにより、チタン窒化膜
７４及びポリシリコン膜７６より成る対向電極７７を形
成する（図８（ｂ）参照、図３参照）。こうして、最小
線幅０．２μｍ程度の微細な半導体装置が形成される。
【００４５】なお、開口部６６を形成する工程では、高
いアスペクト比の開口部６６を形成するため、エッチン
グ時にフォトレジストまでもがエッチングされて薄くな
ってしまうことが課題である。しかし、フォトレジスト
に対して高い選択比でＢＰＳＧ膜６４及び層間絶縁膜６
０をエッチングすることによりフォトレジストがエッチ
ングされてしまうのを低減することができる。
いアスペクト比の開口部６６を形成するため、エッチン
グ時にフォトレジストまでもがエッチングされて薄くな
ってしまうことが課題である。しかし、フォトレジスト
に対して高い選択比でＢＰＳＧ膜６４及び層間絶縁膜６
０をエッチングすることによりフォトレジストがエッチ
ングされてしまうのを低減することができる。
【００４６】フォトレジストに対して高い選択比でＢＰ
ＳＧ膜６４及び層間絶縁膜６０をエッチングすると、図
９に示すように、ストッパ膜５８と導体プラグ３６ｂと
の間の領域６７では、エッチング面積が小さいためにエ
ッチストップが起こる場合がある。エッチストップが起
こると、層間絶縁膜６０の一部がエッチングされずにス
トッパ膜５８上に残ってしまうが、導体プラグ３６ｂ側
面の露出面積が十分に確保できているので、開口部６６
内でストッパ膜５８が完全に露出するまでエッチングし
なくてもよい。
ＳＧ膜６４及び層間絶縁膜６０をエッチングすると、図
９に示すように、ストッパ膜５８と導体プラグ３６ｂと
の間の領域６７では、エッチング面積が小さいためにエ
ッチストップが起こる場合がある。エッチストップが起
こると、層間絶縁膜６０の一部がエッチングされずにス
トッパ膜５８上に残ってしまうが、導体プラグ３６ｂ側
面の露出面積が十分に確保できているので、開口部６６
内でストッパ膜５８が完全に露出するまでエッチングし
なくてもよい。
【００４７】そして、図９に示すようなエッチストップ
が起こった場合には、図１０に示すような半導体装置が
製造されることとなる。このように本実施形態によれ
ば、導体プラグの上面のみならず側面にまで蓄積電極が
形成されるので、蓄積電極が導体プラグに確実に固定さ
れることとなり、これによりウエットエッチングを行っ
た際に蓄積電極が導体プラグから剥離してしまうのを防
止することができる。また、蓄積電極が導体プラグに確
実に固定されているので、エッチングされるべきでない
領域にまで薬液が染み込んでしまうことがなく、これに
より半導体装置の製造における歩留りを向上することが
できる。また、導体プラグの上面のみならず側面にまで
蓄積電極が形成されるので、導体プラグ近傍におけるキ
ャパシタの電極面積を大きくすることができ、これによ
りキャパシタの高さを低く抑えることができる。
が起こった場合には、図１０に示すような半導体装置が
製造されることとなる。このように本実施形態によれ
ば、導体プラグの上面のみならず側面にまで蓄積電極が
形成されるので、蓄積電極が導体プラグに確実に固定さ
れることとなり、これによりウエットエッチングを行っ
た際に蓄積電極が導体プラグから剥離してしまうのを防
止することができる。また、蓄積電極が導体プラグに確
実に固定されているので、エッチングされるべきでない
領域にまで薬液が染み込んでしまうことがなく、これに
より半導体装置の製造における歩留りを向上することが
できる。また、導体プラグの上面のみならず側面にまで
蓄積電極が形成されるので、導体プラグ近傍におけるキ
ャパシタの電極面積を大きくすることができ、これによ
りキャパシタの高さを低く抑えることができる。
【００４８】［第２実施形態］本発明の第２実施形態に
よる半導体装置及びその製造方法を図１１乃至図１４を
用いて説明する。図１１は、本実施形態による半導体装
置の構造を示す断面図である。図１２乃至図１４は、本
実施形態による半導体装置の製造方法を示す工程断面図
である。図１乃至図９に示す第１実施形態による半導体
装置及びその製造方法と同一の構成要素には、同一の符
号を付して説明を省略または簡潔にする。
よる半導体装置及びその製造方法を図１１乃至図１４を
用いて説明する。図１１は、本実施形態による半導体装
置の構造を示す断面図である。図１２乃至図１４は、本
実施形態による半導体装置の製造方法を示す工程断面図
である。図１乃至図９に示す第１実施形態による半導体
装置及びその製造方法と同一の構成要素には、同一の符
号を付して説明を省略または簡潔にする。
【００４９】（半導体装置）まず、本実施形態による半
導体装置を図１１を用いて説明する。本実施形態による
半導体装置は、第１実施形態で形成した導体プラグ３６
ｂを形成することなく、導体プラグ３６ａに直接蓄積電
極６８が接続されている。そして、キャパシタ７９が層
間絶縁膜８０により覆われており、層間絶縁膜８０上に
ビット線５４が形成されている。
導体装置を図１１を用いて説明する。本実施形態による
半導体装置は、第１実施形態で形成した導体プラグ３６
ｂを形成することなく、導体プラグ３６ａに直接蓄積電
極６８が接続されている。そして、キャパシタ７９が層
間絶縁膜８０により覆われており、層間絶縁膜８０上に
ビット線５４が形成されている。
【００５０】層間絶縁膜８０上に形成されたビット線５
４は、層間絶縁膜８０に形成されたコンタクトホール４
０、及び開口部７８を介して転送トランジスタのソース
／ドレイン拡散層２６ａに接続されている。このよう
に、本実施形態によれば、キャパシタの上方にビット線
が形成されている半導体装置であっても、第１実施形態
と同様の効果を得ることができる。
４は、層間絶縁膜８０に形成されたコンタクトホール４
０、及び開口部７８を介して転送トランジスタのソース
／ドレイン拡散層２６ａに接続されている。このよう
に、本実施形態によれば、キャパシタの上方にビット線
が形成されている半導体装置であっても、第１実施形態
と同様の効果を得ることができる。
【００５１】（半導体装置の製造方法）次に、本実施形
態による半導体装置の製造方法を図１２乃至図１４を用
いて説明する。本実施形態による半導体装置の製造方法
は、図５（ｂ）に示す導体プラグ３６ａを形成する工程
までは第１実施形態と同様であるので、説明を省略す
る。
態による半導体装置の製造方法を図１２乃至図１４を用
いて説明する。本実施形態による半導体装置の製造方法
は、図５（ｂ）に示す導体プラグ３６ａを形成する工程
までは第１実施形態と同様であるので、説明を省略す
る。
【００５２】導体プラグ３６ａを形成した後、全面に、
ＣＶＤ法により、膜厚約１．０μｍのＢＰＳＧ膜６４を
形成する。次に、ストッパ膜３０に対して高い選択比で
ＢＰＳＧ膜６４及び層間絶縁膜３２をエッチングし、導
体プラグ３６ａの上面及び側面を露出する開口部６６を
形成する。エッチングストッパとして機能するストッパ
膜３０が導体プラグ３６ａの下面近傍に位置しているの
で、このエッチングにより導体プラグ３６ａの側面まで
もが大きく露出することとなる（図１２（ａ）参照）。
ＣＶＤ法により、膜厚約１．０μｍのＢＰＳＧ膜６４を
形成する。次に、ストッパ膜３０に対して高い選択比で
ＢＰＳＧ膜６４及び層間絶縁膜３２をエッチングし、導
体プラグ３６ａの上面及び側面を露出する開口部６６を
形成する。エッチングストッパとして機能するストッパ
膜３０が導体プラグ３６ａの下面近傍に位置しているの
で、このエッチングにより導体プラグ３６ａの側面まで
もが大きく露出することとなる（図１２（ａ）参照）。
【００５３】次に、第１実施形態と同様にして、全面に
ポリシリコン膜を形成し、全面にレジスト膜７０を形成
し、この後、ポリシリコン膜及びレジスト膜７０を研磨
することにより、蓄積電極６８を形成する。ポリシリコ
ン膜を形成する際、開口部６６内においては導体プラグ
３６ａの側面までもが十分露出しているため、蓄積電極
６８は導体プラグ３６ａの上面のみならず側面にも形成
されることとなる。これにより、導体プラグ３６ａの側
面にも蓄積電極６８が形成されるので、蓄積電極６８が
導体プラグ３６ａに確実に固定されることとなる。ま
た、蓄積電極６８が導体プラグ３６ａの上面のみならず
側面にも形成されるので、導体プラグ３６ａ近傍におけ
る蓄積電極６８の表面積が大きくなり、これにより蓄積
電極６８の高さを低く抑えることが可能となり、ひいて
はキャパシタ７９の高さを抑制することが可能となる。
ポリシリコン膜を形成し、全面にレジスト膜７０を形成
し、この後、ポリシリコン膜及びレジスト膜７０を研磨
することにより、蓄積電極６８を形成する。ポリシリコ
ン膜を形成する際、開口部６６内においては導体プラグ
３６ａの側面までもが十分露出しているため、蓄積電極
６８は導体プラグ３６ａの上面のみならず側面にも形成
されることとなる。これにより、導体プラグ３６ａの側
面にも蓄積電極６８が形成されるので、蓄積電極６８が
導体プラグ３６ａに確実に固定されることとなる。ま
た、蓄積電極６８が導体プラグ３６ａの上面のみならず
側面にも形成されるので、導体プラグ３６ａ近傍におけ
る蓄積電極６８の表面積が大きくなり、これにより蓄積
電極６８の高さを低く抑えることが可能となり、ひいて
はキャパシタ７９の高さを抑制することが可能となる。
【００５４】次に、第１実施形態と同様にして、層間絶
縁膜３２及びＢＰＳＧ膜６４を除去する（図１２（ｂ）
参照）。次に、第１実施形態と同様に、蓄積電極６８の
内側に残されたレジスト膜７０を除去する。この後、蓄
積電極６８の表面を窒化し、この後、タンタル酸化膜７
２を形成する。この後、酸化熱処理又はＯ2プラズマア
ニール等を行う。この後、チタン窒化膜７４、ポリシリ
コン膜７６より成る対向電極７７を形成する。
縁膜３２及びＢＰＳＧ膜６４を除去する（図１２（ｂ）
参照）。次に、第１実施形態と同様に、蓄積電極６８の
内側に残されたレジスト膜７０を除去する。この後、蓄
積電極６８の表面を窒化し、この後、タンタル酸化膜７
２を形成する。この後、酸化熱処理又はＯ2プラズマア
ニール等を行う。この後、チタン窒化膜７４、ポリシリ
コン膜７６より成る対向電極７７を形成する。
【００５５】次に、後工程でコンタクトホール４０を形
成するため、コンタクトホール４０が形成される領域の
近傍のタンタル酸化膜７２、チタン窒化膜７４、ポリシ
リコン膜７６は事前に除去しておく必要がある。そこ
で、ストッパ膜３０をストッパとしてタンタル酸化膜７
２、チタン窒化膜７４、ポリシリコン膜７６をエッチン
グし、開口部７８を形成する（図１３（ａ）参照）。
成するため、コンタクトホール４０が形成される領域の
近傍のタンタル酸化膜７２、チタン窒化膜７４、ポリシ
リコン膜７６は事前に除去しておく必要がある。そこ
で、ストッパ膜３０をストッパとしてタンタル酸化膜７
２、チタン窒化膜７４、ポリシリコン膜７６をエッチン
グし、開口部７８を形成する（図１３（ａ）参照）。
【００５６】次に、ＣＶＤ法により、膜厚約２．０μｍ
のＢＰＳＧ膜より成る層間絶縁膜８０を形成する。次
に、リフロー法とＣＭＰ法により、層間絶縁膜８０の表
面を平坦化する。次に、ストッパ膜３０に対して高い選
択比で層間絶縁膜８０をエッチングし、この後、露出し
たストッパ膜３０をエッチングすることにより、ソース
／ドレイン拡散層２６ａに達するコンタクトホール４０
を形成する（図１３（ｂ）参照）。
のＢＰＳＧ膜より成る層間絶縁膜８０を形成する。次
に、リフロー法とＣＭＰ法により、層間絶縁膜８０の表
面を平坦化する。次に、ストッパ膜３０に対して高い選
択比で層間絶縁膜８０をエッチングし、この後、露出し
たストッパ膜３０をエッチングすることにより、ソース
／ドレイン拡散層２６ａに達するコンタクトホール４０
を形成する（図１３（ｂ）参照）。
【００５７】次に、第１実施形態と同様にして、全面
に、ポリシリコン膜４２、タングステンシリサイド膜４
４、シリコン酸化膜４６、シリコン窒化膜４８、シリコ
ン窒化酸化膜５０を順に成膜して積層膜５２を形成す
る。この後、積層膜５２を所定の形状にパターニング
し、ポリシリコン膜４２及びタングステンシリサイド膜
４４より成るビット線５４を形成する（図１４参照）。
に、ポリシリコン膜４２、タングステンシリサイド膜４
４、シリコン酸化膜４６、シリコン窒化膜４８、シリコ
ン窒化酸化膜５０を順に成膜して積層膜５２を形成す
る。この後、積層膜５２を所定の形状にパターニング
し、ポリシリコン膜４２及びタングステンシリサイド膜
４４より成るビット線５４を形成する（図１４参照）。
【００５８】こうして、最小線幅０．２μｍ程度の微細
な半導体装置が形成される。このように本実施形態によ
れば、キャパシタの上方にビット線を形成される半導体
装置の製造方法であっても、第１実施形態と同様の効果
を得ることができる。 ［第３実施形態］本発明の第３実施形態による半導体装
置及びその製造方法を図１５乃至図１７を用いて説明す
る。図１５は、本実施形態による半導体装置の構造を示
す断面図である。図１６及び図１７は、本実施形態によ
る半導体装置の製造方法を示す工程断面図である。図１
乃至図１４に示す第１又は第２実施形態による半導体装
置及びその製造方法と同一の構成要素には、同一の符号
を付して説明を省略または簡潔にする。
な半導体装置が形成される。このように本実施形態によ
れば、キャパシタの上方にビット線を形成される半導体
装置の製造方法であっても、第１実施形態と同様の効果
を得ることができる。 ［第３実施形態］本発明の第３実施形態による半導体装
置及びその製造方法を図１５乃至図１７を用いて説明す
る。図１５は、本実施形態による半導体装置の構造を示
す断面図である。図１６及び図１７は、本実施形態によ
る半導体装置の製造方法を示す工程断面図である。図１
乃至図１４に示す第１又は第２実施形態による半導体装
置及びその製造方法と同一の構成要素には、同一の符号
を付して説明を省略または簡潔にする。
【００５９】（半導体装置）まず、本実施形態による半
導体装置を図１５を用いて説明する。本実施形態による
半導体装置は、ビット線５４に自己整合でソース／ドレ
イン拡散層２６ｂ表面まで形成されたコンタクトホール
３４内に、同一導電膜より成る導体プラグ３６が形成さ
れている点、及びシリコン酸化膜３８が形成されていな
い点の他は、第１実施形態による半導体装置と同様であ
る。
導体装置を図１５を用いて説明する。本実施形態による
半導体装置は、ビット線５４に自己整合でソース／ドレ
イン拡散層２６ｂ表面まで形成されたコンタクトホール
３４内に、同一導電膜より成る導体プラグ３６が形成さ
れている点、及びシリコン酸化膜３８が形成されていな
い点の他は、第１実施形態による半導体装置と同様であ
る。
【００６０】本実施形態によれば、導体プラグ３６が同
一導電層より成るので、簡略な工程で形成することがで
きる。 （半導体装置の製造方法）本実施形態による半導体装置
の製造方法は、図４（ｄ）に示す層間絶縁膜３２を平坦
化する工程までは第１実施形態と同様であるので、説明
を省略する。
一導電層より成るので、簡略な工程で形成することがで
きる。 （半導体装置の製造方法）本実施形態による半導体装置
の製造方法は、図４（ｄ）に示す層間絶縁膜３２を平坦
化する工程までは第１実施形態と同様であるので、説明
を省略する。
【００６１】次に、第１実施形態と同様にして、ソース
／ドレイン拡散層２６ａに達するコンタクトホール４０
をサイドウォール絶縁膜２８に自己整合で形成する（図
１６（ａ）参照）。次に、第１実施形態と同様にして、
積層膜５２を形成する（図１６（ｂ）参照）。
／ドレイン拡散層２６ａに達するコンタクトホール４０
をサイドウォール絶縁膜２８に自己整合で形成する（図
１６（ａ）参照）。次に、第１実施形態と同様にして、
積層膜５２を形成する（図１６（ｂ）参照）。
【００６２】次に、サイドウォール絶縁膜５６、ストッ
パ膜５８、層間絶縁膜６０を形成し、層間絶縁膜６０の
表面を平坦化する（図１６（ｃ）参照）。次に、ソース
／ドレイン拡散層２６ｂ表面を露出するコンタクトホー
ル３４を形成するため、ストッパ膜５８に対して高い選
択比で層間絶縁膜６０をエッチングし、この後、露出し
たストッパ膜５８をエッチングする（図１７（ａ）参
照）。
パ膜５８、層間絶縁膜６０を形成し、層間絶縁膜６０の
表面を平坦化する（図１６（ｃ）参照）。次に、ソース
／ドレイン拡散層２６ｂ表面を露出するコンタクトホー
ル３４を形成するため、ストッパ膜５８に対して高い選
択比で層間絶縁膜６０をエッチングし、この後、露出し
たストッパ膜５８をエッチングする（図１７（ａ）参
照）。
【００６３】そして更に、ストッパ膜３０に対して高い
選択比で層間絶縁膜３２をエッチングし、この後、露出
したストッパ膜３０をエッチングすることにより、ソー
ス／ドレイン拡散層２６ｂに達するコンタクトホール３
４を形成する。次に、ＣＶＤ法により、全面にポリシリ
コン膜を形成する。この後、ＣＭＰ法により層間絶縁膜
６０表面が露出するまでポリシリコン膜を研磨し、これ
によりコンタクトホール３４内に埋め込まれ、ポリシリ
コン膜より成る導体プラグ３６を形成する（図１７
（ｂ）参照）。
選択比で層間絶縁膜３２をエッチングし、この後、露出
したストッパ膜３０をエッチングすることにより、ソー
ス／ドレイン拡散層２６ｂに達するコンタクトホール３
４を形成する。次に、ＣＶＤ法により、全面にポリシリ
コン膜を形成する。この後、ＣＭＰ法により層間絶縁膜
６０表面が露出するまでポリシリコン膜を研磨し、これ
によりコンタクトホール３４内に埋め込まれ、ポリシリ
コン膜より成る導体プラグ３６を形成する（図１７
（ｂ）参照）。
【００６４】この後の工程は、図７（ｂ）以降に示した
第１実施形態による半導体装置の製造方法と同様であ
る。本実施形態によれば、層間絶縁膜６０表面からソー
ス／ドレイン拡散層２６ｂに達するコンタクトホール３
４を形成し、このコンタクトホール３４内に導体プラグ
３６を１つの工程で形成するので、製造工程を簡略化す
ることができる。
第１実施形態による半導体装置の製造方法と同様であ
る。本実施形態によれば、層間絶縁膜６０表面からソー
ス／ドレイン拡散層２６ｂに達するコンタクトホール３
４を形成し、このコンタクトホール３４内に導体プラグ
３６を１つの工程で形成するので、製造工程を簡略化す
ることができる。
【００６５】［変形実施形態］本発明は上記実施形態に
限らず種々の変形が可能である。例えば、第１実施形態
において、導体プラグ３６ｂを形成する際に、ポリシリ
コン膜を薄く形成することにより導体プラグ３６ｂの上
面に凹部が形成されるようにしてもよい（図１８（ａ）
参照）。これにより、蓄積電極６８が凹部の中にまでも
形成されるので、蓄積電極６８を導体プラグ３６ｂに確
実に固定することができる（図１８（ｂ）参照）。
限らず種々の変形が可能である。例えば、第１実施形態
において、導体プラグ３６ｂを形成する際に、ポリシリ
コン膜を薄く形成することにより導体プラグ３６ｂの上
面に凹部が形成されるようにしてもよい（図１８（ａ）
参照）。これにより、蓄積電極６８が凹部の中にまでも
形成されるので、蓄積電極６８を導体プラグ３６ｂに確
実に固定することができる（図１８（ｂ）参照）。
【００６６】また、第２実施形態において、導体プラグ
３６ａを形成する際に、ポリシリコン膜を薄く形成する
ことにより導体プラグ３６ａに凹部が形成されるように
してもよい。これにより、後工程で形成される蓄積電極
６８が凹部の中にまでも形成されるので、蓄積電極６８
を導体プラグ３６ａに確実に固定することができる。ま
た、第１及び第２実施形態では、シリンダ型のキャパシ
タを例に説明したが、導体プラグに蓄積電極を接続した
後、蓄積電極の周囲の絶縁膜を除去して蓄積電極の表面
を露出するような半導体装置の製造方法であれば、いか
なる半導体装置の製造方法にも適用することができ、例
えばフィン型のキャパシタを形成する場合などにも適用
することができる。
３６ａを形成する際に、ポリシリコン膜を薄く形成する
ことにより導体プラグ３６ａに凹部が形成されるように
してもよい。これにより、後工程で形成される蓄積電極
６８が凹部の中にまでも形成されるので、蓄積電極６８
を導体プラグ３６ａに確実に固定することができる。ま
た、第１及び第２実施形態では、シリンダ型のキャパシ
タを例に説明したが、導体プラグに蓄積電極を接続した
後、蓄積電極の周囲の絶縁膜を除去して蓄積電極の表面
を露出するような半導体装置の製造方法であれば、いか
なる半導体装置の製造方法にも適用することができ、例
えばフィン型のキャパシタを形成する場合などにも適用
することができる。
【００６７】
【発明の効果】以上の通り、本発明によれば、導体プラ
グの上面のみならず側面にまでも蓄積電極を形成するよ
うにしたので、蓄積電極を導体プラグに確実に固定する
ことができ、これによりウエットエッチングを行った際
に蓄積電極が導体プラグから剥離してしまうのを防止す
ることができる。
グの上面のみならず側面にまでも蓄積電極を形成するよ
うにしたので、蓄積電極を導体プラグに確実に固定する
ことができ、これによりウエットエッチングを行った際
に蓄積電極が導体プラグから剥離してしまうのを防止す
ることができる。
【００６８】また、本発明によれば、蓄積電極が導体プ
ラグに確実に固定されているので、エッチングされるべ
きでない領域にまで薬液が染み込んでしまうことがな
く、これにより半導体装置の製造における歩留りを向上
することができる。また、本発明によれば、導体プラグ
の上面のみならず側面にまで蓄積電極が形成されるの
で、導体プラグ近傍におけるキャパシタの電極面積を大
きくすることができ、これによりキャパシタの高さを低
く抑えることができる。
ラグに確実に固定されているので、エッチングされるべ
きでない領域にまで薬液が染み込んでしまうことがな
く、これにより半導体装置の製造における歩留りを向上
することができる。また、本発明によれば、導体プラグ
の上面のみならず側面にまで蓄積電極が形成されるの
で、導体プラグ近傍におけるキャパシタの電極面積を大
きくすることができ、これによりキャパシタの高さを低
く抑えることができる。
【図１】本発明の第１実施形態による半導体装置の構造
を示す断面図である。
を示す断面図である。
【図２】本発明の第１実施形態による半導体装置を示す
平面図である。
平面図である。
【図３】本発明の第１実施形態による半導体装置を示す
他の平面図である。
他の平面図である。
【図４】本発明の第１実施形態による半導体装置の製造
方法を示す工程断面図（その１）である。
方法を示す工程断面図（その１）である。
【図５】本発明の第１実施形態による半導体装置の製造
方法を示す工程断面図（その２）である。
方法を示す工程断面図（その２）である。
【図６】本発明の第１実施形態による半導体装置の製造
方法を示す工程断面図（その３）である。
方法を示す工程断面図（その３）である。
【図７】本発明の第１実施形態による半導体装置の製造
方法を示す工程断面図（その４）である。
方法を示す工程断面図（その４）である。
【図８】本発明の第１実施形態による半導体装置の製造
方法を示す工程断面図（その５）である。
方法を示す工程断面図（その５）である。
【図９】本発明の第１実施形態による半導体装置の製造
方法の他の例を示す工程断面図（その１）である。
方法の他の例を示す工程断面図（その１）である。
【図１０】本発明の第１実施形態による半導体装置の製
造方法の他の例を示す工程断面図（その２）である。
造方法の他の例を示す工程断面図（その２）である。
【図１１】本発明の第２実施形態による半導体装置の構
造を示す断面図である。
造を示す断面図である。
【図１２】本発明の第２実施形態による半導体装置の製
造方法を示す工程断面図（その１）である。
造方法を示す工程断面図（その１）である。
【図１３】本発明の第２実施形態による半導体装置の製
造方法を示す工程断面図（その２）である。
造方法を示す工程断面図（その２）である。
【図１４】本発明の第２実施形態による半導体装置の製
造方法を示す工程断面図（その３）である。
造方法を示す工程断面図（その３）である。
【図１５】本発明の第３実施形態による半導体装置の構
造を示す断面図である。
造を示す断面図である。
【図１６】本発明の第３実施形態による半導体装置の製
造方法を示す工程断面図（その１）である。
造方法を示す工程断面図（その１）である。
【図１７】本発明の第３実施形態による半導体装置の製
造方法を示す工程断面図（その２）である。
造方法を示す工程断面図（その２）である。
【図１８】本発明の変形実施形態による半導体装置の製
造方法を示す工程断面図である。
造方法を示す工程断面図である。
【図１９】従来の半導体装置の製造方法を示す工程断面
図（その１）である。
図（その１）である。
【図２０】従来の半導体装置の製造方法を示す工程断面
図（その２）である。
図（その２）である。
【図２１】従来の半導体装置の製造方法を示す工程断面
図（その３）である。
図（その３）である。
【図２２】従来の半導体装置の製造方法を示す工程断面
図（その４）である。
図（その４）である。
【図２３】従来の半導体装置の製造方法を示す工程断面
図（その５）である。
図（その５）である。
１０…シリコン基板 １１…素子領域 １２…素子分離膜 １４…ポリシリコン膜 １６…タングステンシリサイド膜 １８…シリコン酸化膜 ２０…シリコン窒化膜 ２２…シリコン窒化酸化膜 ２３…積層膜 ２４…ゲート電極 ２６ａ、２６ｂ…ソース／ドレイン拡散層 ２８…サイドウォール絶縁膜 ３０…ストッパ膜 ３２…層間絶縁膜 ３４…コンタクトホール ３６、３６ａ、３６ｂ…導体プラグ ３８…シリコン酸化膜 ４０…コンタクトホール ４２…ポリシリコン膜 ４４…Ｓｉ膜 ４６…シリコン酸化膜 ４８…シリコン窒化膜 ５０…シリコン窒化酸化膜 ５２…積層膜 ５４…ビット線 ５６…サイドウォール絶縁膜 ５８…ストッパ膜 ６０…層間絶縁膜 ６２…コンタクトホール ６４…ＢＰＳＧ膜 ６６…開口部 ６７…領域 ６８…蓄積電極 ７０…レジスト膜 ７２…タンタル酸化膜 ７４…チタン窒化膜 ７６…ポリシリコン膜 ７７…対向電極 ７８…開口部 ７９…キャパシタ ８０…層間絶縁膜 １１０…シリコン基板 １１２…素子分離膜 １１４…ポリシリコン膜 １１６…タングステンシリサイド膜 １１８…シリコン酸化膜 １２０…シリコン窒化膜 １２２…シリコン窒化酸化膜 １２３…積層膜 １２４…ゲート電極 １２６ａ、１２６ｂ…ソース／ドレイン拡散層 １２８…サイドウォール絶縁膜 １３０…ストッパ膜 １３２…層間絶縁膜 １３４…コンタクトホール １３６ａ、１３６ｂ…導体プラグ １３８…シリコン酸化膜 １４０…コンタクトホール １４２…ポリシリコン膜 １４４…タングステンシリサイド膜 １４６…シリコン酸化膜 １４８…シリコン窒化膜 １５０…シリコン窒化酸化膜 １５２…積層膜 １５４…ビット線 １５６…サイドウォール絶縁膜 １６０…層間絶縁膜 １６１…シリコン窒化膜 １６２…コンタクトホール １６４…ＢＰＳＧ膜 １６６…開口部 １６８…蓄積電極 １７０…レジスト膜 １７２…タンタル酸化膜 １７４…チタン窒化膜 １７６…ポリシリコン膜 １７７…対向電極
Claims (13)
- 【請求項１】 下地基板と、 前記下地基板上に形成された配線と、 前記配線の上面及び側面を覆う第１の絶縁膜と、 前記下地基板、及び前記第１の絶縁膜上に形成されたエ
ッチングストッパ膜と、 前記エッチングストッパ膜を貫いて前記下地基板に接続
され、前記下地基板上に突出する導体プラグと、 前記導体プラグの上面及び側面に一方の電極が接続され
たキャパシタとを有することを特徴とする半導体装置。 - 【請求項２】 請求項１記載の半導体装置において、 前記配線は、ワード線であり、 前記キャパシタを覆う第２の絶縁膜と、 前記第２の絶縁膜上に形成されたビット線とを更に有す
ることを特徴とする半導体装置。 - 【請求項３】 請求項１記載の半導体装置において、 前記配線は、ビット線であり、 前記ビット線は、前記下地基板に形成された転送トラン
ジスタの一方のソース／ドレイン拡散層に接続されてい
ることを特徴とする半導体装置。 - 【請求項４】 請求項３記載の半導体装置において、 前記キャパシタの前記一方の電極は、同一導電層より成
る前記導体プラグにより前記転送トランジスタの他方の
ソース／ドレイン拡散層に接続されていることを特徴と
する半導体装置。 - 【請求項５】 請求項１乃至４のいずれか１項に記載の
半導体装置において、 前記キャパシタの前記一方の電極は、前記エッチングス
トッパ膜から離間して形成されていることを特徴とする
半導体装置。 - 【請求項６】 請求項１乃至５のいずれか１項に記載の
半導体装置において、 前記キャパシタは、シリンダ型のキャパシタであること
を特徴とする半導体装置。 - 【請求項７】 請求項１乃至６のいずれか１項に記載の
半導体装置において、 前記導体プラグの上面には凹部が形成されており、前記
キャパシタの前記一方の電極は、前記凹部内において前
記導体プラグに接続されていることを特徴とする半導体
装置。 - 【請求項８】 下地基板上に、上面及び側面に第１の絶
縁膜が形成された配線を形成する配線形成工程と、 前記下地基板上及び前記配線上に、第２の絶縁膜を形成
する第２絶縁膜形成工程と、 前記第２の絶縁膜上に、エッチング特性が前記第２の絶
縁膜と異なる第３の絶縁膜を形成する第３絶縁膜形成工
程と、 前記第２の絶縁膜及び前記第３の絶縁膜に、前記下地基
板に達するコンタクトホールを形成するコンタクトホー
ル形成工程と、 前記コンタクトホール内に導体プラグを形成する導体プ
ラグ形成工程と、 前記第３の絶縁膜上及び前記導体プラグ上に、エッチン
グ特性が前記第２の絶縁膜と異なる第４の絶縁膜を形成
する第４絶縁膜形成工程と、 前記導体プラグが形成された領域を含む領域の、前記第
３の絶縁膜及び前記第４の絶縁膜に開口部を形成する開
口部形成工程と、 前記開口部の内面に形成され、前記導体プラグの上面及
び側面において前記導体プラグに接続された蓄積電極を
形成する蓄積電極形成工程と、 前記第３の絶縁膜及び前記第４の絶縁膜を前記第２の絶
縁膜をエッチングストッパとしてエッチングするエッチ
ング工程とを有することを特徴とする半導体装置の製造
方法。 - 【請求項９】 請求項８記載の半導体装置の製造方法に
おいて、 前記コンタクトホール形成工程では、前記配線に自己整
合で前記コンタクトホールを形成することを特徴とする
半導体装置の製造方法。 - 【請求項１０】 請求項８又は９記載の半導体装置の製
造方法において、 前記コンタクトホール形成工程は、前記第２の絶縁膜に
対して高い選択比で前記第３の絶縁膜をエッチングする
工程と、前記コンタクトホール内に露出した前記第２の
絶縁膜をエッチングする工程とを有することを特徴とす
る半導体装置の製造方法。 - 【請求項１１】 請求項８乃至１０のいずれか１項に記
載の半導体装置の製造方法において、 前記導体プラグ形成工程では、上面に凹部を有する前記
導体プラグを形成することを特徴とする半導体装置の製
造方法。 - 【請求項１２】 請求項８乃至１１のいずれか１項に記
載の半導体装置の製造方法において、 前記コンタクトホール形成工程では、前記下地基板に形
成された転送トランジスタのソース／ドレイン拡散層に
達する前記コンタクトホールを形成し、 前記導体プラグ形成工程では、前記コンタクトホール内
に前記ソース／ドレイン拡散層に達する前記導体プラグ
を形成することを特徴とする半導体装置の製造方法。 - 【請求項１３】 請求項８乃至１２のいずれか１項に記
載の半導体装置の製造方法において、 前記蓄積電極を一方の電極とするキャパシタを形成する
キャパシタ形成工程と、 前記キャパシタ上方に、前記キャパシタから離間してビ
ット線を形成するビット線形成工程とを有することを特
徴とする半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10028241A JPH11233737A (ja) | 1998-02-10 | 1998-02-10 | 半導体装置及びその製造方法 |
| US09/123,982 US6207988B1 (en) | 1998-02-10 | 1998-07-29 | Semiconductor device and method for fabricating the same |
| US09/774,098 US6420229B2 (en) | 1998-02-10 | 2001-01-31 | Method for fabricating a cylindrical capacitor in which a storage electrode is formed on both the upper and side surfaces of a conductor plug |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10028241A JPH11233737A (ja) | 1998-02-10 | 1998-02-10 | 半導体装置及びその製造方法 |
Publications (1)
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Family
ID=12243102
Family Applications (1)
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|---|---|---|---|
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-
2001
- 2001-01-31 US US09/774,098 patent/US6420229B2/en not_active Expired - Fee Related
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|---|---|
| US6207988B1 (en) | 2001-03-27 |
| US20010019864A1 (en) | 2001-09-06 |
| US6420229B2 (en) | 2002-07-16 |
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