KR20080008074A - 반도체 메모리 소자 및 그 형성방법 - Google Patents

반도체 메모리 소자 및 그 형성방법 Download PDF

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KR20080008074A
KR20080008074A KR1020060067515A KR20060067515A KR20080008074A KR 20080008074 A KR20080008074 A KR 20080008074A KR 1020060067515 A KR1020060067515 A KR 1020060067515A KR 20060067515 A KR20060067515 A KR 20060067515A KR 20080008074 A KR20080008074 A KR 20080008074A
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김종삼
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Abstract

본 발명의 실시예는 반도체 메모리 소자 및 그 형성방법을 제공한다. 상기 반도체 메모리 소자는 반도체 기판 상의 제 1 절연막, 상기 제 1 절연막에 제공되며, 그 상부가 상기 제 1 절연막 상에 노출된 커패시터, 상기 커패시터의 측면에 제공된 하드 마스크막, 상기 하드 마스크막을 덮는 제 2 절연막, 상기 제 2 절연막 상의 비트라인 및 상기 제 2 절연막에 제공되며 상기 비트라인과 연결되는 비트라인 콘택을 포함하되, 상기 비트라인 콘택은 상기 커패시터의 측면에 제공된 상기 하드 마스크막 사이에 위치한다.
하드 마스크막, 비트라인 콘택, 메탈 콘택

Description

반도체 메모리 소자 및 그 형성방법{SEMICONDUCTOR MEMORY DEVICE AND METHOD FOR FORMING THE SAME}
도 1은 본 발명의 실시예에 따른 반도체 메모리 소자를 설명하기 위한 단면도이다.
도 2a 내지 2e는 본 발명의 일 실시예에 따른 반도체 메모리 소자의 형성방법을 설명하기 위한 단면도이다.
도 3a 내지 3b는 본 발명의 다른 실시예에 따른 반도체 메모리 소자의 형성방법을 설명하기 위한 단면도이다.
*도면의 주요부분에 대한 부호의 설명*
110: 제 1 층간 절연막 116: 스토리지 콘택
118: 하부 비트라인 콘택 120: 식각저지막
130: 제 2 층간 절연막 140: 커패시터
142: 하부전극 144: 유전막
146: 상부전극 150: 하드 마스크막
160: 제 3 층간 절연막 165: 상부 비트라인 콘택
170: 비트라인 180: 제 4 층간 절연막
185: 메탈 콘택 190: 금속배선
본 발명은 반도체 메모리 소자 및 그 형성방법에 관한 것으로, 더욱 상세하게는 커패시터가 비트라인 하부에 형성된 구조(Capacitor Under Bitline:CUB)를 갖는 반도체 메모리 소자 및 그 형성방법에 관한 것이다.
DRAM은 커패시터가 비트라인 하부에 형성되는 구조(Capacitor Under Bitline:CUB) 또는 커패시터가 비트라인 상부에 형성되는 구조(Capacitor Over Bitline:COB)를 가질 수 있다. 상기 CUB 구조는 COB구조에 비하여 공정이 단순하여 가격 경쟁력이 우수하다.
상기 CUB 구조를 갖는 디램(DRAM) 장치가 고집적화됨에 따라, 상기 CUB 구조에서 커패시터와 비트라인 콘택의 전기적 단락이 문제되고 있다. 즉, 상기 비트라인 콘택은 커패시터 사이의 콘택 홀에 형성되는데 커패시터의 상부전극이나 메탈 플레이트가 비트라인 콘택과 연결될 수 있다. 이에 따라, 반도체 메모리 소자의 불량에 의한 수율 감소 및 신뢰성이 문제되고 있다.
본 발명의 목적은 신뢰성이 향상된 반도체 메모리 소자 및 그 형성방법을 제공하는 것이다.
상기 반도체 메모리 소자는 반도체 기판 상의 제 1 절연막, 상기 제 1 절연 막에 제공되며 그 상부가 상기 제 1 절연막 상에 노출된 커패시터, 상기 커패시터의 측면에 제공된 하드 마스크막, 상기 하드 마스크막을 덮는 제 2 절연막, 상기 제 2 절연막 상의 비트라인 및 상기 제 2 절연막에 제공되며 상기 비트라인과 연결되는 비트라인 콘택을 포함하되, 상기 비트라인 콘택은 상기 커패시터의 측면에 제공된 상기 하드 마스크막 사이에 위치한다.
상기 커패시터의 일부는 상기 제 1 절연막을 덮도록 연장될 수 있다.
상기 제 2 절연막은 상기 하드 마스크막에 대하여 식각선택비를 갖을 수 있다.
상기 하드 마스크막은 실리콘 질화막 또는 실리콘 산화질화막을 포함할 수 있으며, 상기 제 2 절연막은 실리콘 산화막을 포함할 수 있다.
상기 커패시터는 실린더 형태의 하부전극, 상기 하부전극 상에 제공된 유전막 및 상기 유전막 상에 제공된 상부전극을 포함할 수 있다.
상기 하드 마스크막은 상기 커패시터의 상부면을 덮도록 연장될 수 있다.
상기 비트라인을 덮는 제 3 절연막, 상기 제 3 절연막 상의 금속배선 및 상기 제 3 절연막 및 상기 제 2 절연막에 제공되며 상기 금속배선과 연결되는 메탈 콘택을 더 포함하되, 상기 메탈 콘택은 상기 커패시터의 상부면에 제공되는 하드 마스크막을 관통하여 상기 상부전극과 연결될 수 있다.
상기 반도체 메모리 소자의 형성방법은 반도체 기판 상에 제 1 절연막을 형성하는 것, 상기 제 1 절연막에, 그 상부를 상기 제 1 절연막 상에 노출하는 커패시터를 형성하는 것, 상기 커패시터의 상부면과 측면을 덮는 하드 마스크막을 형성 하는 것, 상기 하드 마스크막 상에 제 2 절연막을 형성하는 것, 상기 제 2 절연막 상에 비트라인을 형성하는 것 그리고 상기 제 2 절연막에 상기 비트라인과 연결되는 비트라인 콘택을 형성하는 것을 포함하되, 상기 비트라인 콘택은 상기 커패시터의 측면에 형성된 상기 하드 마스크막 사이에 형성한다.
상기 커패시터를 형성하는 것은 상기 커패시터의 일부가 상기 제 1 절연막을 덮도록 형성되는 것을 포함할 수 있다.
상기 형성방법은 상기 하드 마스크막을 형성한 후, 상기 하드 마스크막에 전면 이방성 식각 공정을 진행하여 상기 커패시터의 측면에 스페이서를 형성하는 것을 더 포함할 수 있다.
상기 형성방법은 상기 비트라인을 덮는 제 3 절연막을 형성하는 것, 상기 제 3 절연막 상에 금속배선을 형성하는 것 그리고 상기 제 3 절연막 및 상기 제 2 절연막에 상기 금속배선과 연결되는 메탈 콘택을 형성하는 것을 더 포함하되, 상기 메탈 콘택을 형성하는 것은 상기 커패시터의 상부면에 제공되는 하드 마스크막을 관통하여 상기 커패시터와 연결하는 것을 포함할 수 있다.
이하, 본 발명의 실시예에 따른 반도체 메모리 소자 및 그 형성방법을 첨부한 도면을 참조하여 상세히 설명한다. 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것 이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1은 본 발명의 실시예에 따른 반도체 메모리 소자를 설명하기 위한 단면도이다.
도 1을 참조하면, 반도체 기판(100)의 소자분리영역(102)에 의하여 활성영역이 정의된다. 상기 반도체 기판(100)에 공통 드레인 영역(104)과 소오스 영역(103)이 제공된다. 상기 반도체 기판(100) 상에 게이트 패턴이 제공된다. 상기 게이트 패턴은 게이트 절연막(112), 게이트 도전막(113), 하드 마스크 패턴(114) 그리고 스페이서(115)로 구성된다. 상기 게이트 절연막(112)은 실리콘 산화막(SiO2), 하프늄 산화막(HfO2) 또는 알루미늄 산화막(Al2O3)을 포함할 수 있다. 상기 게이트 도전막(113)은 폴리 실리콘과 금속 실리사이드막이 차례로 적층된 구조일 수 있다. 상기 하드 마스크 패턴(114)은 실리콘 질화막(SiN) 또는 실리콘 산화질화막(SiON)을 포함할 수 있다.
상기 반도체 기판(100)과 상기 게이트 패턴을 덮는 제 1 층간 절연막(110)이 제공된다. 상기 제 1 층간 절연막(110)에 스토리지 콘택(storage contact:116)과 하부 비트라인 콘택(118)이 제공된다. 상기 스토리지 콘택(116)은 상기 소오스 영역(103)과 연결되고, 상기 하부 비트라인 콘택(118)은 상기 공통 드레인 영역(104) 와 연결된다. 상기 스토리지 콘택(116)과 하부 비트라인 콘택(118)의 금속 물질이 상기 제 1 층간 절연막(110)으로 확산되는 것을 방지하기 위한 베리어(barrier)막(117)이 제공될 수 있다. 상기 스토리지 콘택(116)과 하부 비트라인 콘택(118)은 텅스텐(W) 또는 알루미늄(Al)을 포함할 수 있다.
상기 제 1 층간 절연막(110) 상에 식각저지막(120)과 제 2 층간 절연막(130)이 제공된다. 상기 식각저지막(120)은 실리콘 질화막(SiN) 또는 실리콘 산화질화막(SiON)을 포함할 수 있다. 상기 식각저지막(120)과 제 2 층간 절연막(130)에 형성된 콘택홀의 측면과 바닥면에 실린더 형태의 하부전극(142)이 제공된다. 상기 하부전극(142)은 상기 스토리지 콘택(116)과 연결된다. 상기 하부전극(142)은 티타늄막, 티타늄 질화막 및 티타늄 산화질화막으로 이루어질 수 있다. 상기 하부전극(142)과 제 2 층간 절연막(130) 상에 유전막(144)이 제공된다. 상기 유전막(144)은 높은 유전상수를 갖는 탄탈륨 산화막(Ta2O5), 알루미늄 산화막(Al2O3) 또는 하프늄 산화막(HfO2)을 포함할 수 있다. 상기 유전막(144) 상에 상부전극(146)이 제공된다. 상기 상부전극(146)은 티타늄 질화막, 폴리 실리콘 또는 텅스텐을 포함할 수 있다. 상기 하부전극(142)과 유전막(144) 그리고 상부전극(146)은 커패시터(140)를 구성한다. 상기 커패시터(140)를 덮는 메탈 플레이트(148)가 제공된다. 상기 메탈 플레이트(148)는 텅스텐(W)을 포함할 수 있다. 상기 제 2 층간 절연막(130)이 노출되어, 상기 제 2 층간 절연막(130) 상의 상기 메탈 플레이트(148), 상기 상부전극(146) 그리고 상기 유전막(144)이 분리되며, 각각의 측면을 갖는다.
상기 메탈 플레이트(148)의 상부면과 측면, 그리고 상기 상부전극(146)과 유전막(144)의 측면을 덮는 하드 마스크막(150)이 제공된다. 상기 하드 마스크막(150)은 실리콘 질화막(SiN) 또는 실리콘 산화질화막(SiON)일 수 있다. 상기 하드 마스크막(150) 상에 제 3 층간 절연막(160)이 제공된다. 상기 제 3 층간 절연막(160)과 제 2 층간 절연막(130)에 상기 하부 비트라인 콘택(118)과 연결되는 상부 비트라인 콘택(165)이 제공된다. 상기 상부 비트라인 콘택(165)은 상기 메탈 플레이트(148)와 상부전극(146) 그리고 유전막(144)의 측면에 제공된 하드 마스크막(150) 사이에 위치한다. 상기 하드 마스크막(150)은 상기 제 3 층간 절연막(160)에 대하여 식각선택성을 가질 수 있다. 상기 하드 마스크막(150)은 상기 상부 비트라인 콘택(165)과 상기 커패시터(140)의 전기적 단락을 방지할 수 있다.
상기 상부 비트라인 콘택(165)과 연결되는 비트라인(170)이 상기 제 3 층간 절연막(160) 상에 제공된다. 상기 제 3 층간 절연막(160)과 상기 비트라인(170)을 덮는 제 4 층간 절연막(180)이 제공된다. 상기 제 4 층간 절연막(180) 상에 금속배선(190)이 제공된다. 상기 제 3 층간 절연막(160)과 제 4 층간 절연막(180)에 형성된 메탈 콘택 홀(183)에 상기 커패시터(140)와 상기 금속배선(190)을 연결하는 메탈 콘택(185)이 제공된다. 상기 메탈 콘택(185)은 상기 하드 마스크막(150)을 관통하여 메탈 플레이트(148) 또는 상부전극(146)과 연결될 수 있다. 상기 하드 마스크막(150)은 상기 메탈 콘택(185)이 제 2 층간 절연막(130)까지 관통하는 것을 방지할 수 있다.
도 2a 내지 2e는 본 발명의 일 실시예에 따른 반도체 메모리 소자의 형성방 법을 설명하기 위한 단면도이다.
도 2a를 참조하면, 반도체 기판(100)에 국부 산화법 또는 샐로우 트렌치 공정(shallow trench isolation)을 진행하여 소자분리영역(102)이 형성된다. 상기 소자분리영역(102)에 의하여 정의된 활성영역에 트랜지스터가 형성된다. 상기 반도체 기판(100)에 이온 주입 공정을 수행하여 소오스 영역(103)과 공통 드레인 영역(104)이 형성된다. 상기 반도체 기판(100) 상에 게이트 절연막(112), 게이트 도전막(113), 하드 마스크막(114) 그리고 스페이서(115)가 형성된다. 상기 게이트 절연막(112)은 열산화 공정 또는 화학 기상 증착 방법으로 형성될 수 있다. 상기 게이트 도전막(113)은 폴리 실리콘을 증착하고 상기 하드 마스크막(114)을 마스크로 이방성 식각하여 형성될 수 있다. 상기 하드 마스크막(114)은 실리콘 질화막 또는 실리콘 산화질화막으로 형성될 수 있다. 상기 스페이서(115)는 실리콘 질화막 또는 실리콘 산화질화막을 증착하고 전면 이방성 식각 공정을 진행하여 상기 게이트 절연막(112), 상기 게이트 도전막(113) 및 상기 하드 마스크막(114)의 측벽(side wall)에 형성될 수 있다. 상기 게이트 절연막(112), 게이트 도전막(113), 하드 마스크막(114) 그리고 스페이서(115)는 게이트 패턴을 구성한다.
상기 게이트 패턴과 반도체 기판(100)을 제 1 층간 절연막(110)이 형성된다. 상기 제 1 층간 절연막(110)은 화학 기상 증착(chemical vapor deposition) 또는 스핀 온 글래스(spin on glass) 방법으로 형성될 수 있다. 상기 제 1 층간 절연막(110)에 스토리지 콘택(116)과 하부 비트라인 콘택(118)이 형성된다. 상기 스토리지 콘택(116)과 하부 비트라인 콘택(118)은 콘택 홀이 형성된 제 1 층간 절연 막(110)에 도전성 물질을 증착하고 상기 제 1 층간 절연막(110)의 상부 표면이 노출되도록 평탄화하여 형성될 수 있다. 상기 스토리지 콘택(116)과 하부 비트라인 콘택(118)이 형성되기 전에 베리어막(117)이 형성되어 금속물질의 확산이 방지될 수 있다. 상기 제 1 층간 절연막(110) 상에 식각저지막(120)이 형성된다. 상기 식각저지막(120)은 플라즈마 강화 화학 기상 증착 방법을 사용하여 형성된 실리콘 질화막 또는 실리콘 산화질화막일 수 있다.
도 2b를 참조하면, 상기 식각저지막(120) 상에 제 2 층간 절연막(130)이 형성된다. 상기 제 2 층간 절연막(130)은 화학 기상 증착 또는 스핀 온 글래스 방법으로 형성된 실리콘 산화막일 수 있다. 상기 제 2 층간 절연막(130) 상에 마스크막(미도시)과 포토 레지스트 패턴(미도시)이 형성된다. 상기 마스크막을 패터닝하고, 상기 패터닝된 마스크막을 마스크로 상기 제 2 층간 절연막(130)에 상기 스토리지 콘택(116)을 노출하는 개구부(opening)가 형성된다. 상기 개구부의 바닥면과 측면에 하부전극막이 형성된다. 상기 제 2 층간 절연막(130)이 노출되도록 평탄화 공정이 진행하여 하부전극(142)이 형성된다. 상기 하부전극(142)과 상기 제 2 층간 절연막(130) 상에 유전막(144)이 형성된다. 상기 유전막(144)이 하프늄 산화막(HfO2)인 경우, 하프늄(Hf)을 화학 기상 증착 방법으로 형성한 후, 산소 열처리를 진행하여 하프늄 산화막이 형성될 수 있다.
상기 유전막(144) 상에 상부전극(146)이 형성된다. 상기 상부전극(146)은 화학 기상 증착 또는 자기 이온화 플라즈마 물리 기상 증착(self-ionized plasma physical vapor deposition) 방법으로 형성될 수 있다. 상기 하부전극(142), 유전막(144) 그리고 상부전극(146)은 커패시터(140)를 구성한다. 상기 상부전극(146) 상에 메탈 플레이트(148)가 형성된다. 상기 메탈 플레이트(148)는 스퍼터링 또는 화학 기상 증착 방법으로 형성될 수 있다.
도 2c를 참조하면, 상기 제 2 층간 절연막(130) 상에 위치하는 메탈 플레이트(148), 상부전극(146) 및 유전막(144)이 식각되어 상기 제 2 층간 절연막(130)의 상부 표면이 노출된다. 상기 메탈 플레이트(148), 상부전극(146) 및 유전막(144)은 각각의 측면을 갖는다. 상기 노출된 제 2 층간 절연막(130)과 상기 메탈 플레이트(148) 상에 하드 마스크막(150)이 형성된다. 상기 하드 마스크막(150)은 화학 기상 증착 방법으로 콘포멀(conformal)하게 형성된 실리콘 질화막 또는 실리콘 산화질화막일 수 있다. 특히, 상기 하드 마스크막(150)은 식각 공정으로 드러난 메탈 플레이트(148), 상부전극(146) 및 유전막(144)의 측면에도 형성된다.
도 2d를 참조하면, 상기 하드 마스크막(150) 상에 제 3 층간 절연막(160)이 형성된다. 상기 제 3 층간 절연막(160) 상에 포토 레지스트 패턴(미도시)을 형성한 후, 사진 식각 공정을 진행하여 상기 하부 비트라인 콘택(118)을 노출하는 콘택 홀이 형성된다. 상기 콘택 홀에 금속을 증착한 후, 평탄화 공정을 진행하여 상기 제 3 층간 절연막(160)을 노출시켜 상부 비트라인 콘택(165)이 형성된다. 상부 비트라인 콘택(165)과 연결되는 비트라인(170)이 제 3 층간 절연막(160) 상에 형성된다. 상기 상부 비트라인 콘택(165)은 상기 커패시터(140)의 측면에 형성된 하드 마스크막(150) 사이에 형성된다. 이에 따라, 상기 비트라인 콘택(165)과 상기 커패시 터(140)의 전기적 단락이 방지될 수 있다.
도 2e를 참조하면, 상기 비트라인(170)과 상기 제 3 층간 절연막(160) 상에 제 4 층간 절연막(180)이 형성된다. 상기 제 4 층간 절연막(180)과 제 3 층간 절연막(160)에 제공된 메탈 콘택 홀(183)에 금속을 증착한 후, 평탄화 공정을 진행하여 메탈 콘택(185)이 형성된다. 상기 제 4 층간 절연막(180) 상에 금속배선(190)이 형성된다. 상기 메탈 콘택(185)은 상기 커패시터(140)와 상기 금속배선(190)을 연결시킨다. 상기 메탈 콘택 홀(183)을 형성하는 공정은 제 4 층간 절연막(180)과 제 3 층간 절연막(160)에 수행되는 식각 공정을 포함한다. 상기 식각 공정에서 상기 커패시터(140)의 상부면에 형성된 하드 마스크막(150)에 의하여 과도한 식각이 방지될 수 있다. 이에 따라, 반도체 메모리 소자의 불량이 감소되고 신뢰성이 향상될 수 있다.
도 3a 내지 3b는 본 발명의 다른 실시예에 따른 반도체 메모리 소자의 형성방법을 설명하기 위한 단면도이다.
도 3a를 참조하면, 상기 도 2c의 하드 마스크막(150)에 전면 이방성 식각 공정을 수행하여 커패시터의 스페이서(155)가 형성될 수 있다. 상기 커패시터의 스페이서(155)는 실리콘 질화막 또는 실리콘 산화질화막으로 형성될 수 있다. 상기 커패시터의 스페이서(155)는 상기 상부 비트라인 콘택 패턴의 오정렬(mis-align) 마진을 제공한다.
도 3b를 참조하면, 커패시터(140)를 덮는 제 3 층간 절연막(160)이 형성된다. 상기 제 3 층간 절연막(160)은 실리콘 산화막으로 형성될 수 있다. 상기 제 3 층간 절연막(160)과 제 2 층간 절연막(118)에 상부 비트라인 콘택 홀(163)이 형성된다. 상기 상부 비트라인 콘택 홀(163)이 형성될 때, 상기 제 3 층간 절연막(160)의 식각율이 상기 커패시터의 스페이서(155)의 식각율보다 크다. 이에 따라, 상부 비트라인 콘택 패턴의 오정렬이 발생하더라도 상기 커패시터의 스페이서(155)는 식각되지 않고 남아있어, 상기 커패시터(140)의 전기적 단락이 방지될 수 있다.
본 발명의 실시예에 따르면, 커패시터의 측면에 형성된 하드 마스크막에 의하여 커패시터와 비트라인 콘택의 전기적 단락이 방지될 수 있다.
또한, 상기 메탈 콘택 홀이 형성될 때 커패시터 상부면에 형성된 하드 마스크막에 의하여 과도한 식각이 방지될 수 있다.
이에 따라, 반도체 메모리 소자의 신뢰성이 향상될 수 있다.

Claims (12)

  1. 반도체 기판 상의 제 1 절연막;
    상기 제 1 절연막에 제공되며, 그 상부가 상기 제 1 절연막 상에 노출된 커패시터;
    상기 커패시터의 측면에 제공된 하드 마스크막;
    상기 하드 마스크막을 덮는 제 2 절연막;
    상기 제 2 절연막 상의 비트라인; 및
    상기 제 2 절연막에 제공되며 상기 비트라인과 연결되는 비트라인 콘택을 포함하되, 상기 비트라인 콘택은 상기 커패시터의 측면에 제공된 상기 하드 마스크막 사이에 위치하는 것을 특징으로 하는 반도체 메모리 소자.
  2. 청구항 1에 있어서,
    상기 커패시터의 일부는 상기 제 1 절연막을 덮도록 연장되는 것을 특징으로 하는 반도체 메모리 소자.
  3. 청구항 1 또는 청구항 2에 있어서,
    상기 제 2 절연막은 상기 하드 마스크막에 대하여 식각선택비를 갖는 것을 특징으로 하는 반도체 메모리 소자.
  4. 청구항 3에 있어서,
    상기 하드 마스크막은 실리콘 질화막 또는 실리콘 산화질화막을 포함하는 것을 특징으로 하는 반도체 메모리 소자.
  5. 청구항 3에 있어서,
    상기 제 2 절연막은 실리콘 산화막을 포함하는 것을 특징으로 하는 반도체 메모리 소자.
  6. 청구항 1 또는 청구항 2에 있어서,
    상기 커패시터는:
    실린더 형태의 하부전극;
    상기 하부전극 상에 제공된 유전막; 및
    상기 유전막 상에 제공된 상부전극을 포함하는 것을 특징으로 하는 반도체 메모리 소자.
  7. 청구항 6에 있어서,
    상기 하드 마스크막은 상기 커패시터의 상부면을 덮도록 연장되는 것을 특징으로 하는 반도체 메모리 소자.
  8. 청구항 7에 있어서,
    상기 비트라인을 덮는 제 3 절연막;
    상기 제 3 절연막 상의 금속배선; 및
    상기 제 3 절연막 및 상기 제 2 절연막에 제공되며 상기 금속배선과 연결되는 메탈 콘택을 더 포함하되, 상기 메탈 콘택은 상기 커패시터의 상부면에 제공되는 하드 마스크막을 관통하여 상기 상부전극과 연결되는 것을 특징으로 하는 반도체 메모리 소자.
  9. 반도체 기판 상에 제 1 절연막을 형성하는 것;
    상기 제 1 절연막에, 그 상부를 상기 제 1 절연막 상에 노출하는 커패시터를 형성하는 것;
    상기 커패시터의 상부면과 측면을 덮는 하드 마스크막을 형성하는 것;
    상기 하드 마스크막 상에 제 2 절연막을 형성하는 것;
    상기 제 2 절연막 상에 비트라인을 형성하는 것; 그리고
    상기 제 2 절연막에 상기 비트라인과 연결되는 비트라인 콘택을 형성하는 것을 포함하되, 상기 비트라인 콘택을 상기 커패시터의 측면에 형성된 상기 하드 마스크막 사이에 형성하는 것을 특징으로 하는 반도체 메모리 소자의 형성방법.
  10. 청구항 9에 있어서,
    상기 커패시터를 형성하는 것은 상기 커패시터의 일부가 상기 제 1 절연막을 덮도록 형성되는 것을 포함하는 반도체 메모리 소자의 형성방법.
  11. 청구항 9 또는 청구항 10에 있어서,
    상기 하드 마스크막을 형성한 후,
    상기 하드 마스크막에 전면 이방성 식각 공정을 진행하여 상기 커패시터의 측면에 스페이서를 형성하는 것을 더 포함하는 반도체 메모리 소자의 형성방법.
  12. 청구항 9 또는 청구항 10에 있어서,
    상기 비트라인을 덮는 제 3 절연막을 형성하는 것;
    상기 제 3 절연막 상에 금속배선을 형성하는 것; 그리고
    상기 제 3 절연막 및 상기 제 2 절연막에 상기 금속배선과 연결되는 메탈 콘택을 형성하는 것을 더 포함하되, 상기 메탈 콘택을 형성하는 것은 상기 커패시터의 상부면에 제공되는 하드 마스크막을 관통하여 상기 커패시터와 연결하는 것을 특징으로 하는 반도체 메모리 소자의 형성방법.
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* Cited by examiner, † Cited by third party
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KR100988812B1 (ko) * 2008-04-10 2010-10-20 주식회사 하이닉스반도체 주변 영역에 입체형 커패시터를 구비하는 반도체 메모리장치

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