KR20120057818A - 반도체 장치 제조 방법 - Google Patents
반도체 장치 제조 방법 Download PDFInfo
- Publication number
- KR20120057818A KR20120057818A KR1020100119332A KR20100119332A KR20120057818A KR 20120057818 A KR20120057818 A KR 20120057818A KR 1020100119332 A KR1020100119332 A KR 1020100119332A KR 20100119332 A KR20100119332 A KR 20100119332A KR 20120057818 A KR20120057818 A KR 20120057818A
- Authority
- KR
- South Korea
- Prior art keywords
- layer
- gate electrode
- substrate
- etch stop
- forming
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title abstract description 18
- 238000004519 manufacturing process Methods 0.000 title abstract description 14
- 239000010410 layer Substances 0.000 claims abstract description 275
- 239000000758 substrate Substances 0.000 claims abstract description 76
- 125000006850 spacer group Chemical group 0.000 claims abstract description 61
- 238000000034 method Methods 0.000 claims abstract description 57
- 239000011229 interlayer Substances 0.000 claims abstract description 38
- 238000002955 isolation Methods 0.000 claims abstract description 31
- 229910052751 metal Inorganic materials 0.000 claims abstract description 31
- 239000002184 metal Substances 0.000 claims abstract description 31
- 239000012535 impurity Substances 0.000 claims description 18
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 11
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 11
- 238000011049 filling Methods 0.000 claims description 10
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 9
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 9
- 238000005530 etching Methods 0.000 description 10
- 238000005229 chemical vapour deposition Methods 0.000 description 8
- 150000004767 nitrides Chemical class 0.000 description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 229920005591 polysilicon Polymers 0.000 description 6
- 238000000151 deposition Methods 0.000 description 5
- 238000005468 ion implantation Methods 0.000 description 4
- 229910044991 metal oxide Inorganic materials 0.000 description 4
- 150000004706 metal oxides Chemical class 0.000 description 4
- 230000000149 penetrating effect Effects 0.000 description 4
- 238000004151 rapid thermal annealing Methods 0.000 description 4
- 229910021332 silicide Inorganic materials 0.000 description 4
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 4
- 229910021417 amorphous silicon Inorganic materials 0.000 description 3
- 238000001312 dry etching Methods 0.000 description 3
- 238000005498 polishing Methods 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- -1 aluminum (Al) Chemical compound 0.000 description 2
- 238000000231 atomic layer deposition Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 238000005240 physical vapour deposition Methods 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- CJNBYAVZURUTKZ-UHFFFAOYSA-N hafnium(iv) oxide Chemical compound O=[Hf]=O CJNBYAVZURUTKZ-UHFFFAOYSA-N 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000005224 laser annealing Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 1
- RVTZCBVAJQQJTK-UHFFFAOYSA-N oxygen(2-);zirconium(4+) Chemical compound [O-2].[O-2].[Zr+4] RVTZCBVAJQQJTK-UHFFFAOYSA-N 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 229910001928 zirconium oxide Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
- H01L21/76832—Multiple layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
반도체 장치 제조 방법에서, 금속을 포함하는 게이트 구조물 및 게이트 구조물 측벽 상의 스페이서가 관통하여 수용된 제2 희생막을 기판 상에 형성한다. 제2 희생막을 제거한다. 게이트 구조물, 스페이서 및 기판 상에 제2 식각 저지막 및 층간 절연막을 순차적으로 형성한다. 층간 절연막을 관통하는 개구를 형성하여, 게이트 구조물의 일부, 스페이서의 일부 및 기판의 일부 상의 제2 식각 저지막 부분을 노출시킨다. 개구에 노출된 제2 식각 저지막을 제거한다. 게이트 구조물 및 기판에 전기적으로 연결되며 개구를 채우는 콘택을 형성한다. 금속 게이트 전극 및 공유 콘택을 갖는 반도체 장치는 누설 전류 및 저항 특성이 우수하다.
Description
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 상세하게는 금속 게이트 전극 및 공유 콘택(shared contact)을 갖는 반도체 장치의 제조 방법에 관한 것이다.
반도체 장치의 콘택이 차지하는 면적을 최소화하기 위해서, 최근 게이트 전극과 액티브 영역에 전기적으로 연결되는 공유 콘택을 형성하는 방법이 개발되고 있다.
또한, 낮은 비저항을 구현하기 위해 금속 게이트 전극이 사용되고 있으며, 상기 금속 게이트 전극은 패터닝의 어려움을 극복하기 위해 다마신(damascene) 공정으로 형성된다.
이와 같이, 다마신 공정을 통해 금속 게이트 전극을 형성하고, 상기 금속 게이트 전극 및 액티브 영역에 전기적으로 연결되는 공유 콘택을 형성할 때, 상기 게이트 전극 상부 및 상기 게이트 전극의 측벽 상에 형성된 스페이서가 손상될 수 있으며, 이에 따라 전류 누설 및 저항 증가 등의 문제가 발생한다.
본 발명의 목적은 금속 게이트 전극 및 액티브 영역에 전기적으로 연결되는 공유 콘택을 가지며 우수한 전기적 특성을 갖는 반도체 장치를 제조하는 방법을 제공하는 데 있다.
상기한 목적을 달성하기 위한 본 발명의 실시예들에 따른 반도체 장치 제조 방법에서, 금속을 포함하는 게이트 구조물 및 상기 게이트 구조물 측벽 상의 스페이서가 관통하여 수용된 제2 희생막을 기판 상에 형성한다. 상기 제2 희생막을 제거한다. 상기 게이트 구조물, 상기 스페이서 및 상기 기판 상에 제2 식각 저지막 및 층간 절연막을 순차적으로 형성한다. 상기 층간 절연막을 관통하는 개구를 형성하여, 상기 게이트 구조물의 일부, 상기 스페이서의 일부 및 상기 기판의 일부 상의 상기 제2 식각 저지막 부분을 노출시킨다. 상기 개구에 노출된 상기 제2 식각 저지막을 제거한다. 상기 게이트 구조물 및 상기 기판에 전기적으로 연결되며 상기 개구를 채우는 콘택을 형성한다.
예시적인 실시예들에 따르면, 상기 제2 식각 저지막은 실리콘 질화물을 사용하여 형성될 수 있고, 상기 층간 절연막은 실리콘 산화물을 사용하여 형성될 수 있다.
예시적인 실시예들에 따르면, 상기 게이트 구조물은 게이트 절연막 패턴 및 상기 금속을 포함하는 게이트 전극을 구비할 수 있다.
예시적인 실시예들에 따르면, 상기 개구에 의해 노출되는 상기 게이트 구조물의 일부는 상기 게이트 전극의 일부일 수 있다.
예시적인 실시예들에 따르면, 상기 게이트 절연막 패턴은 저유전막 패턴 및 고유전막 패턴을 포함할 수 있다.
예시적인 실시예들에 따르면, 상기 저유전막 패턴은 실리콘 산화물을 사용하여 상기 기판 상에 형성될 수 있고, 상기 고유전막 패턴은 금속 산화물을 사용하여 상기 저유전막 패턴 상에 형성되어 상기 게이트 전극의 바닥 및 측벽을 감쌀 수 있다.
예시적인 실시예들에 따르면, 상기 게이트 구조물 및 상기 스페이서가 관통하여 수용된 상기 제2 희생막을 형성할 때, 더미 게이트 전극 및 상기 더미 게이트 전극의 측벽 상의 상기 스페이서가 관통하여 수용된 제1 희생막을 상기 기판 상에 형성하고, 상기 더미 게이트 전극을 제거하여 리세스를 형성하며, 금속을 사용하여 상기 리세스를 채우는 게이트 전극을 형성하고, 상기 제1 희생막을 제거하며, 상기 게이트 전극, 상기 스페이서 및 상기 기판 상에 제1 식각 저지막 및 상기 제2 희생막을 순차적으로 형성하고, 상기 게이트 전극의 상면이 노출될 때까지 상기 제2 희생막의 상부 및 상기 제1 식각 저지막의 상부를 평탄화할 수 있다.
예시적인 실시예들에 따르면, 상기 더미 게이트 전극은 비정질 실리콘 혹은 폴리실리콘을 사용하여 형성될 수 있다.
예시적인 실시예들에 따르면, 상기 더미 게이트 전극 및 상기 스페이서가 관통하여 수용된 제1 희생막을 형성하기 이전에, 상기 게이트 구조물 및 상기 스페이서가 관통하여 수용된 상기 제2 희생막을 형성할 때, 상기 기판 상에 저유전막 패턴을 형성할 수 있으며, 이때 상기 스페이서는 상기 더미 게이트 전극 및 상기 저유전막 패턴의 측벽 상에 형성될 수 있다.
예시적인 실시예들에 따르면, 상기 게이트 전극을 형성할 때, 상기 리세스 내벽 및 상기 제1 희생막 상에 고유전막을 형성하고, 상기 리세스의 나머지 부분을 채우는 게이트 전극막을 상기 고유전막 상에 형성하며, 상기 제1 희생막의 상면이 노출될 때까지 상기 게이트 전극막 및 상기 고유전막의 상부를 평탄화할 수 있다.
상기한 목적을 달성하기 위한 본 발명의 다른 실시예들에 따른 반도체 장치 제조 방법에서, 금속을 포함하는 제1 및 제2 게이트 구조물들 및 상기 각 제1 및 제2 게이트 구조물의 측벽들 상의 제1 및 제2 스페이서들이 관통하여 수용된 제2 희생막을 소자 분리막을 갖는 기판 상에 형성한다. 상기 제2 희생막을 제거한다. 상기 제1 및 제2 게이트 구조물들, 상기 제1 및 제2 스페이서들, 상기 소자 분리막 및 상기 기판 상에 제2 식각 저지막 및 층간 절연막을 순차적으로 형성한다. 상기 층간 절연막을 관통하는 개구를 형성하여, 상기 제1 게이트 구조물의 일부, 상기 제1 스페이서의 일부 및 상기 기판의 일부 상의 상기 제2 식각 저지막 부분을 노출시킨다. 상기 개구에 노출된 상기 제2 식각 저지막을 제거한다. 상기 제1 게이트 구조물 및 상기 기판에 전기적으로 연결되며 상기 개구를 채우는 콘택을 형성한다.
예시적인 실시예들에 따르면, 상기 제1 게이트 구조물 및 상기 제1 스페이서는 상기 소자 분리막 상에 형성될 수 있다.
예시적인 실시예들에 따르면, 상기 제2 게이트 구조물에 인접한 상기 기판 상부에는 불순물 영역이 형성될 수 있다.
예시적인 실시예들에 따르면, 상기 콘택은 상기 불순물 영역에 전기적으로 연결될 수 있다.
예시적인 실시예들에 따르면, 상기 제2 식각 저지막은 실리콘 질화물을 사용하여 형성될 수 있고, 상기 층간 절연막은 실리콘 산화물을 사용하여 형성될 수 있다.
예시적인 실시예들에 따르면, 상기 제1 게이트 구조물은 제1 게이트 절연막 패턴 및 상기 금속을 포함하는 제1 게이트 전극을 구비할 수 있고, 상기 제2 게이트 구조물은 제2 게이트 절연막 패턴 및 상기 금속을 포함하는 제2 게이트 전극을 구비할 수 있다.
예시적인 실시예들에 따르면, 상기 개구에 의해 노출되는 상기 제1 게이트 구조물의 일부는 상기 제1 게이트 전극의 일부일 수 있다.
예시적인 실시예들에 따르면, 상기 제1 및 제2 게이트 구조물들 및 상기 제1 및 제2 스페이서들이 관통하여 수용된 상기 제2 희생막을 형성할 때, 제1 및 제2 더미 게이트 전극들 및 상기 각 제1 및 제2 더미 게이트 전극들의 측벽들 상의 상기 제1 및 제2 스페이서들이 관통하여 수용된 제1 희생막을 상기 소자 분리막 및 상기 기판 상에 형성하고, 상기 제1 및 제2 더미 게이트 전극들을 제거하여 제1 및 제2 리세스들을 형성하며, 상기 각 제1 및 제2 리세스들을 채우며 금속을 포함하는 제1 및 제2 게이트 전극들을 형성하고, 상기 제1 희생막을 제거하며, 상기 제1 및 제2 게이트 전극들, 상기 제1 및 제2 스페이서들, 상기 소자 분리막 및 상기 기판 상에 제1 식각 저지막 및 상기 제2 희생막을 순차적으로 형성하고, 상기 제1 및 제2 게이트 전극들의 상면이 노출될 때까지 상기 제2 희생막의 상부 및 상기 제1 식각 저지막의 상부를 평탄화할 수 있다.
예시적인 실시예들에 따르면, 상기 제1 및 제2 더미 게이트 전극들 및 상기 제1 및 제2 스페이서들이 관통하여 수용된 제1 희생막을 형성하기 이전에, 상기 제1 및 제2 게이트 구조물들 및 상기 제1 및 제2 스페이서들이 관통하여 수용된 상기 제2 희생막을 형성할 때, 상기 기판 및 상기 소자 분리막 상에 제1 및 제2 저유전막 패턴들을 형성할 수 있으며, 이때 상기 제1 스페이서는 상기 제1 더미 게이트 전극 및 상기 제1 저유전막 패턴의 측벽 상에 형성될 수 있고, 상기 제2 스페이서는 상기 제2 더미 게이트 전극 및 상기 제2 저유전막 패턴의 측벽 상에 형성될 수 있다.
예시적인 실시예들에 따르면, 상기 제1 및 제2 게이트 전극들을 형성할 때, 상기 제1 및 제2 리세스들의 내벽 및 상기 제1 희생막 상에 고유전막을 형성하고, 상기 리세스들의 나머지 부분을 채우는 게이트 전극막을 상기 고유전막 상에 형성하며, 상기 제1 희생막의 상면이 노출될 때까지 상기 게이트 전극막 및 상기 고유전막의 상부를 평탄화할 수 있다.
본 발명에 따르면, 다마신 공정에 의해 게이트 구조물 형성하고 평탄화 공정을 수행한 다음, 상기 게이트 구조물의 상면을 커버하는 식각 저지막을 형성한다. 이에 따라, 이후 형성되는 층간 절연막에 개구를 형성할 때, 상기 층간 절연막의 단차에도 불구하고 하부의 상기 게이트 구조물 및 이의 측벽에 형성된 스페이서가 손상되지 않는다. 따라서, 상기 개구에 공유 콘택을 형성하는 경우, 누설 전류나 저항 증가 등의 문제가 발생하지 않을 수 있다.
도 1 내지 도 12는 예시적인 실시예들에 따른 반도체 장치를 제조하는 방법을 설명하기 위한 단면도들이다.
도 13 내지 도 19는 다른 실시예들에 따른 반도체 장치를 제조하는 방법을 설명하기 위한 단면도들이다.
도 13 내지 도 19는 다른 실시예들에 따른 반도체 장치를 제조하는 방법을 설명하기 위한 단면도들이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
[실시예]
도 1 내지 도 11은 예시적인 실시예들에 따른 반도체 장치를 제조하는 방법을 설명하기 위한 단면도들이다.
도 1을 참조하면, 소자 분리막(110)이 형성된 기판(100) 상에 저유전막 패턴(120), 더미 게이트 전극(130) 및 스페이서(140)를 형성한다.
기판(100)은 실리콘 기판, 게르마늄 기판 등의 반도체 기판, SOI 기판, GOI 기판 등의 반도체층을 갖는 기판 또는 금속 산화물 단결정 기판을 포함할 수 있다. 한편, 소자 분리막(110)에 의해 기판(100)은 액티브 영역과 필드 영역으로 구분될 수 있다. 예시적인 실시예들에 따르면, 소자 분리막(110)은 에스티아이(Shallow Trench Isolation: STI) 공정에 의해 형성될 수 있다.
구체적으로, 소자 분리막(110)이 형성된 기판(100) 상에 저유전막 및 더미 게이트 전극막을 순차적으로 형성한다. 예시적인 실시예들에 따르면, 상기 저유전막은 화학기상증착(CVD) 공정 등을 통해 실리콘 산화물(SiO2)을 기판(100) 및 소자 분리막(110) 상에 증착함으로써 형성될 수 있다. 상기 더미 게이트 전극막은 화학기상증착(CVD) 공정 등을 통해 폴리실리콘, 비정질 실리콘 등을 상기 저유전막 상에 증착함으로써 형성될 수 있다.
이후, 하드 마스크(도시되지 않음) 혹은 포토레지스트 패턴(도시되지 않음)을 식각 마스크로 사용하는 식각 공정을 통해, 상기 더미 게이트 전극막 및 상기 저유전막을 패터닝함으로써, 소자 분리막(110) 상에 순차적으로 적층된 저유전막 패턴(120) 및 더미 게이트 전극(130)을 형성한다. 일 실시예에 따르면, 저유전막 패턴(120) 및 더미 게이트 전극(130)은 일 방향으로 연장되어, 일부가 소자 분리막(110)이 형성되지 않은 기판(100) 상면 즉, 액티브 영역 상에 형성될 수도 있다.
이후, 더미 게이트 전극(130) 및 저유전막 패턴(120)을 커버하는 실리콘 질화막 혹은 실리콘 산화막을 소자 분리막(110) 및 기판(100) 상에 형성한 후, 이를 이방성 식각 공정을 통해 패터닝함으로써, 더미 게이트 전극(130) 및 저유전막 패턴(120)의 측벽 상에 스페이서(140)를 형성할 수 있다.
한편, 더미 게이트 전극(130) 및 스페이서(140)를 이온 주입 마스크로 사용하는 이온 주입 공정을 통해, 더미 게이트 전극(130)에 인접한 상기 액티브 영역 상부에 불순물 영역(도시되지 않음)을 형성할 수 있다.
도 2를 참조하면, 더미 게이트 전극(130) 및 스페이서(140)를 덮는 제1 희생막(150)을 기판(100) 및 소자 분리막(110) 상에 형성한다. 예시적인 실시예들에 따르면, 제1 희생막(150)은 실리콘 산화물을 사용하여 형성될 수 있다. 이후, 더미 게이트 전극(130)의 상면이 노출될 때까지 제1 희생막(150)의 상부를 평탄화한다. 예시적인 실시예들에 따르면, 상기 평탄화 공정은 화학적 기계적 연마(Chemical Mechanical Polishing: CMP) 공정에 의해 수행된다.
도 3을 참조하면, 노출된 더미 게이트 전극(130)을 제거하여 리세스(160)를 형성한다. 더미 게이트 전극(130)은 습식 식각 공정 혹은 건식 식각 공정에 의해 제거될 수 있다.
도 4를 참조하면, 리세스(160)의 내벽 및 제1 희생막(150)의 상면에 고유전막(170)을 형성한다. 고유전막(170)은 금속 산화물을 증착함으로써 형성될 수 있다. 상기 금속 산화물을, 예를 들어, 하프늄 산화물(HfO2), 탄탈륨 산화물(Ta2O5), 지르코늄 산화물(ZrO2) 등을 포함할 수 있다.
이후, 고유전막(170) 상에 게이트 전극막(180)을 형성한다. 게이트 전극막(180)은 알루미늄(Al), 텅스텐(W), 티타늄 질화물(TiN) 등과 같은 금속, 금속 질화물 및/또는 금속 실리사이드를 사용하여 원자층 증착(ALD) 공정, 물리기상증착(PVD) 공정 등을 통해 형성될 수 있다. 이후, 게이트 전극막(180)에 대해 급속 열처리(Rapid Thermal Annealing: RTA) 공정, 스파이크 RTA(spike-RTA) 공정, 플래시 RTA 공정 또는 레이저 어닐링(laser annealing) 공정 등과 같은 열처리 공정을 더 수행할 수도 있다.
도 5를 참조하면, 제1 희생막(150)의 상면이 노출될 때까지, 게이트 전극막(180) 및 고유전막(170)의 상부를 평탄화하여, 리세스(160) 내벽 상에 고유전막 패턴(175)을 형성하고, 고유전막 패턴(175) 상에 리세스(160)의 나머지 부분을 채우는 게이트 전극(185)을 형성한다. 예시적인 실시예들에 따르면, 상기 평탄화 공정은 화학적 기계적 연마(CMP) 공정에 의해 수행된다.
이에 따라, 기판(100)의 상기 필드 영역 상에는 저유전막 패턴(120), 고유전막 패턴(175) 및 게이트 전극(185)을 갖는 게이트 구조물(190)이 형성되며, 게이트 구조물(190)의 측벽에는 스페이서(140)가 형성된다. 이때, 저유전막 패턴(120) 및 고유전막 패턴(175)은 게이트 절연막 패턴의 역할을 할 수 있다. 전술한 바와 같이, 게이트 구조물(190)은 기판(100)의 상기 필드 영역 상에 형성되나, 일부는 상기 액티브 영역 상에도 형성될 수 있다.
도 6을 참조하면, 제1 희생막(150)을 제거하고, 게이트 구조물(190) 및 스페이서(140)를 커버하는 제1 식각 저지막(200)을 기판(100) 및 소자 분리막(110) 상에 형성한다.
예시적인 실시예들에 따르면, 제1 식각 저지막(200)은 실리콘 질화물과 같은 질화물을 사용하여 형성된다. 또한, 제1 식각 저지막(200)은 100Å 내지 200Å의 두께를 갖도록 형성될 수 있다.
도 7을 참조하면, 제1 식각 저지막(200) 상에 제2 희생막(210)을 형성한다. 예시적인 실시예들에 따르면, 제2 희생막(210)은 실리콘 산화물과 같은 산화물을 사용하여 형성될 수 있다. 또한, 제2 희생막(210)은 5000Å 내지 7000Å의 두께를 갖도록 형성될 수 있다. 이후, 게이트 구조물(190)의 상면이 노출될 때까지 제2 희생막(210) 및 제1 식각 저지막(200)의 상부를 평탄화한다. 이에 따라 제1 식각 저지막(200)은 제1 식각 저지막 패턴(205)으로 변환된다. 예시적인 실시예들에 따르면, 상기 평탄화 공정은 화학적 기계적 연마(CMP) 공정에 의해 수행된다.
도 8을 참조하면, 제2 희생막(210)을 제거한다. 제2 희생막(210)은 건식 식각 공정 혹은 습식 식각 공정을 통해 제거될 수 있다.
도 9를 참조하면, 게이트 구조물(190), 스페이서(140) 및 제1 식각 저지막 패턴(205) 상에 제2 식각 저지막(220)을 형성한다. 예시적인 실시예들에 따르면, 제2 식각 저지막(220)은 실리콘 질화물과 같은 질화물을 사용하여 형성된다. 또한, 제2 식각 저지막(220)은 100Å 내지 200Å의 두께를 갖도록 형성될 수 있다.
한편, 제2 식각 저지막(220)은 제1 식각 저지막 패턴(205)과 동일한 물질을 사용하여 형성되므로, 제2 식각 저지막(220)과 제1 식각 저지막 패턴(205)은 서로 병합되어 식각 저지막 구조물(230)을 형성할 수 있다.
이후, 식각 저지막 구조물(230) 상에 층간 절연막(240)을 형성한다. 층간 절연막(240)은 실리콘 산화물과 같은 산화물을 사용하여 형성될 수 있다. 이후, 층간 절연막(240)의 상부를 평탄화하는 공정이 더 수행될 수도 있다.
도 10을 참조하면, 층간 절연막(240) 일부를 식각하여 식각 저지막 구조물(230) 일부를 노출시키는 개구(250)를 형성한다. 예시적인 실시예들에 따르면, 개구(250)는 포토레지스트 패턴(도시되지 않음)을 사용하는 건식 식각 공정에 의해 형성될 수 있다. 이때, 개구(250)는 층간 절연막(240)을 관통하면서 게이트 전극(185)의 일부 및 기판(100)의 액티브 영역 일부에 오버랩되도록 형성된다.
개구(250) 형성 시, 층간 절연막(240)과 식각 저지막 구조물(230)의 식각률이 서로 다르므로, 층간 절연막(240)이 게이트 구조물(190) 상부 및 기판(100)의 액티브 영역 상부에서 서로 다른 두께를 갖더라도, 식각 저지막 구조물(230)을 식각 종말점으로 하여 층간 절연막(240)이 충분히 제거될 수 있다.
도 11을 참조하면, 개구(250)에 의해 노출된 식각 저지막 구조물(230) 부분을 제거한다. 예시적인 실시예들에 따르면, 식각 저지막 구조물(230)의 상기 노출된 부분은 이방성 식각 공정을 통해 제거된다. 이에 따라, 게이트 전극(185)의 일부, 고유전막 패턴(175)의 일부 및 기판(100)의 액티브 영역 일부가 노출된다. 이때, 스페이서(140) 측벽에는 식각 저지막 구조물(230) 일부가 잔류할 수 있으며, 개구(250)에 의해 노출되지 않은 식각 저지막 구조물(230) 부분과 함께 식각 저지막 패턴 구조물(235)을 형성할 수 있다.
상기 식각 공정은 단일 물질의 식각 저지막 구조물(230)을 제거하는 것이며, 식각 저지막 구조물(230)의 위치에 따른 두께 차이도 크지 않으므로, 하부의 게이트 구조물(190)이나 스페이서(140)에 손상을 주지 않으면서 수행될 수 있다.
도 12를 참조하면, 개구(250)에 콘택(260)을 형성한다.
콘택(260)은 개구(250)를 채우는 도전막을 기판(100), 게이트 구조물(190) 및 층간 절연막(240) 상에 형성하고, 층간 절연막(240)의 상면이 노출될 때까지 상기 도전막 상부를 평탄화함으로써 형성될 수 있다.
상기 도전막은 도핑된 폴리실리콘, 금속, 금속 질화물 및/또는 금속 실리사이드를 사용하여 형성할 수 있다.
콘택(260)은 기판(100)의 액티브 영역 및 게이트 전극(185)과 접촉하도록 형성되므로, 기판(100)의 액티브 영역 및 게이트 전극(185)은 서로 전기적으로 연결될 수 있다. 즉, 기판(100)의 액티브 영역 및 게이트 전극(185)은 콘택(260)을 공유할 수 있다.
전술한 공정들을 수행함으로써, 공유 콘택(260) 및 금속 게이트 전극(185)을 갖는 반도체 장치가 완성된다.
상기 반도체 장치 제조 방법에서, 제2 희생막(210) 상에 바로 제2 식각 저지막을 형성하지 않고, 제2 희생막(210)을 제거하고 게이트 구조물(190) 상면을 커버하는 제2 식각 저지막(220)을 형성한 다음, 층간 절연막(240)을 형성하고 개구(250)를 형성한다. 이에 따라, 개구(250) 형성 시, 층간 절연막(240)의 단차에도 불구하고 하부의 제2 식각 저지막(220)에 의해 게이트 구조물(190) 및 스페이서(140)가 손상되지 않는다. 이에 따라, 공유 콘택(260)을 형성하는 경우, 누설 전류나 저항 증가 등의 문제가 발생하지 않을 수 있다.
도 13 내지 도 19는 다른 실시예들에 따른 반도체 장치를 제조하는 방법을 설명하기 위한 단면도들이다. 상기 반도체 장치의 제조 방법은 에스램(Static Random Access Memory: SRAM) 장치를 제조하는 방법으로서, 도 1 내지 도 12를 참조로 설명한 공정들과 동일하거나 유사한 공정들이 사용될 수 있다. 이에 따라, 이미 설명된 공정들과 동일하거나 유사한 공정들에 대해서는 자세한 설명을 생략한다.
도 13을 참조하면, 소자 분리막(310)이 형성된 기판(300) 상에 제1 내지 제4 저유전막 패턴들(322, 324, 326, 328), 제1 내지 제4 더미 게이트 전극들(332, 334, 336, 338) 및 제1 내지 제4 스페이서들(342, 344, 346, 348)을 형성한다.
구체적으로, 소자 분리막(310)이 형성된 기판(300) 상에 저유전막 및 더미 게이트 전극막을 순차적으로 형성한다. 예시적인 실시예들에 따르면, 상기 저유전막은 화학기상증착(CVD) 공정 등을 통해 실리콘 산화물(SiO2)을 기판(300) 및 소자 분리막(310) 상에 증착함으로써 형성될 수 있다. 상기 더미 게이트 전극막은 화학기상증착(CVD) 공정 등을 통해 폴리실리콘, 비정질 실리콘 등을 상기 저유전막 상에 증착함으로써 형성될 수 있다.
이후, 사진 식각 공정을 통해 상기 더미 게이트 전극막 및 상기 저유전막을 패터닝함으로써, 소자 분리막(310) 상에 순차적으로 적층된 제1 저유전막 패턴(322) 및 제1 더미 게이트 전극(332)과, 제2 저유전막 패턴(324) 및 제2 더미 게이트 전극(334)을 형성하고, 기판(300) 상에 순차적으로 적층된 제3 저유전막 패턴(326) 및 제3 더미 게이트 전극(336)과, 제4 저유전막 패턴(328) 및 제4 더미 게이트 전극(338)을 형성한다. 일 실시예에 따르면, 제1 및 제2 저유전막 패턴들(322, 324) 및 제1 및 제2 더미 게이트 전극들(332, 334)은 일 방향으로 연장되어, 일부가 소자 분리막(310)이 형성되지 않은 기판(300) 상면 즉, 기판(300)의 액티브 영역 상에 형성될 수도 있다.
이후, 더미 게이트 전극들(332, 334, 336, 338) 및 저유전막 패턴들(322, 324, 326, 328)을 커버하는 실리콘 질화막 혹은 실리콘 산화막을 소자 분리막(310) 및 기판(300) 상에 형성한 후, 이를 이방성 식각 공정을 통해 패터닝함으로써, 제1 내지 제4 더미 게이트 전극들(332, 334, 336, 338) 및 제1 내지 제4 저유전막 패턴들(322, 324, 326, 328)의 측벽 상에 각각 제1 내지 제4 스페이서들(342, 344, 346, 348)을 형성할 수 있다.
이후, 더미 게이트 전극들(332, 334, 336, 338) 및 스페이서들(342, 344, 346, 348)을 이온 주입 마스크로 사용하는 이온 주입 공정을 통해, 더미 게이트 전극들(332, 334, 336, 338)에 인접한 상기 액티브 영역 상부에 제1 내지 제4 불순물 영역들(302, 304, 306, 308)을 각각 형성할 수 있다. 구체적으로, 제1 및 제3 더미 게이트 전극들(332, 336) 사이의 기판(300) 상부에 제1 불순물 영역(302)이 형성되고, 제2 더미 게이트 전극(334)에 인접한 기판(300) 상부에 제2 불순물 영역(304)이 형성되며, 제3 및 제4 더미 게이트 전극들(336, 338) 사이의 기판(300) 상부에 제3 불순물 영역(306)이 형성되고, 제4 더미 게이트 전극(338)에 인접한 기판(300) 상부에 제4 불순물 영역(308)이 형성될 수 있다.
도 14를 참조하면, 도 2 내지 도 5를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다.
즉, 더미 게이트 전극들(332, 334, 336, 338) 및 스페이서들(342, 344, 346, 348)을 덮는 제1 희생막(350)을 기판(300) 및 소자 분리막(310) 상에 형성하고, 더미 게이트 전극들(332, 334, 336, 338)의 상면이 노출될 때까지 제1 희생막(350)의 상부를 평탄화한다. 이후, 노출된 더미 게이트 전극들(332, 334, 336, 338)을 제거하여 리세스들(도시되지 않음)을 형성한다. 상기 리세스들의 내벽 및 제1 희생막(350)의 상면에 고유전막을 형성하고, 상기 고유전막 상에 게이트 전극막을 형성한다. 제1 희생막(350)의 상면이 노출될 때까지, 상기 게이트 전극막 및 상기 고유전막의 상부를 평탄화하여, 상기 리세스들의 내벽 상에 제1 내지 제4 고유전막 패턴들(372, 374, 276, 378)을 형성하고, 제1 내지 제4 고유전막 패턴들(372, 374, 276, 378) 상에 상기 리세스들의 나머지 부분을 채우는 제1 내지 제4 게이트 전극들(382, 384, 386, 388)을 형성한다.
이에 따라, 기판(300)의 필드 영역 상에는 제1 저유전막 패턴(322), 제1 고유전막 패턴(372) 및 제1 게이트 전극(382)을 갖는 제1 게이트 구조물(392)과, 제2 저유전막 패턴(324), 제2 고유전막 패턴(374) 및 제2 게이트 전극(384)을 갖는 제2 게이트 구조물(394)이 형성되고, 각 제1 및 제2 게이트 구조물들(392, 394)의 측벽에는 제1 및 제2 스페이서들(342, 344)이 형성된다. 또한, 기판(300)의 액티브 영역 상에는 제3 저유전막 패턴(326), 제3 고유전막 패턴(376) 및 제3 게이트 전극(386)을 갖는 제3 게이트 구조물(396)과, 제4 저유전막 패턴(328), 제4 고유전막 패턴(378) 및 제4 게이트 전극(388)을 갖는 제4 게이트 구조물(398)이 형성되고, 각 제3 및 제4 게이트 구조물들(396, 398)의 측벽에는 제3 및 제4 스페이서들(346, 348)이 형성된다.
이때, 저유전막 패턴들(322, 324, 326, 328) 및 고유전막 패턴들(372, 374, 376, 378)은 게이트 절연막 패턴들의 역할을 할 수 있다. 전술한 바와 같이, 제1 및 제2 게이트 구조물들(392, 394)은 기판(300)의 상기 필드 영역 상에 형성되나, 일부는 상기 액티브 영역 상에도 형성될 수 있다.
한편, 예시적인 실시예들에 따르면, 게이트 구조물들(392, 394, 396, 398) 및 불순물 영역들(302, 304, 306, 308)은 상기 SRAM 장치의 구동(drive) 트랜지스터, 부하(load) 트랜지스터 및 액세스(access) 트랜지스터 중 일부 또는 전부를 형성할 수 있다.
도 15를 참조하면, 도 6 내지 도 7을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다.
즉, 제1 희생막(350)을 제거하고, 게이트 구조물들(392, 394, 396, 398) 및 스페이서들(342, 344, 346, 348)을 커버하는 제1 식각 저지막을 기판(300) 및 소자 분리막(310) 상에 형성한다. 제1 식각 저지막(400)은 실리콘 질화물과 같은 질화물을 사용하여 형성될 수 있다.
이후, 제1 식각 저지막(400) 상에 제2 희생막(410)을 형성하고, 게이트 구조물들(392, 394, 396, 398)의 상면이 노출될 때까지 제2 희생막(410) 및 상기 제1 식각 저지막의 상부를 평탄화한다. 이에 따라 상기 제1 식각 저지막은 제1 식각 저지막 패턴(405)으로 변환된다.
도 16을 참조하면, 도 8 내지 도 9를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다.
즉, 제2 희생막(410)을 제거한 후, 게이트 구조물들(392, 394, 396, 398), 스페이서들(342, 344, 346, 348) 및 제1 식각 저지막 패턴(405) 상에 제2 식각 저지막(420)을 형성한다. 제2 식각 저지막(420)은 실리콘 질화물과 같은 질화물을 사용하여 형성될 수 있으며, 이에 따라 제1 식각 저지막 패턴(405)과 병합되어 식각 저지막 구조물(430)을 형성할 수 있다.
이후, 식각 저지막 구조물(430) 상에 층간 절연막(440)을 형성한다.
도 17을 참조하면, 도 10을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다.
즉, 층간 절연막(440) 일부를 식각하여 식각 저지막 구조물들(430) 일부를 노출시키는 제1 내지 제4 개구들(452, 454, 456, 458)을 형성한다. 이때, 제1 개구(452)는 층간 절연막(440)을 관통하면서 제1 게이트 전극(382)의 일부 및 제1 불순물 영역(302)에 오버랩되도록 형성되고, 제2 개구(454)는 층간 절연막(440)을 관통하면서 제2 게이트 전극(384)의 일부에 오버랩되도록 형성되며, 제3 개구(456)는 층간 절연막(440)을 관통하면서 제3 불순물 영역(306)에 오버랩되도록 형성되고, 제4 개구(458)는 층간 절연막(440)을 관통하면서 제4 불순물 영역(308)에 오버랩되도록 형성된다.
개구들(452, 454, 456, 458) 형성 시, 층간 절연막(440)과 식각 저지막 구조물(430)의 식각률이 서로 다르므로, 층간 절연막(440)이 제1 및 제2 게이트 구조물들(392, 394)의 상부 및 기판(300)의 액티브 영역 상부에서 서로 다른 두께를 갖더라도, 식각 저지막 구조물(430)을 식각 종말점으로 하여 층간 절연막(440)이 충분히 제거될 수 있다.
도 18을 참조하면, 도 11 내지 도 12를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다.
즉, 개구들(452, 454, 456, 458)에 의해 노출된 식각 저지막 구조물(430) 부분을 제거한다. 이에 따라, 제1 및 제2 게이트 전극들(382, 384)의 일부, 제1 고유전막 패턴(372)의 일부 및 제1, 제3 및 제4 불순물 영역들의 일부가 노출된다. 이때, 스페이서들(342, 344, 346, 348) 측벽에는 식각 저지막 구조물(430) 일부가 잔류할 수 있으며, 개구들(452, 454, 456, 458)에 의해 노출되지 않은 식각 저지막 구조물(430) 부분과 함께 식각 저지막 패턴 구조물(435)을 형성할 수 있다.
상기 식각 공정은 게이트 구조물들(392, 394, 396, 398)이나 스페이서들(342, 344, 346, 348)에 손상을 주지 않으면서 수행될 수 있다.
이후, 제1 내지 제4 개구들(452, 454, 456, 458)에 제1 내지 제4 콘택들(462, 464, 466, 468)을 각각 형성한다. 콘택들(462, 464, 466, 468)은 도핑된 폴리실리콘, 금속, 금속 질화물 및/또는 금속 실리사이드를 사용하여 형성할 수 있다.
이때, 제1 콘택(462)은 기판(300)의 제1 불순물 영역(302) 및 제1 게이트 전극(382)과 접촉하도록 형성되므로, 제1 불순물 영역(302) 및 제1 게이트 전극(382)은 제1 콘택(462)을 공유할 수 있다.
도 19를 참조하면, 콘택들(462, 464, 466, 468) 및 층간 절연막(440) 상에 제1 내지 제4 배선들(472, 474, 476, 478)을 형성한다. 배선들(472, 474, 476, 478)은 콘택들(462, 464, 466, 468) 및 층간 절연막(440) 상에 도전막을 형성한 후, 상기 도전막을 패터닝함으로써 형성될 수 있다. 이에 따라, 제1 내지 제4 콘택들(462, 464, 466, 468)에 각각 전기적으로 연결되는 제1 내지 제4 배선들(472, 474, 476, 478)이 형성될 수 있다. 상기 도전막은 도핑된 폴리실리콘, 금속, 금속 질화물 및/또는 금속 실리사이드를 사용하여 형성할 수 있다.
이후, 배선들(472, 474, 476, 478)을 커버하는 보호막(480)을 형성하여 상기 반도체 장치가 완성된다.
100, 300: 기판 110, 310: 소자 분리막
120: 저유전막 패턴 130: 더미 게이트 전극
140: 스페이서 150, 350: 제1 희생막
160: 리세스 170: 고유전막
175: 고유전막 패턴 180: 게이트 전극막
185: 게이트 전극 190: 게이트 구조물
200: 제1 식각 저지막 205, 405: 제1 식각 저지막 패턴
210, 410: 제2 희생막 220, 420: 제2 식각 저지막
230, 430: 식각 저지막 구조물
235, 435: 식각 저지막 패턴 구조물 240: 층간 절연막
250: 개구 160: 콘택
302, 304, 306, 308: 제1 내지 제4 불순물 영역
322, 324, 326, 328: 제1 내지 제4 저유전막 패턴
332, 334, 336, 338: 제1 내지 제4 더미 게이트 전극
342, 344, 346, 348: 제1 내지 제4 스페이서
372, 374, 376, 378: 제1 내지 제4 고유전막 패턴
382, 384, 386, 388: 제1 내지 제4 게이트 전극
392, 394, 396, 398: 제1 내지 제4 게이트 구조물
452, 454, 456, 458: 제1 내지 제4 개구
462, 464, 466, 468: 제1 내지 제4 콘택
472, 474, 476, 478: 제1 내지 제4 배선
480: 보호막
120: 저유전막 패턴 130: 더미 게이트 전극
140: 스페이서 150, 350: 제1 희생막
160: 리세스 170: 고유전막
175: 고유전막 패턴 180: 게이트 전극막
185: 게이트 전극 190: 게이트 구조물
200: 제1 식각 저지막 205, 405: 제1 식각 저지막 패턴
210, 410: 제2 희생막 220, 420: 제2 식각 저지막
230, 430: 식각 저지막 구조물
235, 435: 식각 저지막 패턴 구조물 240: 층간 절연막
250: 개구 160: 콘택
302, 304, 306, 308: 제1 내지 제4 불순물 영역
322, 324, 326, 328: 제1 내지 제4 저유전막 패턴
332, 334, 336, 338: 제1 내지 제4 더미 게이트 전극
342, 344, 346, 348: 제1 내지 제4 스페이서
372, 374, 376, 378: 제1 내지 제4 고유전막 패턴
382, 384, 386, 388: 제1 내지 제4 게이트 전극
392, 394, 396, 398: 제1 내지 제4 게이트 구조물
452, 454, 456, 458: 제1 내지 제4 개구
462, 464, 466, 468: 제1 내지 제4 콘택
472, 474, 476, 478: 제1 내지 제4 배선
480: 보호막
Claims (10)
- 금속을 포함하는 게이트 구조물 및 상기 게이트 구조물 측벽 상의 스페이서가 관통하여 수용된 제2 희생막을 기판 상에 형성하는 단계;
상기 제2 희생막을 제거하는 단계;
상기 게이트 구조물, 상기 스페이서 및 상기 기판 상에 제2 식각 저지막 및 층간 절연막을 순차적으로 형성하는 단계;
상기 층간 절연막을 관통하는 개구를 형성하여, 상기 게이트 구조물의 일부, 상기 스페이서의 일부 및 상기 기판의 일부 상의 상기 제2 식각 저지막 부분을 노출시키는 단계;
상기 개구에 노출된 상기 제2 식각 저지막을 제거하는 단계; 및
상기 게이트 구조물 및 상기 기판에 전기적으로 연결되며 상기 개구를 채우는 콘택을 형성하는 단계를 포함하는 반도체 소자 제조 방법. - 제1항에 있어서, 상기 제2 식각 저지막은 실리콘 질화물을 사용하여 형성되고, 상기 층간 절연막은 실리콘 산화물을 사용하여 형성되는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제1항에 있어서, 상기 게이트 구조물은 게이트 절연막 패턴 및 상기 금속을 포함하는 게이트 전극을 구비하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제3항에 있어서, 상기 개구에 의해 노출되는 상기 게이트 구조물의 일부는 상기 게이트 전극의 일부인 것을 특징으로 하는 반도체 소자 제조 방법.
- 제1항에 있어서, 상기 게이트 구조물 및 상기 스페이서가 관통하여 수용된 상기 제2 희생막을 형성하는 단계는,
더미 게이트 전극 및 상기 더미 게이트 전극의 측벽 상의 상기 스페이서가 관통하여 수용된 제1 희생막을 상기 기판 상에 형성하는 단계;
상기 더미 게이트 전극을 제거하여 리세스를 형성하는 단계;
금속을 사용하여 상기 리세스를 채우는 게이트 전극을 형성하는 단계;
상기 제1 희생막을 제거하는 단계;
상기 게이트 전극, 상기 스페이서 및 상기 기판 상에 제1 식각 저지막 및 상기 제2 희생막을 순차적으로 형성하는 단계; 및
상기 게이트 전극의 상면이 노출될 때까지 상기 제2 희생막의 상부 및 상기 제1 식각 저지막의 상부를 평탄화하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법. - 제5항에 있어서, 상기 게이트 구조물 및 상기 스페이서가 관통하여 수용된 상기 제2 희생막을 형성하는 단계는, 상기 더미 게이트 전극 및 상기 스페이서가 관통하여 수용된 제1 희생막을 형성하는 단계 이전에, 상기 기판 상에 저유전막 패턴을 형성하는 단계를 더 포함하며,
상기 스페이서는 상기 더미 게이트 전극 및 상기 저유전막 패턴의 측벽 상에 형성되는 것을 특징으로 하는 반도체 소자 제조 방법. - 제5항에 있어서, 상기 게이트 전극을 형성하는 단계는,
상기 리세스 내벽 및 상기 제1 희생막 상에 고유전막을 형성하는 단계;
상기 리세스의 나머지 부분을 채우는 게이트 전극막을 상기 고유전막 상에 형성하는 단계; 및
상기 제1 희생막의 상면이 노출될 때까지 상기 게이트 전극막 및 상기 고유전막의 상부를 평탄화하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법. - 금속을 포함하는 제1 및 제2 게이트 구조물들 및 상기 각 제1 및 제2 게이트 구조물의 측벽들 상의 제1 및 제2 스페이서들이 관통하여 수용된 제2 희생막을 소자 분리막을 갖는 기판 상에 형성하는 단계;
상기 제2 희생막을 제거하는 단계;
상기 제1 및 제2 게이트 구조물들, 상기 제1 및 제2 스페이서들, 상기 소자 분리막 및 상기 기판 상에 제2 식각 저지막 및 층간 절연막을 순차적으로 형성하는 단계;
상기 층간 절연막을 관통하는 개구를 형성하여, 상기 제1 게이트 구조물의 일부, 상기 제1 스페이서의 일부 및 상기 기판의 일부 상의 상기 제2 식각 저지막 부분을 노출시키는 단계;
상기 개구에 노출된 상기 제2 식각 저지막을 제거하는 단계; 및
상기 제1 게이트 구조물 및 상기 기판에 전기적으로 연결되며 상기 개구를 채우는 콘택을 형성하는 단계를 포함하는 반도체 소자 제조 방법. - 제8항에 있어서, 상기 제1 게이트 구조물 및 상기 제1 스페이서는 상기 소자 분리막 상에 형성되는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제8항에 있어서, 상기 제2 게이트 구조물에 인접한 상기 기판 상부에는 불순물 영역이 형성되고, 상기 콘택은 상기 불순물 영역에 전기적으로 연결되는 것을 특징으로 하는 반도체 소자 제조 방법.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020100119332A KR20120057818A (ko) | 2010-11-29 | 2010-11-29 | 반도체 장치 제조 방법 |
| US13/304,936 US8927355B2 (en) | 2010-11-29 | 2011-11-28 | Method of manufacturing semiconductor devices |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020100119332A KR20120057818A (ko) | 2010-11-29 | 2010-11-29 | 반도체 장치 제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20120057818A true KR20120057818A (ko) | 2012-06-07 |
Family
ID=46126940
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020100119332A KR20120057818A (ko) | 2010-11-29 | 2010-11-29 | 반도체 장치 제조 방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US8927355B2 (ko) |
| KR (1) | KR20120057818A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2018052760A1 (en) * | 2016-09-13 | 2018-03-22 | Applied Materials, Inc. | Borane mediated dehydrogenation process from silane and alkylsilane species for spacer and hardmask application |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8436404B2 (en) * | 2009-12-30 | 2013-05-07 | Intel Corporation | Self-aligned contacts |
| US8404544B1 (en) * | 2012-04-13 | 2013-03-26 | Taiwan Semiconductor Manufacturing Company, Ltd. | Fabrication methods of integrated semiconductor structure |
| CN103515293B (zh) * | 2012-06-25 | 2016-03-30 | 中芯国际集成电路制造(上海)有限公司 | 一种用于形成接触孔的方法 |
| CN103855074B (zh) * | 2012-12-04 | 2016-09-21 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件的制造方法 |
| US8921226B2 (en) | 2013-01-14 | 2014-12-30 | United Microelectronics Corp. | Method of forming semiconductor structure having contact plug |
| KR102078187B1 (ko) | 2013-05-31 | 2020-02-17 | 삼성전자 주식회사 | 반도체 장치 및 그 제조 방법 |
| US9685434B2 (en) * | 2014-12-10 | 2017-06-20 | International Business Machines Corporation | Inter-level dielectric layer in replacement metal gates and resistor fabrication |
| US9847398B1 (en) * | 2016-07-13 | 2017-12-19 | United Microelectronics Corp. | Semiconductor device with gate structure having dielectric layer on one side and contact plug on the other side |
| US10204861B2 (en) * | 2017-01-05 | 2019-02-12 | Globalfoundries Inc. | Structure with local contact for shorting a gate electrode to a source/drain region |
| CN111180583A (zh) * | 2019-10-15 | 2020-05-19 | 北京元芯碳基集成电路研究院 | 晶体管及其制造方法 |
| US11935929B2 (en) * | 2021-10-21 | 2024-03-19 | International Business Machines Corporation | High aspect ratio shared contacts |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100366621B1 (ko) * | 2000-06-28 | 2003-01-09 | 삼성전자 주식회사 | 반도체 소자의 도전성 콘택체를 형성하는 방법 |
| KR100366622B1 (ko) * | 2000-06-30 | 2003-01-09 | 삼성전자 주식회사 | 반도체 소자의 도전성 콘택을 형성하는 방법 |
| KR20020029531A (ko) | 2000-10-13 | 2002-04-19 | 박종섭 | 다마신 금속게이트를 이용한 반도체소자의 제조방법 |
| JP2006100378A (ja) | 2004-09-28 | 2006-04-13 | Renesas Technology Corp | 半導体装置及びその製造方法 |
| US20060148150A1 (en) * | 2005-01-03 | 2006-07-06 | Kavalieros Jack T | Tailoring channel dopant profiles |
| JP2008124133A (ja) | 2006-11-09 | 2008-05-29 | Toshiba Corp | 半導体装置およびその製造方法 |
| US7776729B2 (en) * | 2006-11-30 | 2010-08-17 | Intel Corporation | Transistor, method of manufacturing same, etchant for use during manufacture of same, and system containing same |
| US8120114B2 (en) * | 2006-12-27 | 2012-02-21 | Intel Corporation | Transistor having an etch stop layer including a metal compound that is selectively formed over a metal gate |
-
2010
- 2010-11-29 KR KR1020100119332A patent/KR20120057818A/ko not_active Application Discontinuation
-
2011
- 2011-11-28 US US13/304,936 patent/US8927355B2/en not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2018052760A1 (en) * | 2016-09-13 | 2018-03-22 | Applied Materials, Inc. | Borane mediated dehydrogenation process from silane and alkylsilane species for spacer and hardmask application |
| US10410872B2 (en) | 2016-09-13 | 2019-09-10 | Applied Materials, Inc. | Borane mediated dehydrogenation process from silane and alkylsilane species for spacer and hardmask application |
Also Published As
| Publication number | Publication date |
|---|---|
| US8927355B2 (en) | 2015-01-06 |
| US20120135577A1 (en) | 2012-05-31 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9543308B2 (en) | Semiconductor device | |
| KR20120057818A (ko) | 반도체 장치 제조 방법 | |
| US20150111360A1 (en) | Method of manufacturing a semiconductor device | |
| US20140035051A1 (en) | Semiconductor device and associated methods | |
| KR20120091567A (ko) | 소자 분리막 구조물 형성 방법 | |
| US9437420B2 (en) | Capacitors including amorphous dielectric layers and methods of forming the same | |
| KR20100104685A (ko) | 커패시터를 갖는 반도체 장치의 형성방법 | |
| TWI713147B (zh) | 半導體裝置的形成方法 | |
| US20120292716A1 (en) | Dram structure with buried word lines and fabrication thereof, and ic structure and fabrication thereof | |
| US11043397B2 (en) | Method of forming a pattern and method of manufacturing a semiconductor device using the same | |
| KR101831704B1 (ko) | 반도체 소자의 제조 방법 | |
| US9305927B2 (en) | Semiconductor device and method of manufacturing the same | |
| KR20130022872A (ko) | 에어갭 스페이서를 구비한 반도체장치 및 그 제조 방법 | |
| TW202131389A (zh) | 半導體結構及其形成方法 | |
| KR102462439B1 (ko) | 반도체 소자의 제조 방법 | |
| US10312150B1 (en) | Protected trench isolation for fin-type field-effect transistors | |
| TWI757043B (zh) | 半導體記憶體結構及其形成方法 | |
| TWI780713B (zh) | 具有圖案化閘極的半導電金屬氧化物電晶體及其形成方法 | |
| KR100778881B1 (ko) | 강유전 랜덤 억세스 메모리 및 그 제조 방법 | |
| US9034725B2 (en) | Methods of forming transistors and methods of manufacturing semiconductor devices including the transistors | |
| TWI826125B (zh) | 具有多層介電質的儲存電容器 | |
| CN114068396B (zh) | 半导体结构及其形成方法 | |
| TWI336930B (en) | Methods for forming a bit line contact | |
| JP2005203455A (ja) | 半導体装置およびその製造方法 | |
| US9825041B1 (en) | Integrated circuit structure with insulated memory device and related methods |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E90F | Notification of reason for final refusal | ||
| E601 | Decision to refuse application |