KR102462439B1 - 반도체 소자의 제조 방법 - Google Patents

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Abstract

반도체 소자의 제조 방법이 제공된다. 반도체 소자의 제조 방법은 대상층 상에 산화막을 형성하고, 상기 산화막 상에, 반도체 물질을 포함하고 제1 두께를 갖고, 상기 산화막에 대해 제1 식각 선택비를 갖는 제1 마스크막을 형성하고, 상기 제1 마스크막 상에, 메탈을 포함하고, 상기 제1 두께보다 작은 제2 두께를 갖고, 상기 산화막에 대해 상기 제1 식각 선택비보다 큰 제2 식각 선택비를 갖는 제2 마스크막을 형성하고, 상기 제2 마스크막을 패터닝하여 제2 마스크막 패턴을 형성하고, 상기 제1 마스크막을 패터닝하여 제1 마스크막 패턴을 형성하고, 상기 제2 마스크막 패턴을 식각 마스크막으로 하여 상기 산화막의 일부를 식각하고, 상기 제1 마스크막 패턴을 식각 마스크막으로 하여 상기 산화막의 나머지를 식각하여 상기 대상층을 노출시키는 홀을 형성하는 것을 포함한다.

Description

반도체 소자의 제조 방법{MANUFACTURING METHOD OF SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 제조 방법에 관한 것이다.
최근의 반도체 소자는 저전압에서 고속 동작을 할 수 있는 방향으로 발전하고 있으며, 반도체 소자의 제조 공정은 집적도가 향상되는 방향으로 발전되고 있다. 따라서, 고도로 스케일링된 고집적 반도체 소자의 패턴들은 미세한 폭을 가지고 미세한 피치로 이격될 수 있다.
한편, 반도체 소자의 미세화에 따라 홀, 컨택 또는 커패시터들 간의 간격이 매우 좁아짐에 따라 높은 종횡비(aspect ratio)를 갖는 구조물의 형성이 불가피할 수 있다. 높은 종횡비를 갖는 구조물들로서, 예를 들어, 디램(DRAM)의 커패시터, VNAND(Vertical NAND)의 채널, 그리고 다양한 반도체 소자들에 형성되는 메탈 컨택들이 있을 수 있다.
예를 들어, 디램 소자의 경우 커패시터의 하부 전극의 종횡비(aspect ratio)가 증가함에 따라, 커패시터가 형성되는 높은 종횡비의 홀을 형성하기 위한 여러 가지 방법들이 제안되고 있다.
본 발명이 해결하고자 하는 기술적 과제는, 서로 다른 종류의 마스크를 이용하여 높은 종횡비의 커패시터가 형성되는 홀을 포함하는 반도체 소자의 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법은, 대상층 상에 산화막을 형성하고, 상기 산화막 상에, 반도체 물질을 포함하고 제1 두께를 갖고, 상기 산화막에 대해 제1 식각 선택비를 갖는 제1 마스크막을 형성하고, 상기 제1 마스크막 상에, 메탈을 포함하고, 상기 제1 두께보다 작은 제2 두께를 갖고, 상기 산화막에 대해 상기 제1 식각 선택비보다 큰 제2 식각 선택비를 갖는 제2 마스크막을 형성하고, 상기 제2 마스크막을 패터닝하여 제2 마스크막 패턴을 형성하고, 상기 제1 마스크막을 패터닝하여 제1 마스크막 패턴을 형성하고, 상기 제2 마스크막 패턴을 식각 마스크막으로 하여 상기 산화막의 일부를 식각하고, 상기 제1 마스크막 패턴을 식각 마스크막으로 하여 상기 산화막의 나머지를 식각하여 상기 대상층을 노출시키는 홀을 형성하는 것을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 소자 제조 방법은, 기판 내에 활성 영역을 정의하는 소자 분리막을 형성하고, 상기 활성 영역 내에 매립된 게이트를 형성하고, 상기 기판 상에 층간 절연막과, 상기 층간 절연막 내의 비트 라인 구조물 및 랜딩 패드를 형성하되 상기 랜딩 패드는 상기 활성 영역과 전기적으로 연결되고, 상기 층간 절연막 상에 산화막을 형성하고, 상기 산화막 상에 제1 마스크막과, 상기 제1 마스크막 상의 제2 마스크막을 차례로 형성하고, 상기 제2 마스크막을 패터닝하여 제2 마스크막 패턴을 형성하고, 상기 제1 마스크막을 패터닝하여 제1 마스크막 패턴을 형성하고, 상기 제2 마스크막 패턴을 식각 마스크로 하여 상기 산화막의 일부를 관통하는 제1 홀을 형성하고, 상기 제1 마스크막 패턴을 식각 마스크로 하여 상기 산화막의 나머지를 식각하여 상기 랜딩 패드를 노출시키는 제2 홀을 형성하고, 상기 제2 홀을 통해 상기 랜딩 패드와 전기적으로 연결되는 커패시터를 형성하는 것을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어있다.
도 1 내지 도 7은 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 도시한 중간 단계 도면들이다.
도 8 내지 도 15는 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법을 도시한 중간 단계 도면들이다.
도 1 내지 도 7은 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법은, 기판(10) 상에 소자 분리막(15)을 형성하여 활성 영역(20)을 정의하고, 활성 영역(20) 내에 매립된 게이트(30)를 형성하고, 소자 분리막(15), 매립된 게이트(30) 상에 층간 절연막(50)을 형성하고, 층간 절연막(50) 내에 비트 라인 구조물(40), 랜딩 패드(60)를 형성하고, 층간 절연막(50) 상에 스토핑 절연막(70), 산화막(100), 제1 마스크막(110) 및 제2 마스크막(120)을 차례로 형성하는 것을 포함한다.
기판(10)은 예를 들어, 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와는 달리, 기판(100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘 게르마늄, 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있다. 또는, 기판(10)은 베이스 기판 상에 에피층이 형성된 것일 수도 있다. 이하에서는, 기판(10)은 실리콘 기판인 것으로 설명한다.
소자 분리막(15)은 기판(10) 내에 형성되어, 활성 영역(20)을 정의할 수 있다. 즉, 소자 분리막(15)의 하면은 기판(10)의 상면보다 낮게 형성되어, 활성 영역(20)이 정의될 수 있다. 소자 분리막(15)은 예를 들어, 산화막, 산질화막 또는 질화막 중 어느 하나를 포함할 수 있다.
매립된 게이트를 형성하는 것은, 활성 영역(20) 내에 트렌치를 형성하고, 트렌치 내 게이트 절연막(33), 게이트 전극(30) 및 게이트 캡핑막(32)을 형성하는 것을 포함할 수 있다.
게이트 전극(30)은 예를 들어, 도전성 물질을 포함할 수 있다. 이러한 도전성 물질의 예로는 도핑된 폴리 실리콘, 질화 티타늄(TiN), 질화 탄탈륨(TaN), 질화 텅스텐(WN), 티타늄(Ti), 탄탈륨(Ta) 및 텅스텐(W) 등을 들 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
게이트 캡핑막(32)은 예를 들어, 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물 중 하나를 포함할 수 있다.
게이트 절연막(33)은 예를 들어, 산화막을 포함할 수 있으나 본 발명이 이에 제한되는 것은 아니며, 예를 들어 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide) 등의 고유전율 유전막을 포함할 수도 있다. 게이트 절연막(33)은 게이트 전극(30)과 게이트 캡핑막(32)을 감싸는 구조로 형성될 수 있다.
층간 절연막(50)은 기판(10)의 상면을 덮도록 형성될 수 있다. 층간 절연막(50)은 예를 들어, 산화막을 포함할 수 있다. 또한, 층간 절연막(50)은 비트 라인 구조물(40), 랜딩 패드(60)의 측면을 감싸도록 형성될 수 있다.
비트 라인 구조물(40)을 형성하는 것은, 기판(10) 상에 비트 라인 컨택 플러그(41)를 형성하고, 비트 라인 컨택 플러그(41) 상에 비트 라인 전극(42)을 형성하고, 비트 라인 전극(42) 상에 비트 라인 캡핑막(43)을 형성하고, 비트 라인 컨택 플러그(41), 비트 라인 전극(42), 비트 라인 캡핑막(43)의 측면 상에 비트 라인 스페이서(44)를 형성하는 것을 포함할 수 있다.
비트 라인 컨택 플러그(41)는 예를 들어, 기판(10)의 활성 영역(20)으로부터 에피택셜 성장 공정을 이용하여 단결정 실리콘을 형성하는 것으로 형성될 수 있다. 이와는 달리, 비트 라인 컨택 플러그(41)는 활성 영역20) 상에 도핑된 반도체 물질, 도전성 금속 질화물, 금속 및 금속-반도체 화합물을 포함하도록 형성될 수도 있다.
비트 라인 전극(42)은 예를 들어, 비트 라인 컨택 플러그(41) 상에 텅스텐과 같은 도전성 물질을 포함하도록 형성될 수 있다. 도시되지는 않았지만, 비트 라인 전극(42)과 비트 라인 컨택 플러그(41) 사이에는 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물과 같은 물질을 포함하는 배리어막이 추가로 형성될 수도 있다.
비트 라인 캡핑막(43)은 예를 들어, 비트 라인 전극(42) 상에 실리콘 질화물을 포함하도록 형성될 수 있다. 비트 라인 캡핑막(43)은 비트 라인 컨택 플러그(41)과 비트 라인 전극(42)의 라인 형상을 패터닝하기 위한 마스크로 기능할 수 있다.
비트 라인 스페이서(44)는 예를 들어, 비트 라인 컨택 플러그(41), 비트 라인 전극(42), 비트 라인 캡핑막(43)이 적층된 구조의 측면 상에 실리콘 질화물을을 증착하여 형성될 수 있다.
랜딩 패드(60)를 형성하는 것은, 비트 라인 컨택 플러그(41)는 활성 영역20) 상에 포함하도록 형성될 수도 있다. 층간 절연막(50) 내에 형성된 트렌치에 예를 들어 텅스텐과 같은 도핑된 반도체 물질, 도전성 금속 질화물, 금속 및 금속-반도체 화합물 등을 채우는 것을 포함할 수 있다. 이와는 달리, 랜딩 패드(60)는 기판(10)의 활성 영역(20)으로부터 에피택셜 성장 공정을 이용하여 단결정 실리콘을 형성하는 것으로 형성될 수도 있다. 랜딩 패드(60)와 접촉하는 활성 영역(20) 내에는 도핑된 영역이 형성되고, 이는 소오스/드레인 영역으로 기능할 수 있다.
스토핑 절연막(70)을 형성하는 것은, 층간 절연막(50), 비트 라인 구조물(40), 랜딩 패드(60) 상에 예를 들어 실리콘 질화물을 증착 공정으로 형성하는 것을 포함할 수 있다. 여기서 스토핑 절연막(70)은 층간 절연막(50) 및 산화막(100)과 식각 선택비를 갖는 물질을 포함할 수 있다.
산화막(100)을 형성하는 것은 스토핑 절연막(70) 상에 실리콘 산화물을 예를 들어 증착 공정으로 형성하는 것을 포함할 수 있다. 본 발명의 몇몇 실시예에서, 산화막(100)은 스토핑 절연막(70)보다 두껍게 형성될 수 있다.
제1 마스크막(110)은 산화막(100) 상에 형성될 수 있다. 본 발명의 몇몇 실시예에서, 제1 마스크막(110)은 실리콘 마스크막일 수 있다. 더욱 구체적으로, 제1 마스크막(110)은 실리콘 또는 도핑된 실리콘을 포함할 수 있으며, 예를 들어 제1 마스크막(110)은 붕소(B), 탄소(C), 인(P) 중 어느 하나가 도핑된 실리콘을 포함할 수도 있다.
산화막(100) 상에 제1 마스크막(110)을 형성하는 것은, 앞서 설명한 물질을 예를 들어 산화막 성장(diffusion), CVD(Chemical Vapor Deposition) 등의 공정을 통해 형성하는 것을 포함할 수 있다.
제2 마스크막(120)은 제1 마스크막(110) 상에 형성될 수 있다. 본 발명의 몇몇 실시예에서, 제2 마스크막(120)은 메탈 마스크막일 수 있다. 더욱 구체적으로, 제2 마스크막(120)은 텅스텐(W), 질화 텅스텐(WN), 탄화 텅스텐(WC), 알루미늄(Al), 산화 알루미늄(Al2O3), 티타늄(Ti), 산화 티타늄(TiO), 텅스텐 실리사이드(WSi) 등을 포함할 수 있으나 본 발명이 이에 제한되는 것은 아니다.
제2 마스크막(120)을 형성하는 것은, 제1 마스크막(110) 상에 앞서 설명한 물질을 예를 들어 PVD(Physical Vapor Deposition), CVD의 공정에 의해 증착하는 것을 포함할 수 있다.
제1 마스크막(110)과 제2 마스크막(120)은 뒤에서 설명될 산화막(100)의 식각 공정에서 식각 마스크로 사용될 수 있다. 제1 마스크막(110)은 산화막(100)에 대하여 제1 식각 선택비를 가지고, 제2 마스크막(120)은 산화막(100)에 대하여 제2 식각 선택비를 가질 수 있다. 본 발명의 몇몇 실시예에서, 제2 마스크막(120)의 산화막(100)에 대한 제2 식각 선택비는 제1 마스크막(110)의 산화막(100)에 대한 제1 식각 선택비보다 클 수 있다. 다시 말하면, 본 발명의 몇몇 실시예에서, 산화막(100)의 식각 공정 상에서, 메탈 마스크막을 포함하는 제2 마스크막(120)은 실리콘 마스크막을 포함하는 제1 마스크막(110)에 대하여 식각 내성이 클 수 있다.
도 1에 도시된 것과 같이, 제1 마스크막(110)은 제1 두께(h1)를 가지고, 제2 마스크막(120)은 제2 두께(h2)를 갖도록 형성될 수 있다. 제1 마스크막(110)의 제1 두께(h1)는 제2 마스크막(120)의 제2 두께(h2)보다 클 수 있다. 더욱 구체적으로, 제1 마스크막(110)의 제1 두께(h1)는 제2 마스크막(120)의 제2 두께(h2)의 약 2 내지 3배일 수 있다.
본 발명의 몇몇 실시예에서, 제1 마스크막(110)의 제1 두께(h1)는 약 3~6ka이고, 제2 마스크막(120)의 제2 두께(h2)는 약 1~3 ka일 수 있다.
앞에서 설명한 것과 같이, 산화막(100)에 대한 제1 마스크막(110)의 제1 식각 선택비보다 제2 마스크막(120)의 제2 식각 선택비가 클 수 있다. 따라서, 뒤에 이어질 산화막(100)의 식각 공정에서 이들을 식각 마스크로 하여 산화막(100)을 동일한 깊이로 식각하기 위해서, 식각에 필요한 제2 마스크막(120)의 두께보다 제1 마스크막(110)의 두께가 더 클 수 있다.
도 2를 참조하면, 제1 마스크막(110)과 제2 마스크막(120)을 패터닝하여, 제1 마스크 패턴(111)과 제2 마스크 패턴(121)을 형성할 수 있다. 제1 마스크막(110)과 제2 마스크막(120)을 패터닝하는 것은 예를 들어, 제1 마스크막(110)과 제2 마스크막(120) 상에 산화막, 카본막 및 캡핑막을 포함하는 복합막을 형성하고, 복합막 상에 포토 레지스트 공정을 이용하여 복합막 패턴을 형성하고, 상기 복합막 패턴을 식각 마스크로 하여 제2 마스크막(120)과 제1 마스크막(110)을 순차적으로 패터닝하여 제2 마스크막 패턴(121)과 제1 마스크막 패턴(111)을 형성하는 것을 포함할 수 있다.
제1 마스크막(110) 및 제2 마스크막(120)과 같이, 제1 마스크막 패턴(111)은 제1 두께(h1)를 갖고, 제2 마스크막 패턴(121)은 제2 두께(h2)를 가질 수 있다. 앞서와 마찬가지로, 제1 두께(h1)와 제2 두께(h2)는 서로 다를 수 있으며, 더욱 구체적으로 제1 마스크막 패턴(111)의 제1 두께(h1)는 제2 마스크막 패턴(121)의 제2 두께(h2)의 약 2 내지 3배일 수 있다.
제1 마스크막 패턴(111)과 제2 마스크막 패턴(121)의 형성으로 인해, 산화막(100)의 상면의 일부가 노출될 수 있다. 노출된 산화막(100)의 영역은 랜딩 패드(60)의 적어도 일부와 오버랩될 수 있다. 이는, 뒤이어 노출된 산화막(100)의 영역을 대상으로 홀 형성 공정이 수행되고, 홀을 채우는 커패시터와, 랜딩 패드(60)가 전기적으로 연결되도록 하기 위함이다.
도 3을 참조하면, 제2 마스크막 패턴(121)을 식각 마스크로 하여 산화막(100)을 일부 식각하는 제1 식각 공정(300)이 수행될 수 있다. 제1 식각 공정(300)의 수행결과, 산화막(100)의 일부를 관통하는 제1홀(130)이 형성될수 있다.
제1 식각 공정(300)에서, 산화막(100)을 식각하기 위한 식각 에천트는 예를 들어, C4F8 또는 C4F6 등의 가스 또는 이들의 혼합 가스를 포함할 수 있다.
제1 식각 공정(300)의 수행 결과, 제2 마스크막 패턴(121) 또한 데미지(damage)를 입어 제2 마스크막 패턴(121)의 두께가 감소할 수도 있다. 그러나 제1 식각공정(300)을 통해 제2마스크막 패턴(121)이 완전히 제거되지 않을수도 있다.
도 4를 참조하면, 제1 식각 공정(300)의 수행 결과 제1 마스크막 패턴(111) 상에 남아있던 제2 마스크막 패턴(121)을 완전히 제거한다. 제2 마스크막 패턴(121)을 제거하는 것은 습식 식각에 의한 것일 수 있으며, 더욱 구체적으로는 제2 마스크막 패턴(121)은 고온 황산과 SC1 용액의 혼합에 의하여 제거될 수 있다. 상기와 같은 습식 식각액의 조합에 의하여, 산화막(100) 및 산화막(100) 내에 포함된 제1 홀(130)에 대한 데미지 없이 제2 마스크막 패턴(121)이 완전히 제거될 수 있다.
제2 마스크막 패턴(121)이 완전히 제거됨에 따라, 제1 마스크막 패턴(111)의 상면이 노출되므로, 이후 공정에서 제1 마스크막 패턴(111)을 식각 마스크로 이용하여 산화막(100)을 이어서 식각할 수 있다.
도 5을 참조하면, 제1 마스크막 패턴(111)을 식각 마스크로 하여 산화막(100)의 나머지를 식각하는 제2 식각 공정(310)이 수행될 수 있다. 제2 식각 공정(310)의 수행결과, 산화막(100)을 완전히 관통하는 제2홀(140)이 형성될수 있다.
제2 식각 공정(310)을 수행하는 것은, 산화막(100) 하부의 스토핑 절연막(70)을 함께 제거하는 것을 포함할 수 있다. 랜딩 패드(60)를 덮고 있는 스토핑 절연막(70)의 일부가 제거됨으로써, 랜딩 패드(60)의 상면이 노출될 수 있다.
제2 식각 공정(310)에 의하여, 제1 마스크막 패턴(111) 또한 데미지를 입어 제1 마스크막 패턴(111)의 두께가 감소할 수도 있다.
제2 식각 공정(310)에서, 산화막(100) 및 스토핑 절연막(70)을 식각하기 위한 식각 에천트는 예를 들어, C4F8 또는 C4F6 등의 가스 또는 이들의 혼합 가스를 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 소자의 제조 방법에서, 제2 마스크막 패턴(121)과 제1 마스크막 패턴(111)을 순차적으로 식각 마스크로 이용하여 산화막(100)을 식각한다. 이 때, 제1 마스크막 패턴(111)과 제2 마스크막 패턴(121)을 모두 이용하는 것은 높은 종횡비의 제2 홀(140)을 형성하는 것을 가능하게 할 수 있다.
즉, 일반적으로, 실리콘 마스크막을 포함하는 제1 마스크막 패턴(111) 만으로 산화막(100)을 식각하는 것은 제1 마스크막 패턴(111)의 산화막에 대한 식각 선택비가 충분하지 않아 원하는 깊이의 홀을 형성하지 못할 수도 있다. 이 때, 충분한 식각 깊이를 얻기 위해 제1 마스크막 패턴(111)을 두껍게 하는 것은, 두껍게 형성된 제1 마스크막 패턴(111)의 틸팅(tilting) 현상으로 인해 패터닝 불량이 발생할 수 있다.
한편으로, 메탈 마스크막을 포함하는 제2 마스크막 패턴(121) 만으로 산화막(100)을 식각하는 것은, 산화막(100)에 대하여 충분한 식각 선택비를 가질 수 있으나 메탈을 포함하는 제2 마스크막 패턴(121) 형성 시 산포 불량으로 인하여, 형성된 산화막(100) 내의 홀의 CD(Critical Dimension) 불량 등을 야기할 수 있다.
본 발명의 일 실시예에 따른 반도체 소자의 제조 방법에서, 산화막(100)에 대한 제1 마스크막 패턴(111)의 제1 식각 선택비보다 큰 제2 식각 선택비를 갖는 제2 마스크막 패턴(121)에 의한 제1 식각 공정(300)을 수행한다. 이 때, 제2 마스크막 패턴(121)의 제2 식각 선택비를 이용하여 산화막(100) 내에 충분한 깊이를 갖는 제1 홀(130)을 형성한다.
이어서, 남은 제2 마스크막 패턴(121)을 완전히 제거하고, 제1 마스크막 패턴(111)을 식각 마스크로 이용하여 산화막(100)의 나머지를 식각하여 산화막(100)을 관통하는 제2 홀(140)을 형성한다.
제1 마스크막 패턴(111)과 제2 마스크막 패턴(121)을 조합한 제1 및 제2 식각 공정(300, 310)으로 인하여, 제1 마스크막 패턴(111)을 단독으로 사용하는 경우보다 작은 두께로 제1 마스크막 패턴(111)을 형성할 수 있어 제1 마스크막 패턴(111)의 틸팅 현상을 최소화할 수 있다.
한편으로, 제2 마스크막 패턴(121)을 이용하여 먼저 산화막(100)을 식각하는 것에 의해 발생할 수 있는 산포 불량은, 제2 마스크막 패턴(121)을 완전히 제거하고 제1 마스크막 패턴(111)을 이용하여 이어서 산화막(100)의 나머지를 식각하는 것에 의하여 완화될 수 있다.
따라서, 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법에 의해, 높은 종횡비를 갖는 제2 홀(140)의 형성이 가능할 수 있다.
이어서 도 6을 참조하면, 제2 홀(140) 내에 하부 전극(150)을 형성한다. 하부 전극(150)을 형성하는 것은 예를 들어, 제2 홀(140)을 도전성 물질로 채운 후, 산화막(100) 상면의 도전성 물질을 에치백 또는 CMP(Chemical Mechanical Polishing) 등의 공정을 통해 제거하는 것을 포함할 수 있다.
도 7을 참조하면, 하부 전극(150) 주위의 산화막(100)을 완전히 제거하고, 하부 전극(150) 및 스토핑 절연막(70) 상에 유전막(170)을 컨포멀하게 형성하고, 유전막(170) 및 하부 전극(150)을 덮도록 상부 전극(160)을 형성하여 커패시터(180)를 형성한다.
산화막(100)을 제거하는 것은, 앞서 산화막(100)의 식각 공정과 마찬가지로 C4F8 또는 C4F6 등의 가스 또는 이들의 혼합 가스를 포함하는 식각 에천트를 이용하여 제거하는 것을 포함할 수 있다.
유전막(170)을 형성하는 것은, 예를 들어 하프늄 또는 지르코늄(Zr) 등의 고유전율 물질을 하부 전극(150) 및 스토핑 절연막(70) 상에 컨포멀하게 형성하는 것을 포함할 수 있으나 본 발명이 이에 제한되는 것은 아니다. 유전막(170)은 예를 들어, 하프늄 산화물, 하프늄 실리콘 산화물, 하프늄 산질화물(hafnium oxynitride), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide) 중에서 하나 이상을 포함할 수도 있다.
상부 전극(160)을 형성하는 것은, 유전막(170) 및 하부 전극(150)을 덮도록 도전성 물질을 형성하는 것일 수 있다. 상부 전극(160)은 예를 들어, 금속 및 금속 화합물 또는 이들의 조합을 포함할 수 있다.
하부 전극(150), 상부 전극(160) 및 유전막(170)의 형성에 의해, 커패시터(180)의 형성이 완료될 수 있다.
앞서 설명한 것과 같이, 본 발명의 실시예에 따른 반도체 소자의 제조 방법에 의해 높은 종횡비의 제2 홀(140)과, 제2 홀(140)을 채우는 하부 전극(150)이 형성됨에 따라, 높은 종횡비를 갖는 커패시터(180)이 형성될 수 있다. 높은 종횡비를 갖는 커패시터(180)는 정전 용량이 증가하고, 반도체 소자의 동작 신뢰성을 증가시킬 수 있다.
도 8 내지 도 15는 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 중간 단계 도면들이다. 이후에서, 앞서 설명한 실시예에서 설명한 구성 요소와 유사한 도면 부호는 유사한 구성 요소를 나타내는 것일 수 있다.
도 8을 참조하면, 기판(10) 상에 소자 분리막(15)에 의해 정의된 활성 영역(20), 기판(10) 내에 형성된 매립된 게이트(30)를 제공하고, 기판(10) 및 매립된 게이트(30) 상에 랜딩 패드(60), 층간 절연막(50) 및 비트 라인 구조물(40)을 형성하고, 층간 절연막(50), 랜딩 패드(60), 비트 라인 구조물(40)을 덮도록 스토핑 절연막(70), 제1 산화막(200), 하부 서포터막(201), 제2 산화막(205), 상부 서포터막(202), 제1 마스크막(210) 및 제2 마스크막(220)을 형성할 수 있다.
본 발명의 실시예에 따른 반도체 소자의 제조 방법에서, 제1 산화막(200)과 제2 산화막(205)은 동일한 물질을 포함하도록 형성될 수 있다. 구체적으로, 제1 산화막(200)과 제2 산화막(205)는 실리콘 산화물을 포함하도록 형성될 수 있다.
하부 서포터막(201)은 제1 산화막(200)과 제2 산화막(205) 사이에 형성될 수 있다. 하부 서포터막(201)은 예를 들어, 제1 산화막(200) 상에 실리콘 질화물을 증착함으로써 형성될 수 있다. 뒤에서 자세히 설명되겠지만, 하부 서포터막(201)은 본 발명의 실시예에 따라 제조된 반도체 소자에서, 커패시터의 전극을 지지할 수 있다.
상부 서포터막(202)는 제2 산화막(205)과 제1 마스크막(210) 사이에 형성될 수 있다. 상부 서포터막(202)는 하부 서포터막(201)과 동일한 물질을 증착하는 것에 의해 형성될 수 있으나 본 발명이 이에 제한되는 것은 아니다. 상부 서포터막(202)은 하부 서포터막(201)과 마찬가지로, 본 발명의 실시예에 따라 제조된 반도체 소자에 포함된 커패시터의 전극을 지지할 수 있다.
상부 서포터막(202)의 상면을 덮도록, 제1 마스크막(210)과 제2 마스크막(220)이 순차적으로 형성될 수 있다. 앞서 설명한 것과 마찬가지로, 제1 마스크막(210)은 실리콘을 포함할 수 있으며, 또는 붕소, 탄소, 인 등의 물질이 도핑된 실리콘을 포함하는 실리콘막일 수 있다.
상부 서포터막(202) 상에 제1 마스크막(210)을 형성하는 것은, 앞서 설명한 물질을 예를 들어 산화막 성장(diffusion), CVD(Chemical Vapor Deposition) 등의 공정을 통해 형성하는 것을 포함할 수 있다.
제2 마스크막(220)은 예를 들어 텅스텐, 질화 텅스텐, 탄화 텅스텐, 알루미늄, 산화 알루미늄, 티타늄, 산화 티타늄, 텅스텐 실리사이드 등의 물질 중에서 하나 이상을 포함할 수 있다.
제2 마스크막(220)을 형성하는 것은, 제1 마스크막(210) 상에 앞서 설명한 물질을 예를 들어 PVD, CVD의 공정에 의해 증착하는 것을 포함할 수 있다.
앞서 설명한 실시예와 마찬가지로, 제1 마스크막(210)은 제1 두께(h1)를 가지고, 제2 마스크막(220)은 제1 두께(h1)보다 작은 제2 두께(h2)를 가질 수 있다. 구체적으로, 제1 마스크막(210)의 제1 두께(h1)는 제2 마스크막(220)의 제2 두께(h2)의 약 2 내지 3배일 수 있다.
또한, 제2 마스크막(220)의 산화막(200, 205)에 대한 식각 선택비는 제1 마스크막(220)의 산화막(200, 205)에 대한 식각 선택비보다 클 수 있다.
도 9를 참조하면, 제1 마스크막(210)과 제2 마스크막(220)을 패터닝하여 제1 마스크 패턴(211)과 제2 마스크 패턴(221)을 형성할 수 있다. 제1 마스크막 패턴(211)은 제1 마스크막(210)과 같이 제1 두께(h1)를 갖고, 제2 마스크막 패턴(221)은 제2 마스크막(220)과 같이 제2 두께(h2)를 가질 수 있다. 여기서 제1 마스크막 패턴(211)의 제1 두께(h1)는 제2 마스크막 패턴(221)의 제2 두께(h2)보다 클 수 있으며, 더욱 구체적으로 제1 마스크막 패턴(211)의 제1 두께(h1)는 제2 마스크막 패턴(221)의 제2 두께(h2)의 약 2 내지 3배일 수 있다.
제1 마스크막 패턴(211)과 제2 마스크막 패턴(221)의 형성으로 인해, 상부 서포터막(202)의 상면의 일부와 노출될 수 있다. 노출된 상부 서포터막(202)의 영역은 랜딩 패드(60)의 적어도 일부와 오버랩될 수 있다. 이는, 뒤이어 노출된 상부 서포터막(202)을 포함하여 상부 서포터막(202) 하부의 제1 및 제2 산화막(200, 205) 및 하부 서포터막(201)을 대상으로 홀 형성 공정이 수행되고, 홀을 채우는 커패시터와 랜딩 패드(60)가 전기적으로 연결되도록 하기 위함이다.
도 10을 참조하면, 제2 마스크막 패턴(221)을 식각 마스크로 하여 상부 서포터막(202) 및 제2 산화막(205)을 식각하는 제1 식각 공정(400)이 수행될 수 있다.
본 발명의 몇몇 실시예에서, 제2 산화막(205)의 식각에 의해 하부 서포터막(201)의 일부가 식각될 수도 있다.
제1 식각 공정(400)의 결과로, 상부 서포터막(202), 제2 산화막(205) 및 하부 서포터막(201)을 관통하는 제1 홀(230)이 형성될 수 있다.
제1 식각 공정(400)에서, 상부 서포터막(202), 제2 산화막(205) 및 하부 서포터막(201)을 식각하기 위한 식각 에천트는 예를 들어, C4F8 또는 C4F6 등의 가스 또는 이들의 혼합 가스를 포함할 수 있다.
제1 식각 공정(400)의 결과, 제2 마스크막 패턴(221)이 데미지를 입어 두께 감소가 발생하는 것은 앞서 설명한 실시예와 같다. 제1 식각 공정(400)에 의하여 제2 마스크막 패턴(221)이 완전히 제거되지 않을 수 있다.
제1 식각 공정(400)의 결과, 제1 산화막(200)의 상면의 일부가 노출될 수 있다. 이와는 달리, 제1 식각 공정(400)으로 하부 서포터막(201)의 상면의 일부가 노출될 수도 있다.
도 11을 참조하면, 제1 식각 공정(400) 후 남은 제2 마스크막 패턴(221)을 완전히 제거하여 제1 마스크막 패턴(211)의 상면을 노출시킨다.
제2 마스크막 패턴(221)을 제거하는 것은 습식 식각에 의한 것일 수 있으며, 더욱 구체적으로는 제2 마스크막 패턴은 고온 황산과 SC1 용액의 혼합에 의해 제거될 수 있다. 상기와 같은 습식 식각액의 조합에 의하여, 산화막(200, 205), 상부 및 하부 서포터막(201, 202)에 대한 데미지 없이 제2 마스크막 패턴(221)이 완전히 제거될 수 있다.
도 12를 참조하면, 제1 마스크막 패턴(111)을 식각 마스크로 하여 제1 산화막(200)을 식각하는 제2 식각 공정(410)이 수행될 수 있다. 제2 식각 공정(410)의 수행 결과, 산화막(200, 205) 및 상하부 서포터막(201, 202)을 완전히 관통하는 제2 홀(240)이 형성될 수 있다.
제2 식각 공정(410)을 수행하는 것은, 산화막(200) 하부의 스토핑 절연막(70)을 함께 제거하는 것을 포함할 수 있다. 랜딩 패드(60)를 덮고 있는 스토핑 절연막(70)의 일부가 제거됨으로써, 랜딩 패드(60)의 상면이 노출될 수 있다.
제2 식각 공정(410)에 의하여, 제1 마스크막 패턴(211)이 데미지를 입어 제1 마스크막 패턴(211)의 두께가 감소할 수도 있다.
제2 식각 공정(410)에서, 제1 산화막(200) 스토핑 절연막(70)을 식각하기 위한 식각 에천트는 예를 들어, C4F8 또는 C4F6 등의 가스 또는 이들의 혼합 가스를 포함할 수 있다.
앞서 설명한 실시예와 마찬가지로, 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법은, 산화막(200, 205)에 대한 식각 선택비가 다른 제1 마스크막(211)과 제2 마스크막(221)을 이용하여 높은 종횡비의 제2 홀(240)을 형성한다.
즉, 메탈 마스크막을 포함하여 산화막(200, 205)에 대한 식각 선택비가 좋은 제2 마스크막(221)을 이용하여 제2 산화막(205)을 식각하는 제1 식각 공정(400)을 수행하고, 실리콘 마스크막을 포함하는 제1 마스크막(211)을 이용하여 제1 산화막(200)을 식각하는 제2 식각 공정(410)을 수행할 수 있다.
이에 따라, 높은 종횡비를 갖는 제2 홀(240)이 형성될 수 있으며, 제2 마스크막(221)을 이용하는 식각에 의해 발생될 수 있는 홀의 CD 불량은 제1 마스크막(211)을 이용하는 제2 식각 공정(410)에 의해 완화될 수 있다.
이어서 도 13을 참조하면, 제2 홀(240) 내에 하부 전극(150)을 형성한다. 하부 전극(150)을 형성하는 것은 예를 들어, 제2 홀(140)을 도전성 물질로 채운 후, 상부 서포터막(202) 상면의 도전성 물질을 에치백 또는 CMP 등의 공정을 통해 제거하는 것을 포함할 수 있다.
하부 전극(150)의 측벽의 일부와, 하부 서포터막(201) 및 상부 서포터막(202)는 접촉할 수 있다. 이에 따라 하부 전극(150)은 하부 서포터막(201) 및 상부 서포터막(202)에 의하여 지지될 수 있다.
도 14를 참조하면, 상부 서포터막(202) 및 하부 전극(250)을 덮도록, 제3 마스크막 패턴(215)을 형성하고, 마스크막 패턴(215)에 의해 개방된 개구(303)를 통해 상부 서포터막(202), 하부 서포터막(201), 제2 산화막(205), 제1 산화막(200)을 제거한다.
제3 마스크막 패턴(215)은 두 개의 하부 전극(250) 사이의 영역과 중첩하는 개구(303)를 포함한다.
상부 서포터막(202), 하부 서포터막(201), 제2 산화막(205), 제1 산화막(200)을 제거하는 것은, 개구(303)를 통해 C4F8 또는 C4F6 등의 가스 또는 이들의 혼합 가스를 주입하여 이들을 제거하는 것을 포함할 수 있다.
제1 산화막(200)과 제2 산화막(205)이 제거됨에 따라, 하부 전극(250)과 상부 및 하부 서포터막(201, 202)으로 각각 둘러싸인 공동부(301, 302)가 형성될 수 있다.
이어서 도 15를 참조하면, 제3 마스크막 패턴(215)을 제거하고, 하부 전극(250) 및 상부 및 하부 서포터막(201, 202)의 표면 상에 컨포멀하게 형성되는 유전막(270)을 형성하고, 유전막 상에 상부 전극(260)을 형성한다.
유전막(270)은 앞서 산화막(200, 205)의 제거에 의하여 형성된 공동부(301, 302)의 내벽 상을 컨포멀하게 채울 수 있다.
하부 전극(250), 상부 전극(260) 및 유전막(270)의 형서에 의해 커패시터(180)의 형성이 완료될 수 있다.
앞서 설명한 것과 같이, 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법에 의해 높은 종횡비의 제2 홀(240)과 제2 홀(240)을 채우는 하부 전극(250)이 형성됨에 따라, 높은 종횡비를 갖는 커패시터(280)이 형성될 수 있다. 높은 종횡비를 갖는 커패시터(280)는 정전 용량이 증가하고, 반도체 소자의 동작 신뢰성을 증가시킬 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 기판 15: 소자 분리막
20: 활성 영역 30: 매립된 게이트
40: 비트 라인 구조물 50: 층간 절연막
60: 랜딩 패드 70: 스토핑 절연막
100, 200, 205: 산화막 110, 210: 제1 마스크막
120, 220: 제2 마스크막 201, 202: 서포터막

Claims (10)

  1. 대상층 상에 산화막을 형성하고,
    상기 산화막 상에, 반도체 물질을 포함하고 제1 두께를 갖고, 상기 산화막에 대해 제1 식각 선택비를 갖는 제1 마스크막을 형성하고,
    상기 제1 마스크막 상에, 메탈을 포함하고, 상기 제1 두께보다 작은 제2 두께를 갖고, 상기 산화막에 대해 상기 제1 식각 선택비보다 큰 제2 식각 선택비를 갖는 제2 마스크막을 형성하고,
    상기 제2 마스크막을 패터닝하여 제2 마스크막 패턴을 형성하고,
    상기 제1 마스크막을 패터닝하여 제1 마스크막 패턴을 형성하고,
    상기 제2 마스크막 패턴을 식각 마스크막으로 하여 상기 산화막의 일부를 식각하고,
    상기 제1 마스크막 패턴을 식각 마스크막으로 하여 상기 산화막의 나머지를 식각하여 상기 대상층을 노출시키는 홀을 형성하는 것을 포함하는 반도체 소자의 제조 방법.
  2. 제 1항에 있어서,
    상기 제2 마스크막 패턴을 식각 마스크막으로 하여 상기 산화막의 일부를 식각한 후에,
    상기 제2 마스크막 패턴을 완전히 제거하는 것을 더 포함하는 반도체 소자의 제조 방법.
  3. 제 2항에 있어서,
    상기 제2 마스크막 패턴을 제거하는 것은, 상기 제2 마스크막 패턴을 습식 식각하여 제거하는 것을 포함하는 반도체 소자의 제조 방법.
  4. 제 1항에 있어서,
    상기 산화막은 제1 산화막과, 상기 제1 산화막 상에 형성된 제2 산화막을 포함하고,
    상기 대상층 상에 산화막을 형성하는 것은,
    상기 제1 산화막과 상기 제2 산화막 사이에 개재되는 하부 서포터막과,
    상기 제2 산화막과 제1 마스크막 사이에 개재되는 상부 서포터막을 형성하는 것을 포함하는 반도체 소자의 제조 방법.
  5. 제 1항에 있어서,
    상기 제1 마스크막은 실리콘 마스크막을 포함하고,
    상기 제2 마스크막은 메탈 마스크막을 포함하는 반도체 소자의 제조 방법.
  6. 제 5항에 있어서,
    상기 제1 마스크막을 형성하는 것은, 실리콘, 도핑된 실리콘 중 적어도 하나의 물질을 증착하는 것을 포함하는 반도체 소자의 제조 방법.
  7. 제 5항에 있어서,
    상기 제2 마스크막을 형성하는 것은, 텅스텐, 질화 텅스텐, 탄화 텅스텐, 알루미늄, 산화 알루미늄, 티타늄, 산화 티타늄 또는 텅스텐 실리사이드 중 적어도 어느 하나를 포함하는 물질을 증착하는 것을 포함하는 반도체 소자의 제조 방법.
  8. 기판 내에 활성 영역을 정의하는 소자 분리막을 형성하고,
    상기 활성 영역 내에 매립된 게이트를 형성하고,
    상기 기판 상에 층간 절연막과, 상기 층간 절연막 내의 비트 라인 구조물 및 랜딩 패드를 형성하되 상기 랜딩 패드는 상기 활성 영역과 전기적으로 연결되고,
    상기 층간 절연막 상에 산화막을 형성하고,
    상기 산화막 상에 제1 마스크막과, 상기 제1 마스크막 상의 제2 마스크막을 차례로 형성하고,
    상기 제2 마스크막을 패터닝하여 제2 마스크막 패턴을 형성하고,
    상기 제1 마스크막을 패터닝하여 제1 마스크막 패턴을 형성하고,
    상기 제2 마스크막 패턴을 식각 마스크로 하여 상기 산화막의 일부를 관통하는 제1 홀을 형성하고,
    상기 제1 마스크막 패턴을 식각 마스크로 하여 상기 산화막의 나머지를 식각하여 상기 랜딩 패드를 노출시키는 제2 홀을 형성하고,
    상기 제2 홀을 통해 상기 랜딩 패드와 전기적으로 연결되는 커패시터를 형성하는 것을 포함하는 반도체 소자의 제조 방법.
  9. 제 8항에 있어서,
    상기 제1 마스크막은 제1 두께를 갖고,
    상기 제2 마스크막은 상기 제1 두께보다 작은 제2 두께를 갖는 반도체 소자 제조 방법.
  10. 제 8항에 있어서,
    상기 커패시터를 형성하는 것은,
    상기 제2 홀을 채우도록 하부 전극을 형성하고,
    상기 산화막을 제거하고,
    상기 하부 전극과 대상층 상에 컨포멀하게 유전층을 형성하고,
    상기 유전층 상에 상부 전극을 형성하는 것을 포함하는 반도체 소자의 제조 방법.
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