TWI821424B - 一種在半導體鰭陣列上產生閘極切口結構的方法及其製成的半導體結構 - Google Patents
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Abstract
本發明之方法係在一基板(2)上執行，該基板(2)在其表面上包括一平行半導體鰭陣列(1)，及至少一個虛設閘極(4)，該至少一個虛設閘極(4)橫向於該等鰭定向，且在各側上側接一間隔件(5)及一層間介電(ILD)區(6)。替換金屬閘極處理被應用於該基板，其中一閘極介電質(10)及一金屬閘極堆疊(11、12)替換該等虛設閘極。根據本發明，該金屬閘極堆疊之薄化在未完全移除金屬的情況下停止，且其後緊接著回蝕該金屬閘極以在該等間隔件(5)之間形成一溝渠形凹槽(13)，其中該閘極介電質(10)保留在該凹槽之側壁上。產生一遮罩(14、15)，該遮罩(14、15)界定跨凹槽(13)之一開口(17)，且執行對該閘極介電層(10)具選擇性之自對準蝕刻以產生一盲腔(18)，該盲腔(18)從該凹槽向下延伸，且位於兩個相鄰鰭(1)之間以及該等間隔件(5)之間。該盲腔填充有一介電質(19)以同時在兩個相鄰閘極(21a、21b)之間形成一閘極切口結構(20)且在該等相鄰閘極上以及跨該基板(2)之其他閘極上形成閘極罩蓋(22)。
Description
本發明係關於半導體處理，尤其係關於finFET處理，以及在密集的鰭結構陣列上隔離相鄰閘極電極之態樣。
用於按比例調整基於鰭之半導體器件之設計規則繼續朝著更小尺寸演進。此演進對此等器件之處理帶來重要挑戰。需要特別關注之一個態樣係跨一半導體鰭陣列橫向延伸之相鄰閘極電極之隔離。隨著鰭之尺寸減小，實現所謂的閘極切口隔離結構已變得更加關鍵。
在當今半導體處理中用於製造奈米大小電晶體之許多程序流程應用替換金屬閘極(RMG)技術，其中首先在平行半導體鰭陣列上橫向產生具備側向間隔件之一犧牲閘極。在矽鰭上，犧牲閘極(亦被稱為「虛設閘極」)之最常用材料係多晶矽。此後緊接著摻雜劑植入步驟及可能在虛設閘極之任一側上之鰭部分上形成磊晶層用於界定且塑形源極及汲極區，以及緊接著沈積一介電層(被稱為層間介電質或ILD)以形成與間隔件相鄰之ILD區。實際閘極係藉由以下步驟形成：首先移除虛設閘極，且在其位置上沈積一閘極介電質及跨一或多個鰭之一金屬層堆疊。
可在替換金屬閘極程序之前或之後形成閘極切口結構。後一選項允許在一給定表面上獲得一更密集電晶體配置，但其亦涉及若干技術困難。RMG後切割閘極需要在一個方向上之兩個相鄰鰭之間以及在垂直於其之方向上之兩個相鄰之ILD區之間之一小區域中進行金屬閘極之微影及蝕刻。在此等情況下，疊對誤差係難以控制的。此外，在各種現有解決方案中，ILD區及閘極間隔件之非所要蝕刻係一反覆出現之問題。
本發明旨在提供一種補救上述缺陷之方法。該目的係藉由根據隨附技術方案之方法而達成。本發明之方法係在一基板上執行，該基板在其表面上包括一平行半導體鰭陣列，及至少一個虛設閘極，該至少一個虛設閘極橫向於鰭定向，且在各側上側接一間隔件及一層間介電(ILD)區。替換金屬閘極處理被應用於基板，其中一閘極介電質及一金屬閘極堆疊替換虛設閘極。根據本發明，金屬閘極堆疊之薄化在未完全移除金屬的情況下停止，且其後緊接著回蝕金屬閘極以在間隔件之間形成一溝渠形凹槽，其中閘極介電質保留在凹槽之側壁上。產生一遮罩，該遮罩界定跨凹槽之一開口，且執行對閘極介電層具選擇性之自對準蝕刻以產生一盲腔，該盲腔從凹槽向下延伸，在垂直於該凹槽之方向上與凹槽自對準，且位於兩個相鄰鰭之間以及間隔件之間。盲腔填充有一介電質以同時在兩個相鄰閘極之間形成一閘極切口結構且在相鄰閘極上以及跨基板之其他閘極上形成閘極罩蓋。本發明尤其係關於一種在一半導體鰭陣列上產生一閘極切口結構之方法，該方法包括以下步驟：
提供一基板，該基板包括一相互平行半導體鰭陣列，且橫向於該陣列，至少一個虛設閘極結構在各側上側接一間隔件及一介電區，其中該等間隔件、該虛設閘極結構及該等介電區之上表面係平坦的，且基本上平行於該基板之平面，
移除該虛設閘極結構，藉此在該等間隔件之間形成一間隙，
在由該等鰭、該等間隔件及該等介電區界定之形貌上保形地首先提供一閘極介電層，且接著提供一閘極電極層，該等保形層加襯於該等間隔件之間之該間隙之側壁及底部，以及該等間隔件及該等介電區之該上表面，
提供一非保形閘極電極層，其填充所有相鄰鰭對之間之間隙以及該等間隔件之間之該間隙，同時在該等介電區及該等間隔件之上形成一毯覆層，
薄化該毯覆層，其中該薄化在該保形閘極電極層之該上表面之暴露之前停止，
回蝕該非保形閘極電極層及該保形閘極電極層，直至在該等間隔件之間形成一溝渠形凹槽，該凹槽之底部高於該等鰭，其中該閘極介電層保留在該等間隔件及該等介電區之該上表面及該凹槽之側壁上，
產生一遮罩，其在該凹槽上方界定一開口，其中該開口：
○ 如在垂直於該等鰭之方向上所見，定位於兩個相鄰鰭之間，
○ 在垂直於該凹槽之方向上與該凹槽重疊，使得該開口暴露該凹槽本身及在該凹槽之任一側上之該閘極介電層之部分，
藉由對該閘極介電層具選擇性之一各向異性蝕刻程序，從藉由該開口界定之一區域移除該非保形閘極電極層及該保形閘極電極層，使得該蝕刻程序在垂直於該凹槽之方向上自對準，藉此在兩個相鄰鰭之間形成一盲腔，該盲腔從該凹槽向下延伸，其中該閘極介電層覆蓋該盲腔之側壁及底部，
從該等間隔件及該等介電區之該上表面，從該凹槽之該等側壁及從該盲腔之該等側壁及該底部移除該遮罩且移除該閘極介電層，
提供一介電材料之一非保形層，其填充該盲腔及該凹槽，且在該等介電區及該等間隔件之上形成一毯覆層，
薄化該非保形層，藉此從該等介電區及該等間隔件之該頂部移除該毯覆層，使該盲腔中之該介電材料形成一閘極切口結構，從而將一第一閘極及一第二閘極彼此隔離，同時該凹槽中之該介電材料在該第一閘極及該第二閘極之上形成一閘極罩蓋。
根據一實施例，該遮罩係經產生與該閘極介電層直接接觸之一硬遮罩。在後一情況下，該硬遮罩可包括直接在該閘極介電層上之至少一旋塗矽(SoC)層。
根據一實施例，該方法進一步包括在回蝕該等閘極電極層之步驟之後，且在產生該遮罩之步驟之前，形成一額外保形層之步驟，其中該遮罩係直接接觸該額外保形層產生之一硬遮罩，其中隨後從藉由該遮罩界定之該開口之底部移除該額外保形層，且其中與直接在該額外保形層上之該遮罩之材料相比，該額外保形層對用於產生該盲腔之該各向異性蝕刻程序展現一更高選擇性。在後一實施例中，該硬遮罩可包括直接在該閘極介電層上之至少一旋塗矽(SoC)層，且該額外保形層可係一釕層。
在上述實施例之任一者中，該保形閘極介電層可係一HfO2
層。用於形成該盲腔之該各向異性蝕刻程序可係使用SF6
及氬氣之一電漿蝕刻。
根據一實施例，多個相互平行虛設閘極相對於該等鰭橫向配置，各虛設閘極側接間隔件，虛設閘極及間隔件之總成藉由介電區分離，且其中將根據前述實施例之任一者之全套方法步驟應用於一第一虛設閘極或虛設閘極之一第一子群組上，而將直至形成一凹槽之方法步驟應用於所有虛設閘極上。
本發明同樣係關於一種半導體基板，其包括一相互平行半導體鰭陣列，且橫向於該陣列，至少一個閘極結構包括至少一第一閘極及一第二閘極，該至少一個閘極結構係由一閘極介電質及一導電閘極電極形成，其中：
－ 該閘極結構在各側上側接一間隔件及一介電區，
－ 該等間隔件及該等介電區之上表面係平坦的，且基本上平行於該基板之平面，
－ 該閘極結構相對於該等間隔件及該等介電區之該上表面內凹，使得該閘極結構之上表面相對於該上表面形成一溝渠形凹槽之底部，
－ 該凹槽填充有一介電材料，從而在該閘極結構之上形成一閘極罩蓋，
－ 至少一個介電閘極切口結構在兩個相鄰鰭之間從該閘極罩蓋向下延伸，藉此中斷該閘極結構之該閘極介電質及該閘極電極，使該閘極切口結構將該第一閘極與該第二閘極隔離，
－ 該閘極切口結構在垂直於該閘極罩蓋之方向上與該閘極罩蓋對準。
在根據本發明之一基板中，該閘極介電層可係一HfO2
層。 本發明同樣係關於一種包括根據本發明之一基板之一部分之半導體組件。
圖1a展示根據本發明之一實施例之方法之起始點，其將在下文中詳細描述。經識別材料無意於限制本發明之範疇，而僅以舉例之方式給出。一相互平行矽鰭陣列1存在於一基板2上。基板2可例如係塊狀矽晶圓或絕緣體上矽(SOI)晶圓，在此情況下，數字2表示形成SOI晶圓之上層之矽層。鰭1之基底區域藉由被稱為一淺溝渠隔離(STI)介電質之一介電材料3分離，其可係氧化矽。STI介電質3及鰭1係藉由如熟習此項技術者已知之微影及蝕刻技術產生，且因此在此處不詳細描述。在鰭形特徵之尺寸及密度方面，鰭1之尺寸可根據最先進技術節點。這意味著兩個鰭之間之距離可在20 nm至50 nm之間，鰭之寬度係約2 nm至10 nm。
提供垂直於鰭1定向之一多晶矽虛設閘極陣列4。虛設閘極4側接間隔件5且藉由層間介電質6之區分離。虛設閘極4、間隔件5及ILD區6之產生可根據本領域中已知用於此目的之技術及應用本領域中已知用於此目的之材料而發生。圖式展示一程序晶圓之一小部分，其通常在其表面上包括大量上述特徵。介電區6、虛設閘極4及間隔件5之上表面係平坦的，且基本上平行於處理晶圓2之平面。
接著藉由應用選擇性移除虛設閘極4之已知步驟，同時維持間隔件5及ILD區6，從而導致圖1b中展示之情形而開始替換金屬閘極程序。在此之後，且參考圖1c，在由ILD區6、間隔件5及鰭1界定之形貌上連續地保形沈積一閘極介電層10及一導電層11。閘極介電質較佳係一高K介電材料。根據一較佳實施例，閘極介電層係一HfO2
層。導電層11可包括功函數金屬及/或產生閘極電極所需之其他材料。層11可係形成為若干組成層之一堆疊之一多層。下文中且在發明申請專利範圍中，層11被稱為「保形閘極電極層」。層10及11兩者在其等之厚度使得層遵從由間隔件5、ILD區6及鰭1界定之形貌之意義上係「保形的」。換言之，在保形層10及11之形成之後，一間隙保留在兩個相鄰間隔件5之間以及兩個相鄰鰭1之間。如在圖1d中展示，藉由沈積一非保形導電層12 (例如一鎢層)而完成閘極電極，該非保形導電層12填充鰭1之間以及間隔件5之間之間隙，同時在保形層10及11之水平部分之上形成一毯覆層12'。層12在該層填充由上述形貌界定之間隙之意義上係「非保形的」。層12可藉由化學汽相沈積(CVD)而沈積。若間隙非常窄，則可分兩個步驟完成沈積：首先係鎢之第一原子層沈積(ALD)，接著係鎢之CVD。
藉由一合適平坦化技術(例如化學機械拋光(CMP) )而平坦化及薄化毯覆層12'，從而導致圖1e展示之情形。根據本發明且如在圖1e中繪示，CMP步驟未完全移除毯覆層12'。毯覆層12'之剩餘厚度可在10 nm與50 nm之間，更較佳在20 nm與30 nm之間。接著應用蝕刻程序(圖1f)，該蝕刻程序經組態以移除毯覆層12'及保形閘極電極層11之剩餘薄化部分，同時維持保形閘極介電層10。當閘極介電質係HfO2
時用於此目的之一合適蝕刻程序係使用SF6
作為一前驅物及氬氣作為一惰性氣體之一電漿蝕刻。蝕刻繼續，直至在相鄰間隔件5之間形成溝渠形凹槽13為止。如圖1f中展示，然而蝕刻在未到達鰭之頂部的情況下停止，即，閘極電極11+12仍存在於鰭1之上。
接著，產生用於執行閘極切口之一硬遮罩。根據圖1g及1h中繪示之一較佳實施例，一堆疊係由與閘極介電層10直接接觸之一SoC(旋塗碳)層14、一SoG(旋塗玻璃)層15及一光阻劑層16形成。光阻劑層16經圖案化以形成一開口17 (圖1g)，在此之後蝕刻SoG 15，使得開口被轉移至此層15。接著，使用SoG層15作為一遮罩，將開口17進一步轉移至SoC層14。較佳地，在於SoC層14中蝕刻開口的同時，蝕刻且藉此移除光阻劑層16 (見圖1h)。SoG層15可能在此時被剝離，但此層亦可保留，如在所繪示實施例中之情況。如在一水平面中所見之開口17之橫截面分別由在鰭之方向上及在垂直於鰭之方向上之其最大尺寸W1及W2界定。開口之橫截面之實際形狀取決於用於形成開口之微影及蝕刻程序之特性。開口之橫截面可係矩形、方形、圓形或其可具有筆直及圓形部分。第一尺寸W1與形成於內凹閘極11+12中之一者上方之凹槽13之寬度重疊。W1超過凹槽13之寬度，即，開口17完全暴露凹槽13及在凹槽13之任一側上之閘極介電質10之水平部分。在鰭之方向上，開口17位於兩個相鄰鰭1之間。尺寸W2小於兩個相鄰鰭之間之距離，如圖1h中展示。在此遮罩處於適當位置之情況下，應用一各向異性蝕刻程序，該各向異性蝕刻程序從藉由開口17暴露之區域移除金屬堆疊11+12 (見圖1i)。所應用之蝕刻程序對閘極介電質10具選擇性，即閘極介電質未被蝕刻或僅被部分蝕刻，使得在鰭1之方向上，蝕刻程序與凹槽13之邊界(如藉由保形閘極介電質10界定)自對準。蝕刻程序可係使用基於氯或氟之蝕刻化學物(例如SF6
及氬氣)之一電漿蝕刻。蝕刻程序在由遮罩開口17之尺寸W2界定之兩個相鄰鰭之間之區域中切割閘極電極11+12，藉此形成從兩個相鄰鰭之間之凹槽13向下延伸之一盲腔18。可能部分地薄化之閘極介電質10覆蓋盲腔18之側壁及底部。
接著剝離SoC/SoG遮罩(14、15)，見圖1j。從盲腔18之底部及側面(圖1k)，且從凹槽13以及ILD區6及間隔件5之上表面移除閘極介電質10。若閘極介電質係HfO2
，則此可藉由使用一基於氯之化學物之一蝕刻程序(例如高溫(例如115°C)下在包括BCl3
/Cl2
(10：1)及Ar之一氛圍中之一乾式蝕刻)實現。
接著，產生一介電材料19 (圖11)，填充盲腔18及凹槽13，且在ILD區6及間隔件5之上表面上形成一毯覆層19'。介電質19例如可係氮化矽(Si3
N4
)。根據適合之實施例，當腔18及凹槽13太小而無法用Si3
N4
填充時，可首先藉由原子層沈積(ALD)將Si3
N4
之一襯層施加於腔18及凹槽13之內表面上，其後緊接著藉由可流動化學汽相沈積(FCVD)沈積氧化物，例如SiO2
。接著較佳藉由CMP (圖1m)薄化且平坦化毯覆層19'，在ILD區6及間隔件5之上表面上停止。因此，形成將兩個閘極電極21a及21b之兩個相對端部彼此隔離之一閘極切口結構20。在形成閘極切口結構之同時，在閘極電極21a及21b之上，以及在形成於程序晶圓上之其他閘極電極上形成閘極罩蓋22 (亦被稱為閘極插塞)。
上述方法具有優於先前技術之若干優點。首先，存在用於薄化閘極電極層12之毯覆部分12'之CMP在未完全移除毯覆層12'的情況下停止之事實。此實現層12'之剩餘部分之進一步移除及凹槽13之形成，使得閘極介電質10保留，以在閘極電極材料之自對準蝕刻以形成盲腔18期間保護間隔件5及ILD區6。閘極電極跨程序晶圓內凹之事實實現閘極切口結構及閘極罩蓋之同時形成，藉此減少隔離閘極電極所需之程序步驟之數目。
在圖2a至2e中繪示一個進一步實施例。根據此實施例，且如圖2a中繪示，在凹槽13之形成之後，且在遮罩14+15+16之形成之前，在保形閘極電極層11之上產生一額外保形層25 (圖2b)。當遮罩包括直接在保形層25上之一SoC層14時，保形層25可係釕層，此係因為當各向異性蝕刻程序使用一基於氟或氯之蝕刻化學物(例如，SF6
及氬氣)時，釕對用於產生盲腔18之各向異性蝕刻程序展現比SoC層14更高之選擇性。 在蝕刻穿過SoC及SoG層以形成開口17 (圖2c)之後，藉由一合適之蝕刻程序從開口17之底部移除額外層25 (參見圖2d)，當該層係一Ru層時，該蝕刻程序可係一基於氧化物及氯之蝕刻程序，例如在60℃下在O2
/Cl2
(10:1)之氛圍中之一乾式蝕刻。因為Ru展現比SoC更高之選擇性，故Ru層25形成對盲腔18之邊緣之一額外保護(如在垂直於鰭之截面中所見)，藉此強化此等邊緣並確保經應用用於產生盲腔18之自對準各向異性蝕刻程序之整體期間控制盲腔18及藉此閘極切口結構20之關鍵尺寸(參見圖2e)。一般而言，額外保形層25可係與直接在額外層25上之遮罩材料相比，對用於形成盲腔18之各向異性蝕刻程序展現更高選擇性之任何層。
藉由提供界定複數個開口17之一合適遮罩，可如上所述般在一單個虛設閘極上，或者同時在一處理晶圓上之複數個虛設閘極上應用本發明之方法。如上所述，形成凹槽13之步驟在於替換閘極程序中產生之每個閘極上執行，即不僅在被切割之閘極上執行。因此，該方法能夠在一處理晶圓上具有複數個閘極罩蓋的同時形成一或多個閘極切口結構。
本發明同樣係關於一種基板，該基板具備一鰭陣列1及一閘極結構，該閘極結構包括由藉由本發明之方法獲得之一閘極切口結構20分離之兩個閘極21a及21b。閘極結構沿著橫向於鰭之一單條線定向。閘極結構包括沿閘極方向定向之一閘極罩蓋22，其中閘極切口結構20從閘極罩蓋向下延伸且在垂直於該閘極罩蓋之方向上與該閘極罩蓋對準。本發明係關於如此之基板，且係關於從基板之一部分產生之任何半導體組件，例如積體電路晶片。
儘管已在圖式及前文描述中詳細繪示且描述本發明，但此繪示及描述應被視為闡釋性或例示性且非限制性。熟習此項技術者在實踐所主張發明時，自圖式、揭示內容及隨附發明申請專利範圍之研究，可理解且實現所揭示之實施例之其他變型。在發明申請專利範圍中，字詞「包括」不排除其他元件或步驟，且不定冠詞「一」或「一個」不排除複數個。在互不相同之從屬發明申請專利範圍中引述特定措施之單純事實並不意味著不能有利地使用此等措施之組合。發明申請專利範圍中之任何元件符號不應被解釋為限制範疇。
除非特別指定，否則在一層存在，沈積或產生於另一層或基板「上」之描述包含以下選項：
該層直接存在，產生或沈積在該另一層或基板上，即實體接觸該另一層或基板，且
該層存在，產生或沈積在該層與另一層或基板之間之中間層之一者或一堆疊上。
1:鰭
2:基板
3:介電材料/淺溝渠隔離(STI)介電質
4:多晶矽虛設閘極陣列/虛設閘極
5:間隔件
6:層間介電(ILD)區
10:閘極介電層/保形層
11:導電層/保形層
12:非保形導電層/閘極電極層
12':毯覆層
13:溝渠形凹槽
14:SoC(旋塗碳)層
15:SoG(旋塗玻璃)層
16:光阻劑層
17:開口
18:盲腔
19:介電材料/介電質
19':毯覆層
20:閘極切口結構
21a:閘極電極
21b:閘極電極
22:閘極罩蓋
25:保形層
W1:尺寸
W2:尺寸
圖1a至圖1m繪示根據本發明之一實施例之方法。 各圖展示一水平配置程序晶圓之一小部分之3個影像：中間影像係藉由平行於鰭之垂直平面之兩個截面C-C及D-D之組合視圖。左影像及右影像代表沿垂直於鰭之垂直平面之截面A-A及B-B之視圖。 垂直截面線僅在圖1a中指示且在其他圖中省略。
圖2a至圖2e繪示一進一步實施例之關鍵步驟，其中形成一額外保形層用於改良對藉由該方法形成之閘極切口結構之關鍵尺寸之控制。
1:鰭
2:基板
3:介電材料/淺溝渠隔離(STI)介電質
5:間隔件
6:層間介電(ILD)區
10:閘極介電層/保形層
11:導電層/保形層
12:非保形導電層/閘極電極層
13:溝渠形凹槽
18:盲腔
Claims (8)
- 一種在一半導體鰭陣列(1)上產生一閘極切口結構(20)之方法，該方法包括以下步驟：提供一基板(2)，該基板(2)包括一相互平行半導體鰭陣列(1)且橫向於該陣列，至少一個虛設閘極結構(4)在各側上側接一間隔件(5)及一介電區(6)，其中該等間隔件(5)、該虛設閘極結構(4)及該等介電區(6)之上表面係平坦的，且基本上平行於該基板(2)之平面，移除該虛設閘極結構(4)，藉此在該等間隔件(5)之間形成一間隙，在由該等鰭(1)、該等間隔件(5)及該等介電區(6)界定之形貌上保形地首先提供一閘極介電層(10)，且接著提供一閘極電極層(11)，該等保形層(10、11)加襯於該等間隔件(5)之間之該間隙之側壁及底部，以及該等間隔件(5)及該等介電區(6)之該上表面，提供一非保形閘極電極層(12)，其填充所有相鄰鰭(1)對之間之間隙以及該等間隔件(5)之間之該間隙，同時在該等介電區(6)及該等間隔件(5)之上形成一毯覆層(12')，薄化該毯覆層(12')，其中該薄化在該保形閘極電極層(11)之該上表面之暴露之前停止，回蝕該非保形閘極電極層(12)及該保形閘極電極層(11)，直至在該等間隔件(5)之間形成一溝渠形凹槽(13)，該凹槽之底部高於該等鰭(1)，其中該閘極介電層(10)保留在該等間隔件(5)及該等介電區(6)之該上表面上及該凹槽(13)之側壁上，產生一遮罩(14、15)，其在該凹槽(13)上方界定一開口(17)，其中該 開口：如在垂直於該等鰭之方向上所見，定位於兩個相鄰鰭(1)之間，在垂直於該凹槽(13)之方向上與該凹槽(13)重疊，使得該開口(17)暴露該凹槽本身及在該凹槽之任一側上之該閘極介電層(10)之部分，藉由對該閘極介電層(10)具選擇性之一各向異性蝕刻程序，從藉由該開口(17)界定之一區域移除該非保形閘極電極層(12)及該保形閘極電極層(11)，使得該蝕刻程序在垂直於該凹槽(13)之方向上自對準，藉此在兩個相鄰鰭(1)之間形成一盲腔(18)，該盲腔從該凹槽(13)向下延伸，其中該閘極介電層(10)覆蓋該盲腔(18)之側壁及底部，從該等間隔件(5)及該等介電區(6)之該上表面，從該凹槽(13)之該等側壁及從該盲腔(18)之該等側壁及該底部移除該遮罩(14、15)且移除該閘極介電層(10)，提供一介電材料之一非保形層(19)，其填充該盲腔(18)及該凹槽(13)，且在該等介電區(6)及該等間隔件(5)之上形成一毯覆層(19')，薄化該非保形層(19)，藉此從該等介電區(6)及該等間隔件(5)之該頂部移除該毯覆層(19')，使得該盲腔(18)中之該介電材料形成一閘極切口結構(20)，從而將一第一閘極(21a)及一第二閘極(21b)彼此隔離，同時該凹槽(13)中之該介電材料在該第一閘極(21a)及該第二閘極(21b)之上形成一閘極罩蓋(22)。
- 如請求項1之方法，其中該遮罩係經產生與該閘極介電層(10)直接接觸之一硬遮罩(14、15)。
- 如請求項2之方法，其中該硬遮罩包括直接在該閘極介電層(10)上之至少一旋塗矽(SoC)層。
- 如請求項1之方法，進一步包括在回蝕該等閘極電極層(11、12)之步驟之後，且在產生該遮罩(14、15)之步驟之前，形成一額外保形層(25)之步驟，其中該遮罩係經產生與該額外保形層(25)直接接觸之一硬遮罩，其中隨後從藉由該遮罩界定之該開口(17)之底部移除該額外保形層(25)，且其中與直接在該額外保形層(25)上之該遮罩之材料相比，該額外保形層(25)對用於產生該盲腔(18)之該各向異性蝕刻程序展現一更高選擇性。
- 如請求項4之方法，其中該硬遮罩包括直接在該閘極介電層(10)上之至少一旋塗矽(SoC)層，且其中該額外保形層(25)係一釕層。
- 如請求項1至5之方法，其中該保形閘極介電層(10)係一HfO2層。
- 如請求項1至5之方法，其中用於形成該盲腔(18)之該各向異性蝕刻程序係使用SF6及氬氣之一電漿蝕刻。
- 如請求項1至5之方法，其中多個相互平行虛設閘極(4)相對於該等鰭(1)橫向配置，各虛設閘極側接間隔件(5)，虛設閘極及間隔件之總成藉由介電區(6)分離，且其中將如前述請求項中任一項之全套方法步驟應用於一第一虛設閘極或虛設閘極之一第一子群組上，而將直至形成一凹槽(13)之方法步驟應用於所有該等虛設閘極上。
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| US10079173B2 (en) * | 2016-10-04 | 2018-09-18 | Globalfoundries Inc. | Methods of forming metallization lines on integrated circuit products and the resulting products |
| US10090169B1 (en) * | 2017-03-31 | 2018-10-02 | Globalfoundries Inc. | Methods of forming integrated circuit structures including opening filled with insulator in metal gate |
| US10090402B1 (en) * | 2017-07-25 | 2018-10-02 | Globalfoundries Inc. | Methods of forming field effect transistors (FETS) with gate cut isolation regions between replacement metal gates |
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