CN106711042A - 用于半导体中段制程（meol）工艺的方法和结构 - Google Patents

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Abstract

形成半导体器件的方法提供了前体，该前体包括具有第一区域和第二区域的衬底，其中，第一区域包括绝缘体并且第二区域包括晶体管的源极、漏极和沟道区域。该前体还包括位于绝缘体上方的栅极堆叠件以及位于沟道区域上方的栅极堆叠件。该前体还包括位于栅极堆叠件上方的第一介电层。该方法还包括使第一介电层部分地凹进；在凹进的第一介电层上方形成第二介电层；并且在第二介电层上方形成接触蚀刻停止(CES)层。在实施例中，该方法还包括在栅极堆叠件上方形成栅极导通孔，在S/D区域上方形成源极和漏极(S/D)导通孔，并且在栅极导通孔和S/D导通孔中形成通孔。本发明的实施例还涉及用于半导体中段制程(MEOL)工艺的方法和结构。

Description

用于半导体中段制程(MEOL)工艺的方法和结构
技术领域
本发明的实施例涉及集成电路器件，更具体地，涉及用于半导体中段制程(MEOL)工艺的方法和结构。
背景技术
半导体集成电路(IC)工业已经经历了快速增长。IC材料和设计中的技术进步已经产生了多代IC，其中，每一代都比上一代具有更小和更复杂的电路。在IC演化过程中，功能密度(即，每芯片面积的互连器件的数量)已经普遍增大，而几何尺寸(即，可以使用制造工艺产生的最小组件(或线))已经减小。这种按比例缩小工艺通常通过提高生产效率和降低相关成本来提供益处。这种按比例缩小也已经增加了处理和制造IC的复杂性。为了实现这些进步，需要IC工艺和制造中的类似发展。
例如，在中段制程(MEOL)工艺中，典型的是在具有密集通孔的一些区中和具有隔离通孔的一些区中蚀刻栅极导通孔。当部分地蚀刻通孔时，难以控制密集通孔区和隔离通孔区中的通孔蚀刻深度。因此，通孔深度因区不同而变化。通孔深度变化可以引起随后的制造中的问题。例如，当在之后的步骤中形成栅极接触件和源极/漏极(S/D)接触件时，可能引起泄漏问题。
发明内容
本发明的实施例提供了一种形成半导体器件的方法，所述方法包括：提供前体，所述前体包括：衬底，具有第一区域和第二区域，其中，所述第一区域包括绝缘体并且所述第二区域包括晶体管的源极区域、漏极区域和沟道区域；第一栅极堆叠件和第二栅极堆叠件，位于所述绝缘体上方；第三栅极堆叠件，位于所述沟道区域上方；和第一介电层，位于所述第一栅极堆叠件、所述第二栅极堆叠件和所述第三栅极堆叠件上方；使所述第一介电层部分地凹进；在凹进的第一介电层上方形成第二介电层；以及在所述第二介电层上方形成接触蚀刻停止(CES)层。
本发明的另一实施例提供了一种形成半导体器件的方法，所述方法包括：提供前体，所述前体包括：衬底，具有第一区域；第一栅极堆叠件和第二栅极堆叠件，位于所述第一区域上方；和第一介电层，位于所述第一栅极堆叠件和所述第二栅极堆叠件上方；使所述第一介电层部分地凹进；在凹进的第一介电层上方形成第二介电层；在所述第二介电层上方形成图案化层；在所述第二栅极堆叠件上方的所述图案化层中蚀刻孔洞；通过所述孔洞蚀刻所述第二介电层的第一部分以暴露所述凹进的第一介电层的第一部分；去除所述第一区域上方的所述图案化层；以及蚀刻所述凹进的第一介电层的所述第一部分以暴露所述第二栅极堆叠件，而所述第一栅极堆叠件保持由所述凹进的第一介电层的第二部分和所述第二介电层的第二部分覆盖。
本发明的又一实施例提供了一种半导体器件，包括：衬底，具有第一区域和第二区域，其中，所述第一区域包括绝缘体并且所述第二区域包括晶体管的源极区域、漏极区域和沟道区域；第一栅极堆叠件和第二栅极堆叠件，位于所述绝缘体上方；第三栅极堆叠件，位于所述沟道区域上方；第一介电层，位于所述第一栅极堆叠件、所述第二栅极堆叠件和所述第三栅极堆叠件上方；第二介电层，位于所述第一介电层上方；以及金属层，位于所述第一栅极堆叠件和所述第二栅极堆叠件上方，其中，所述金属层与所述第二栅极堆叠件电通信并且通过至少所述第一介电层和所述第二介电层与所述第一栅极堆叠件隔离。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1A和图1B是根据本发明的各个方面的形成半导体器件的方法的流程图。
图2A、图2B、图2C、图2D、图2E、图2F、图2G、图2H、图2I、图2J、图2K和图2L是根据实施例的根据图1A和图1B中的方法构建的部分半导体器件的截面图。
图3示出了具有不同的栅极间距的IC的区。
图4示出了具有不同的通孔间距的IC的区。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实例。此外，本发明可在各个实施例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
本发明通常涉及半导体器件及其形成方法。更具体地，本发明涉及半导体制造中的MEOL工艺。鉴于与IC的不同区中的不均匀分布的通孔有关的通孔深度负载问题，本发明的一个目的是提供用于改进MEOL工艺的方法和结构。
图1A和图1B示出了根据本发明的各个方面的形成半导体器件100的方法10的流程图。方法10仅仅是实例，而不旨在限制明确在权利要求中叙述的超过实例的本发明。可以在方法10之前、期间和之后提供额外的操作，并且对于方法的额外实施例，可以替换、消除或改变所描述的一些操作。以下结合图2A至图2L描述方法10，图2A至图2L是处于制造工艺的各个阶段的半导体器件100的截面图。
半导体器件100提供用于示出的目的并且不必将本方明的实施例限制于器件的任何数量、区域的任何数量或结构或区域的任何配置。此外，图2A至图2L所示的半导体器件100可以是IC的处理期间制造的中间器件或它的部分，可以包括静态随机存取存储器(SRAM)和/或逻辑电路；诸如电阻器、电容器和电感器的无源组件和诸如p-型场效应晶体管(PFET)、n-型FET(NFET)、诸如FinFET的多栅极FET、金属氧化物半导体场效应晶体管(MOSFET)、互补金属氧化物半导体(CMOS)晶体管、双极型晶体管、高压晶体管、高频晶体管、其它存储单元和它们的组合的有源组件。
在操作12中，方法10(图1A)提供了如图2A所示的器件100的前体。为了便于讨论，器件100的前体也称为器件100。参照图2A，器件100包括衬底102和在其中或在其上形成的各个部件。衬底102包括两个衬底区域102A和102B。在本实施例中，衬底区域102A包括诸如浅沟槽隔离(STI)的绝缘体，而衬底区域102B包括用于形成晶体管的有源区域。在本实施例中，器件100的两个衬底区域102A和102B被用作不同的目的。例如，衬底区域102A可以用于形成诸如电压供应和/或接地平面的电源轨，而衬底区域102B可以用于形成逻辑电路。如图2A所示，衬底区域102B包括各个源极/漏极(S/D)区域104和位于S/D区域104之间的沟道区域106。
仍参照图2A，器件100还包括多个栅极堆叠件108A、108B、108C、108D、108E、108F和108G，其中，栅极堆叠件108A至108C设置在衬底区域102A上方，并且栅极堆叠件108D至108G设置为邻近于衬底区域102B中的沟道区域106。器件100还包括设置在每个栅极堆叠件108A至108G上方的介电层110以及位于每个栅极堆叠件108A至108G的侧壁上和相应的介电层110的侧壁上的栅极间隔件112。在本实施例中，器件100包括位于衬底102上方和栅极间隔件112的侧壁上的接触蚀刻停止(CES)层114，并且还包括位于CES层114上方的层间介电(ILD)层116。器件100还包括分别位于衬底区域102A和102B上方的接触件118A和118B。在衬底区域102A上方，接触件118A设置在一些栅极堆叠件之间(例如，栅极堆叠件108A和108B之间)的CES层114上方。在本实施例中，接触件118A用于形成电源轨。因此，它们也被称为电源接触件118A。在衬底区域102B上方，接触件118B设置在S/D区域104上方并且与相应的S/D区域104电通信。因此，它们也称为S/D接触件118B。器件100还包括位于接触件118A至118B上方的介电层120。以下进一步描述器件100的各个部件(或组件)。
在本实施例中，衬底102是硅衬底。在可选实施例中，衬底102包括诸如锗的其它元素半导体；诸如碳化硅、砷化镓、砷化铟和磷化铟的化合物半导体；或诸如碳化硅锗、磷砷化镓和磷化镓铟的合金半导体。在实施例中，衬底102可以包括绝缘体上硅(SOI)衬底，被应变和/或受到应力以用于性能增强，包括外延区域，包括隔离区域，包括掺杂的区域，和/或包括其它合适的部件和层。
衬底区域102A包括绝缘体(或隔离结构)并且可以由氧化硅、氮化硅、氮氧化硅、氟掺杂的硅酸盐玻璃(FSG)、低k介电材料和/或其它合适的绝缘材料形成。绝缘体可以是STI部件。在实施例中，通过在衬底102中蚀刻沟槽、用绝缘材料填充沟槽并且对包括绝缘材料的衬底102实施化学机械平坦化(CMP)工艺来形成绝缘体。衬底区域102A可以包括诸如场氧化物和硅的局部氧化(LOCOS)的其它隔离结构。衬底区域102A可以包括多层隔离结构。
衬底区域102B可以包括用于形成诸如晶体管的有源器件的n-型掺杂区域和/或p-型掺杂区域。S/D区域104可以包括重掺杂的S/D(HDD)、轻掺杂的S/D(LDD)、凸起区域、应变区域、外延生长区域和/或其它合适的部件。可以通过蚀刻和外延生长、晕环注入、S/D注入、S/D活化和/或其它合适的工艺形成S/D区域104。在实施例中，S/D区域104还包括硅化或锗硅化。例如，可以通过包括沉积金属层、退火金属层(从而使得金属层能够与硅反应以形成硅化物)以及之后去除未反应的金属层的工艺来形成硅化。在实施例中，衬底区域102B包括用于形成诸如FinFET的多栅极FET的鳍式有源区域。进一步本实施例，可以在鳍中或鳍上形成S/D区域104和沟道区域106。沟道区域106夹在一对S/D区域104之间。当半导体器件100在使用时，沟道区域106在相应的S/D区域104之间传导电流。
每个栅极堆叠件108A至108G均可以是多层结构。此外，栅极堆叠件108A至108G可以具有相同或不同的结构和材料。以下描述适用于栅极堆叠件108A至108G的任何一个。在实施例中，栅极堆叠件108A至108G包括界面层和界面层上方的多晶硅(或poly)层。在一些实施例中，栅极堆叠件108A至108G还可以包括设置在界面层和多晶硅层之间的栅极介电层和金属栅极层。在一些实施例中，栅极堆叠件108A至108G包括代替多晶硅层的一个或多个金属层。在各个实施例中，界面层可以包括诸如氧化硅(SiO2)或氮氧化硅(SiON)的介电材料，并且可以通过化学氧化、热氧化、原子层沉积(ALD)、化学汽相沉积(CVD)和/或其它合适的方法形成。可以通过诸如低压化学汽相沉积(LPCVD)和等离子体增强CVD(PECVD)的合适的沉积工艺形成多晶硅层。栅极介电层可以包括诸如氧化铪(HfO2)、氧化锆(ZrO2)、氧化镧(La2O3)、氧化钛(TiO2)、氧化钇(Y2O3)、钛酸锶(SrTiO3)、其它合适的金属氧化物或它们的组合的高k介电层；并且可以通过ALD和/或其它合适的方法形成。金属栅极层可以包括p-型功函金属层或n-型功函金属层。P-型功函金属层包括但是不限于从氮化钛(TiN)、氮化钽(TaN)、钌(Ru)、钼(Mo)、钨(W)、铂(Pt)或它们的组合的组中选择的金属。n-型功函金属层包括但是不限于从钛(Ti)、铝(Al)、碳化钽(TaC)、碳氮化钽(TaCN)、氮化钽硅(TaSiN)或它们的组合的组中选择的金属。P-型功函金属层或n-型功函金属层可以包括多个层并且可以通过CVD、PVD和/或其它合适的工艺沉积。一个或多个金属层可以包括铝(Al)、钨(W)、钴(Co)、铜(Cu)和/或其它合适的材料，并且可以通过CVD、PVD、镀和/或其它合适的工艺形成。可以以前栅极工艺或后栅极工艺(即，置换栅极工艺)形成栅极堆叠件108A至108G。
介电层110设置在栅极堆叠件108A至108G上方。在实施例中，介电层110包括金属氧化物、金属氮化物或其它合适的介电材料。例如，金属氧化物可以是氧化钛(TiO2)、氧化铝(Al2O3)或其它金属氧化物。例如，金属氮化物可以是氮化钛(TiN)、氮化铝(AlN)、氮氧化铝(AlON)、氮化钽(TaN)或其它金属氮化物。可以通过一个或多个沉积和蚀刻工艺在栅极堆叠件108A至108G上方形成介电层110。
栅极间隔件112可以是单层或多层结构。在实施例中，栅极间隔件112包括低k(例如，k<7)介电材料。在一些实施例中，栅极间隔件112包括诸如氧化硅(SiO2)、氮化硅(SiN)、氮氧化硅(SiON)、其它介电材料或它们的组合的介电材料。在实例中，通过在器件100上方毯状沉积第一介电层(例如，具有均匀厚度的SiO2层)作为衬垫层并且在第一介电层上方毯状沉积第二介电层(例如，SiN层)作为主要的D形间隔件，并且之后，各向异性蚀刻去除部分介电层以形成栅极间隔件112来形成栅极间隔件112。在本实施例中，栅极间隔件112设置在栅极堆叠件108A至108G的侧壁上和介电层110的侧壁上。
CES层114可以包括诸如氮化硅(SiN)、氧化硅(SiO2)、氮氧化硅(SiON)和/或其它材料的介电材料。可以通过PECVD工艺和/或其它合适的沉积或氧化工艺形成CES层114。ILD层116可以包括诸如正硅酸乙酯(TEOS)氧化物、未掺杂的硅酸盐玻璃或诸如硼磷硅酸盐玻璃(BPSG)、熔融石英玻璃(FSG)、磷硅酸盐玻璃(PSG)、硼掺杂的硅酸盐玻璃(BSG)的掺杂的氧化硅和/或其它合适的介电材料的材料。可以通过PECVD工艺、可流动CVD(FCVD)工艺或其它合适的沉积技术沉积ILD层116。在实施例中，将沉积在衬底102上方的CES层114作为毯状层覆盖衬底上的各个结构，并且ILD层116沉积在CES层114上方。随后，回蚀刻ILD层116和CES层114的部分以形成用于沉积接触件118A至118B的沟槽。在衬底区域102A上方，蚀刻部分ILD层116(例如，栅极堆叠件108A和108B之间)直至暴露CES层114。因此，部分CES层114保留在邻近的栅极间隔件112之间的衬底区域102A上方。在衬底区域102B上方，蚀刻ILD层116和CES层114的部分(例如，栅极堆叠件108E和108F之间)以暴露下面的S/D区域104。
接触件118A至118B由包括相应的栅极堆叠件108A至108G、栅极间隔件112和CES层114的结构分隔开。在实施例中，接触件118A至118B包括诸如铝(Al)、钨(W)、铜(Cu)、钴(Co)、它们的组合或其它合适的导电材料的金属。在实施例中，使用诸如CVD、PVD、镀和/或其它合适的工艺的合适的工艺沉积接触件金属。在沉积接触件金属之后，可以回蚀刻接触件金属以留下沉积介电层120的空间。
介电层120可以包括金属氧化物(例如，TiO2和Al2O3)、金属氮化物(例如，TiN、AlN、AlON和TaN)或其它合适的介电材料。在各个实施例中，介电层110和120可以是相同或不同的材料。可以使用PVD、CVD或其它的沉积方法沉积介电层120。在实施例中，在沉积介电层120之后，实施CMP工艺以平坦化器件100的顶面。因此，各个层110、112、114、116和120的顶面变成共面的。
在操作14中，方法10(图1A)使介电层110部分地凹进。参照图2B，使每个栅极堆叠件108A至108G上方的介电层110凹进。在实施例中，操作14包括调节至蚀刻介电层110而其它层112、114、116和120在蚀刻工艺中保持基本不变的蚀刻工艺。在实施例中，操作14可以使用干蚀刻、湿蚀刻或其它合适的蚀刻工艺。例如，干蚀刻工艺可以实施含氧气体、含氟气体(例如，CF4、SF6、CH2F2、CHF3和/或C2F6)、含氯气体(例如，Cl2、CHCl3、CCl4和/或BCl3)、含溴气体(例如，HBr和/或CHBR3)、含碘气体、其它合适的气体和/或等离子体和/或它们的组合。例如，湿蚀刻工艺可以包括稀释的氢氟酸(DHF)；氢氧化钾(KOH)溶液；氨水；含氢氟酸(HF)、硝酸(HNO3)和/或醋酸(CH3COOH)的溶液；或其它合适的湿蚀刻剂中的蚀刻。
在实施例中，在器件100的不同的区(或部分)中存在不同的栅极间距(或栅极密度)。一些实例在图3中示出为器件100的两个区302和304的顶视图。参照图3，区302包括具有栅极间距P1的栅极堆叠件306并且区304包括具有大于P1的栅极间距P2的栅极堆叠件308。栅极间距P1和P2可以为中心线至中心线的间距(示出的)或边缘至边缘的间距。如图所示，区302具有更小的栅极间距，因此，比区304具有更高的栅极密度。在实施例中，衬底区域102A和102B可以对应于具有相同或不同栅极间距的器件100的区。例如，衬底区域102A可以对应于更高的栅极间距区并且衬底区域102B可以对应于更低的栅极间距区，反之亦然。当部分地蚀刻介电层110时(图2B)，该蚀刻通常由定时器控制，在器件100的不同的区中的不同的栅极间距创建了不同的蚀刻负载。因此，在一些区中更多的(或更深的)并且在一些其它区中更少的(或更浅的)蚀刻介电层110。在本实施例中，在凹进的介电层110上方将形成另一介电层，将在以下讨论。因此，凹进的介电层110的不同的厚度将不会引起随后的制造工艺的问题。在本实施例中，操作14可以将介电层110的厚度减小约10％至约90％，这提供了宽的工艺窗口。
在操作16中，方法10(图1A)在凹进的介电层110上方形成介电层122。参照图2C，介电层122设置在每个栅极堆叠件108A至108G上方的凹进的介电层110上方。在实施例中，操作16包括在器件100上方沉积介电材料并且填充在沟槽中，和随后的CMP工艺去除过量的介电材料。如上所述，由于凹进的介电层110的厚度不同，因此不同的栅极堆叠件上方的介电层122可以具有不同的厚度。例如，栅极堆叠件108A和108D上方的介电层122可以具有不同的厚度。介电层122可以包括金属氧化物、金属氮化物或其它合适的介电材料。例如，金属氧化物可以是TiO2、Al2O3或其它金属氧化物。例如，金属氮化物可以是TiN、AlN、AlON、TaN或其它金属氮化物。在各个实施例中，介电层122包括与介电层110的材料不同的材料。可以通过ALD、PVD、CVD、旋涂或其它合适的沉积方法形成介电层122。
在操作18中，方法10(图1A)在各个层112、114、116、120和122上方形成另一CES层124。在操作20中，方法10(图1A)在CES层124上方形成另一ILD层126(也称为图案化层126)。参照图2D，CES层124可以包括诸如SiN、SiO2和SiON的介电材料。ILD层126可以包括诸如TEOS、BPSG、FSG、PSG和BSG的氧化物。ILD层126和CES层124可以包括分别与ILD层116和CES层114相同的材料或不同的材料。此外，在本实施例中，CES层124可以包括与介电层110和/或介电层120相同的材料。可以通过PECVD工艺或其它合适的沉积或氧化工艺形成CES层124。可以通过PECVD工艺、FCVD工艺或其它合适的沉积工艺沉积ILD层126。
在操作22中，方法10(图1A)蚀刻ILD层126以在一些栅极堆叠件108A至108G上方形成栅极导通孔128。参照图2E，在这个截面图中，栅极导通孔128形成在栅极堆叠件108B、108E、108F和108G上方的ILD层126中，而不形成在栅极堆叠件108A和108C上方。在实施例中，操作22包括光刻工艺和蚀刻工艺。光刻工艺可以包括在ILD层126上方形成光阻剂(或光刻胶)、将光刻胶曝光成限定用于栅极导通孔128的各个几何形状的图案、实施曝光后烘烤工艺以及显影光刻胶以形成包括光刻胶的掩模元件。掩模元件或其衍生物之后用于在ILD层126内蚀刻凹槽。随后去除掩模元件(例如，图案化的光刻胶)。蚀刻工艺可以包括一个或多个干蚀刻工艺、湿蚀刻工艺和其它合适的蚀刻技术。CES层124具有与ILD层126相对的足够的蚀刻选择性，并且在蚀刻工艺中起蚀刻停止作用。
类似于与上述讨论的栅极间距不同的情境，在器件100的不同的区中可能有不同的栅极通孔间距。一些实例在图4中示出为器件100的四个区402、404、406和408的顶视图。参照图4，区402具有栅极通孔间距P3，区404具有大于P3的栅极通孔间距P4，区406具有大于P4的栅极通孔间距P5，并且区408具有大于P5的栅极通孔间距(未标示)。在实施例中，衬底区域102A和102B可以均对应于密集通孔区(具有更小的栅极通孔间距)或隔离通孔区(具有更大的栅极通孔间距)。然而，由于在操作22中完全地蚀刻了ILD层126并且两层126和124具有足够的蚀刻选择性，因此栅极通孔间距的不同没有在形成的结构中产生更大的不同。
在操作24中，方法10(图1B)通过栅极导通孔128蚀刻了CES层124和介电层122，从而暴露了位于相应的栅极堆叠件108B、108E、108F和108G(图2F)上方的凹进的介电层110的部分。蚀刻工艺可以包括一个或多个干蚀刻工艺、湿蚀刻工艺和其它合适的蚀刻技术。在本实施例中，操作24包括选择性蚀刻工艺(即，蚀刻工艺调节至去除介电层122而介电层110在蚀刻工艺中保持基本不变)。因此，尽管相应的栅极堆叠件上方的介电层122可以具有不同的厚度和/或衬底区域102A和102B上方可能会有不同的通孔间距，但是操作24成功地暴露并且停止在相应的栅极堆叠件上方的凹进的介电层110处。
在操作26中，方法10(图1B)蚀刻了一些S/D接触件118B上方的ILD层126以在ILD层126中形成S/D导通孔130(图2G)。在实施例中，操作26包括光刻工艺和蚀刻工艺。例如，光刻工艺在器件100上方形成掩模元件(例如，图案化的光刻胶)，该掩模元件限定了S/D导通孔130；并且用掩模元件作为蚀刻掩模，蚀刻工艺蚀刻ILD层126。蚀刻工艺可以包括一个或多个干蚀刻工艺、湿蚀刻工艺和其它合适的蚀刻技术。CES层124具有与ILD层126相对的足够的蚀刻选择性，并且在蚀刻工艺中起蚀刻停止作用。随后去除掩模元件。
在操作28中，方法10(图1B)蚀刻了衬底区域102A上方的ILD层126。参照图2H，在本实施例中，操作28包括光刻工艺和蚀刻工艺。光刻工艺在器件100上方形成掩模元件(例如，图案化的光刻胶)，从而在第一衬底区域102A上方限定了用于形成电源轨的沟槽。蚀刻工艺通过掩模元件蚀刻ILD层126。蚀刻工艺可以包括一个或多个干蚀刻工艺、湿蚀刻工艺和其它合适的蚀刻技术。蚀刻工艺调节至去除ILD层126而CES层124和凹进的介电层110保持基本不变。随后去除掩模元件。
在操作30中，方法10(图1B)蚀刻了器件100上方的CES层124和介电层120。参照图2I，在衬底区域102A上方，蚀刻了CES层124和介电层120(见图2H)。凹进的介电层110和介电层122保护栅极堆叠件108A至108C免受蚀刻工艺的损害。因此，暴露了电源接触件118A和ILD层116。仍参照图2I，在衬底区域102B上方，通过S/D导通孔130蚀刻CES层124和介电层120，从而暴露下方的S/D接触件118B。ILD层126和凹进的介电层110保护了包括栅极堆叠件108D至108G的其它结构免受蚀刻工艺的损害。蚀刻工艺可以包括一个或多个干蚀刻工艺、湿蚀刻工艺和其它合适的蚀刻技术。
在操作32中，方法10(图1B)蚀刻了暴露在栅极导通孔128中的凹进的介电层110的部分。蚀刻工艺可以包括一个或多个干蚀刻工艺、湿蚀刻工艺和其它合适的蚀刻工艺。在本实施例中，蚀刻工艺调节至去除凹进的介电层110而介电层122保持基本不变。此外，在本实施例中的蚀刻工艺中，包括栅极间隔件112、CES层114和124、ILD层116和126以及接触件118A和118B的材料的其它层保持基本不变。参照图2J，由于蚀刻工艺，暴露了栅极堆叠件108B、108E、108F和108G的顶面，而栅极堆叠件108A和108C仍由位于凹进的介电层110上方的堆叠的介电层122覆盖。在本实施例中，介电层122对凹进的介电层110起保护层的作用。没有介电层122，位于栅极堆叠件108A和108C上方的凹进的介电层110也将在操作32中被蚀刻。在某些情况下，鉴于器件100的不同区中的通孔间距不同，因此难以控制蚀刻的深度。因此，可能会不经意地暴露栅极堆叠件108A和108C，引起泄漏问题或器件缺陷。在本实施例中，介电层110和122具有足够的蚀刻选择性，从而使得完全地蚀刻位于栅极堆叠件108B、108E、108F和108G上方的凹进的介电层110而栅极堆叠件108A和108C保持由位于凹进的介电层110上方的介电层122保护。
在操作34中，方法10(图1B)在器件100上方沉积金属层132，金属层132填充器件100上的各个沟槽和导通孔。参照图2K，金属层132与：栅极堆叠件108B、108E、108F和108G；电源接触件118A(位于栅极堆叠件108A和108B之间以及位于栅极堆叠件108C和108D之间)；以及S/D接触件118B(位于栅极堆叠件108E和108F之间以及位于栅极堆叠件108F和108G之间)电通信。金属层132通过至少凹进的介电层110和介电层122与栅极堆叠件108A、108C和108D电隔离。在本实施例中，金属层132可以包括铝(Al)、钨(W)、钴(Co)、铜(Cu)和/或其它合适的材料，并且可以通过CVD、PVD、镀和/或其它合适的工艺形成。
在操作36中，方法10(图1B)使金属层132凹进。参照图2L，在本实施例中，操作36也使位于衬底区域102B上方的ILD层126凹进。在实施例中，操作36包括去除金属层132和ILD层126直至暴露位于衬底区域102B上方的CES层124的CMP工艺。因此，在器件100中形成了各个金属部件。在衬底区域102A上方，形成了包括部分金属层132和电源接触件118A的电源轨134。电源轨134与栅极堆叠件108B电通信，但是通过至少介电层122和凹进的介电层110与栅极堆叠件108A和108C电隔离。在衬底区域102B上方，形成电连接至栅极堆叠件108E、108F和108G的栅极通孔(或栅极插塞)136；以及形成通过S/D接触件118B电连接至S/D区域104的S/D通孔(S/D插塞)138。
在操作38中，方法10(图1B)进入完成器件100的制造的步骤。例如，方法10可以形成用器件100的其它部分连接栅极通孔136和S/D通孔138的多层互连结构以形成完整的IC。
虽然不旨在限制，但是本发明的一个或多个实施例提供了半导体器件及其形成工艺的许多益处。例如，当在MEOL工艺中形成栅极和S/D通孔时，尽管半导体器件的不同区中的通孔间距(或通孔密度)不同，但是本发明的实施例可以可靠地将一些(但不是全部)栅极堆叠件连接至电源轨。不旨在连接至电源轨的那些栅极堆叠件由至少两个介电层完全地保护。这防止了电源击穿问题以及栅极和接触件的泄漏问题。所提供的主题可以容易地集成至现有的IC制造流程中。
在一个示例性方面，本发明针对一种形成半导体器件的方法。该方法包括提供前体，该前体包括具有第一区域和第二区域的衬底，其中，第一区域包括绝缘体并且第二区域包括晶体管的源极、漏极和沟道区域。该前体还包括位于绝缘体上方的第一栅极堆叠件和第二栅极堆叠件；位于沟道区域上方的第三栅极堆叠件；以及位于第一栅极堆叠件、第二栅极堆叠件和第三栅极堆叠件上方的第一介电层。该方法还包括使第一介电层部分地凹进，在凹进的第一介电层上方形成第二介电层以及在第二介电层上方形成接触蚀刻停止(CES)层。在实施例中，该方法还包括在CES层上方形成层间介电(ILD)层，在第二栅极堆叠件和第三栅极堆叠件上方的ILD层中分别蚀刻第一孔洞和第二孔洞，通过第一孔洞和第二孔洞蚀刻CES层和第二介电层以暴露位于第二栅极堆叠件和第三栅极堆叠件上方的凹进的第一介电层，蚀刻第一区域中的ILD层以暴露CES层，以及蚀刻第一区域中的CES层以暴露第二介电层。该方法还包括蚀刻凹进的第一介电层以暴露第二栅极堆叠件和第三栅极堆叠件，而第一栅极堆叠件保持由凹进的第一介电层和位于凹进的第一介电层上方的第二介电层覆盖。
在上述方法中，还包括：在所述CES层上方形成层间介电(ILD)层；在所述第二栅极堆叠件和所述第三栅极堆叠件上方的所述ILD层中分别蚀刻第一孔洞和第二孔洞；通过所述第一孔洞和所述第二孔洞蚀刻所述CES层和所述第二介电层以暴露所述第二栅极堆叠件和所述第三栅极堆叠件上方的所述凹进的第一介电层；蚀刻所述第一区域中的所述ILD层以暴露所述CES层；蚀刻所述第一区域中的所述CES层以暴露所述第二介电层；以及蚀刻所述凹进的第一介电层以暴露所述第二栅极堆叠件和所述第三栅极堆叠件，而所述第一栅极堆叠件保持由所述凹进的第一介电层和位于所述凹进的第一介电层上方的所述第二介电层覆盖。
在上述方法中，还包括：在所述CES层上方形成层间介电(ILD)层；在所述第二栅极堆叠件和所述第三栅极堆叠件上方的所述ILD层中分别蚀刻第一孔洞和第二孔洞；通过所述第一孔洞和所述第二孔洞蚀刻所述CES层和所述第二介电层以暴露所述第二栅极堆叠件和所述第三栅极堆叠件上方的所述凹进的第一介电层；蚀刻所述第一区域中的所述ILD层以暴露所述CES层；蚀刻所述第一区域中的所述CES层以暴露所述第二介电层；以及蚀刻所述凹进的第一介电层以暴露所述第二栅极堆叠件和所述第三栅极堆叠件，而所述第一栅极堆叠件保持由所述凹进的第一介电层和位于所述凹进的第一介电层上方的所述第二介电层覆盖，其中，在所述半导体器件的比蚀刻所述第二孔洞的区具有更小的栅极通孔间距的区中蚀刻所述第一孔洞。
在上述方法中，还包括：在所述CES层上方形成层间介电(ILD)层；在所述第二栅极堆叠件和所述第三栅极堆叠件上方的所述ILD层中分别蚀刻第一孔洞和第二孔洞；通过所述第一孔洞和所述第二孔洞蚀刻所述CES层和所述第二介电层以暴露所述第二栅极堆叠件和所述第三栅极堆叠件上方的所述凹进的第一介电层；蚀刻所述第一区域中的所述ILD层以暴露所述CES层；蚀刻所述第一区域中的所述CES层以暴露所述第二介电层；以及蚀刻所述凹进的第一介电层以暴露所述第二栅极堆叠件和所述第三栅极堆叠件，而所述第一栅极堆叠件保持由所述凹进的第一介电层和位于所述凹进的第一介电层上方的所述第二介电层覆盖，其中，在所述半导体器件的比蚀刻所述第二孔洞的区具有更大的栅极通孔间距的区中蚀刻所述第一孔洞。
在上述方法中，还包括：在所述CES层上方形成层间介电(ILD)层；在所述第二栅极堆叠件和所述第三栅极堆叠件上方的所述ILD层中分别蚀刻第一孔洞和第二孔洞；通过所述第一孔洞和所述第二孔洞蚀刻所述CES层和所述第二介电层以暴露所述第二栅极堆叠件和所述第三栅极堆叠件上方的所述凹进的第一介电层；蚀刻所述第一区域中的所述ILD层以暴露所述CES层；蚀刻所述第一区域中的所述CES层以暴露所述第二介电层；以及蚀刻所述凹进的第一介电层以暴露所述第二栅极堆叠件和所述第三栅极堆叠件，而所述第一栅极堆叠件保持由所述凹进的第一介电层和位于所述凹进的第一介电层上方的所述第二介电层覆盖，其中，所述CES层和所述第二介电层的蚀刻包括调节至去除所述第二介电层而所述凹进的第一介电层保持不变的蚀刻工艺。
在上述方法中，还包括：在所述CES层上方形成层间介电(ILD)层；在所述第二栅极堆叠件和所述第三栅极堆叠件上方的所述ILD层中分别蚀刻第一孔洞和第二孔洞；通过所述第一孔洞和所述第二孔洞蚀刻所述CES层和所述第二介电层以暴露所述第二栅极堆叠件和所述第三栅极堆叠件上方的所述凹进的第一介电层；蚀刻所述第一区域中的所述ILD层以暴露所述CES层；蚀刻所述第一区域中的所述CES层以暴露所述第二介电层；以及蚀刻所述凹进的第一介电层以暴露所述第二栅极堆叠件和所述第三栅极堆叠件，而所述第一栅极堆叠件保持由所述凹进的第一介电层和位于所述凹进的第一介电层上方的所述第二介电层覆盖，其中，所述凹进的第一介电层的蚀刻包括调节至去除所述凹进的第一介电层而所述第二介电层保持不变的蚀刻工艺。
在上述方法中，还包括：在所述CES层上方形成层间介电(ILD)层；在所述第二栅极堆叠件和所述第三栅极堆叠件上方的所述ILD层中分别蚀刻第一孔洞和第二孔洞；通过所述第一孔洞和所述第二孔洞蚀刻所述CES层和所述第二介电层以暴露所述第二栅极堆叠件和所述第三栅极堆叠件上方的所述凹进的第一介电层；蚀刻所述第一区域中的所述ILD层以暴露所述CES层；蚀刻所述第一区域中的所述CES层以暴露所述第二介电层；以及蚀刻所述凹进的第一介电层以暴露所述第二栅极堆叠件和所述第三栅极堆叠件，而所述第一栅极堆叠件保持由所述凹进的第一介电层和位于所述凹进的第一介电层上方的所述第二介电层覆盖，在蚀刻所述第一区域中的所述ILD层之前：在源极/漏极(S/D)区域上方的所述ILD层中蚀刻S/D导通孔。
在上述方法中，还包括：在所述CES层上方形成层间介电(ILD)层；在所述第二栅极堆叠件和所述第三栅极堆叠件上方的所述ILD层中分别蚀刻第一孔洞和第二孔洞；通过所述第一孔洞和所述第二孔洞蚀刻所述CES层和所述第二介电层以暴露所述第二栅极堆叠件和所述第三栅极堆叠件上方的所述凹进的第一介电层；蚀刻所述第一区域中的所述ILD层以暴露所述CES层；蚀刻所述第一区域中的所述CES层以暴露所述第二介电层；以及蚀刻所述凹进的第一介电层以暴露所述第二栅极堆叠件和所述第三栅极堆叠件，而所述第一栅极堆叠件保持由所述凹进的第一介电层和位于所述凹进的第一介电层上方的所述第二介电层覆盖，在蚀刻所述第一区域中的所述ILD层之前：在源极/漏极(S/D)区域上方的所述ILD层中蚀刻S/D导通孔，其中：所述前体还包括：S/D接触件，位于所述S/D区域上方；和第三介电层，位于所述S/D接触件上方；和所述第一区域中的所述CES层的蚀刻包括通过所述S/D导通孔蚀刻所述CES层和所述第三介电层以暴露所述S/D接触件。
在上述方法中，还包括：在所述CES层上方形成层间介电(ILD)层；在所述第二栅极堆叠件和所述第三栅极堆叠件上方的所述ILD层中分别蚀刻第一孔洞和第二孔洞；通过所述第一孔洞和所述第二孔洞蚀刻所述CES层和所述第二介电层以暴露所述第二栅极堆叠件和所述第三栅极堆叠件上方的所述凹进的第一介电层；蚀刻所述第一区域中的所述ILD层以暴露所述CES层；蚀刻所述第一区域中的所述CES层以暴露所述第二介电层；以及蚀刻所述凹进的第一介电层以暴露所述第二栅极堆叠件和所述第三栅极堆叠件，而所述第一栅极堆叠件保持由所述凹进的第一介电层和位于所述凹进的第一介电层上方的所述第二介电层覆盖，在蚀刻所述第一区域中的所述ILD层之前：在源极/漏极(S/D)区域上方的所述ILD层中蚀刻S/D导通孔，其中：所述前体还包括：S/D接触件，位于所述S/D区域上方；和第三介电层，位于所述S/D接触件上方；和所述第一区域中的所述CES层的蚀刻包括通过所述S/D导通孔蚀刻所述CES层和所述第三介电层以暴露所述S/D接触件，所述方法还包括：在所述第一区域和所述第二区域上方沉积金属层，其中，所述金属层与所述第二栅极堆叠件和所述第三栅极堆叠件以及所述S/D接触件电通信，并且其中，所述金属层通过至少所述凹进的第一介电层和所述第二介电层与所述第一栅极堆叠件电隔离。
在上述方法中，还包括：在所述CES层上方形成层间介电(ILD)层；在所述第二栅极堆叠件和所述第三栅极堆叠件上方的所述ILD层中分别蚀刻第一孔洞和第二孔洞；通过所述第一孔洞和所述第二孔洞蚀刻所述CES层和所述第二介电层以暴露所述第二栅极堆叠件和所述第三栅极堆叠件上方的所述凹进的第一介电层；蚀刻所述第一区域中的所述ILD层以暴露所述CES层；蚀刻所述第一区域中的所述CES层以暴露所述第二介电层；以及蚀刻所述凹进的第一介电层以暴露所述第二栅极堆叠件和所述第三栅极堆叠件，而所述第一栅极堆叠件保持由所述凹进的第一介电层和位于所述凹进的第一介电层上方的所述第二介电层覆盖，在蚀刻所述第一区域中的所述ILD层之前：在源极/漏极(S/D)区域上方的所述ILD层中蚀刻S/D导通孔，其中：所述前体还包括：S/D接触件，位于所述S/D区域上方；和第三介电层，位于所述S/D接触件上方；和所述第一区域中的所述CES层的蚀刻包括通过所述S/D导通孔蚀刻所述CES层和所述第三介电层以暴露所述S/D接触件，所述方法还包括：在所述第一区域和所述第二区域上方沉积金属层，其中，所述金属层与所述第二栅极堆叠件和所述第三栅极堆叠件以及所述S/D接触件电通信，并且其中，所述金属层通过至少所述凹进的第一介电层和所述第二介电层与所述第一栅极堆叠件电隔离，实施化学机械平坦化(CMP)工艺以去除所述金属层和所述ILD层的部分直至暴露所述第二区域上方的所述CES层。
在上述方法中，其中，所述第一介电层的部分地凹进将所述第一介电层的厚度减小了10％至90％。
在另一个示例性方面，本发明针对一种形成半导体器件的方法。该方法包括体供前体，该前体包括具有第一区域、位于第一区域上方的第一栅极堆叠件和第二栅极堆叠件以及位于第一栅极堆叠件和第二栅极堆叠件上方的第一介电层的衬底。该方法还包括使第一介电层部分地凹进，在凹进的第一介电层上方形成第二介电层，在第二介电层上方形成图案化层，在第二栅极堆叠件上方的图案化层中蚀刻孔洞，通过孔洞蚀刻第二介电层的第一部分以暴露凹进的第一介电层的第一部分以及去除第一区域上方的图案化层。该方法还包括蚀刻凹进的第一介电层的第一部分以暴露第二栅极堆叠件，而第一栅极堆叠件保持由凹进的第一介电层的第二部分和第二介电层的第二部分覆盖。
在上述方法中，还包括：在所述第一栅极堆叠件和所述第二栅极堆叠件上方形成金属层，其中，所述金属层与所述第二栅极堆叠件电通信并且通过至少所述凹进的第一介电层的所述第二部分和所述第二介电层的所述第二部分与所述第一栅极堆叠件隔离。
在上述方法中，其中，所述第一栅极堆叠件和所述第二栅极堆叠件设置在所述第一区域中的绝缘体上方。
在上述方法中，其中，所述第二介电层的所述第一部分的蚀刻包括调节至去除所述第二介电层的所述第一部分而所述凹进的第一介电层的所述第一部分保持不变的蚀刻工艺。
在上述方法中，其中，所述凹进的第一介电层的所述第一部分的蚀刻包括调节至去除所述凹进的第一介电层的所述第一部分而所述第二介电层的所述第二部分保持不变的蚀刻工艺。
在上述方法中，使所述第一介电层部分地凹进将所述第一介电层的厚度减小了10％至90％。
在又另一个示例性方面，本发明针对一种半导体器件。该半导体器件包括具有第一区域和第二区域的衬底，其中，第一区域包括绝缘体并且第二区域包括晶体管的源极、漏极和沟道区域。该半导体器件还包括位于绝缘体上方的第一栅极堆叠件和第二栅极堆叠件、位于沟道区域上方的第三栅极堆叠件。该半导体器件还包括位于第一栅极堆叠件、第二栅极堆叠件和第三栅极堆叠件上方的第一介电层；以及位于第一介电层上方的第二介电层。该半导体器件还包括位于第一栅极堆叠件和第二栅极堆叠件上方的金属层，其中，该金属层与第二栅极堆叠件电通信并且通过至少第一介电层和第二介电层与第一栅极堆叠件电隔离。
在上述半导体器件中，其中，所述金属层包括填充所述第一栅极堆叠件和所述第二栅极堆叠件之间的间隔的部分。
在上述半导体器件中，其中，位于所述第二栅极堆叠件和所述第三栅极堆叠件上方的所述第二介电层具有不同的厚度。
上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与本人所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中他们可以做出多种变化、替换以及改变。

Claims (10)

1.一种形成半导体器件的方法，所述方法包括：
提供前体，所述前体包括：
衬底，具有第一区域和第二区域，其中，所述第一区域包括绝缘体并且所述第二区域包括晶体管的源极区域、漏极区域和沟道区域；
第一栅极堆叠件和第二栅极堆叠件，位于所述绝缘体上方；
第三栅极堆叠件，位于所述沟道区域上方；和
第一介电层，位于所述第一栅极堆叠件、所述第二栅极堆叠件和所述第三栅极堆叠件上方；
使所述第一介电层部分地凹进；
在凹进的第一介电层上方形成第二介电层；以及
在所述第二介电层上方形成接触蚀刻停止(CES)层。
2.根据权利要求1所述的方法，还包括：
在所述CES层上方形成层间介电(ILD)层；
在所述第二栅极堆叠件和所述第三栅极堆叠件上方的所述ILD层中分别蚀刻第一孔洞和第二孔洞；
通过所述第一孔洞和所述第二孔洞蚀刻所述CES层和所述第二介电层以暴露所述第二栅极堆叠件和所述第三栅极堆叠件上方的所述凹进的第一介电层；
蚀刻所述第一区域中的所述ILD层以暴露所述CES层；
蚀刻所述第一区域中的所述CES层以暴露所述第二介电层；以及
蚀刻所述凹进的第一介电层以暴露所述第二栅极堆叠件和所述第三栅极堆叠件，而所述第一栅极堆叠件保持由所述凹进的第一介电层和位于所述凹进的第一介电层上方的所述第二介电层覆盖。
3.根据权利要求2所述的方法，其中，在所述半导体器件的比蚀刻所述第二孔洞的区具有更小的栅极通孔间距的区中蚀刻所述第一孔洞。
4.根据权利要求2所述的方法，其中，在所述半导体器件的比蚀刻所述第二孔洞的区具有更大的栅极通孔间距的区中蚀刻所述第一孔洞。
5.根据权利要求2所述的方法，其中，所述CES层和所述第二介电层的蚀刻包括调节至去除所述第二介电层而所述凹进的第一介电层保持不变的蚀刻工艺。
6.根据权利要求2所述的方法，其中，所述凹进的第一介电层的蚀刻包括调节至去除所述凹进的第一介电层而所述第二介电层保持不变的蚀刻工艺。
7.根据权利要求2所述的方法，还包括，在蚀刻所述第一区域中的所述ILD层之前：
在源极/漏极(S/D)区域上方的所述ILD层中蚀刻S/D导通孔。
8.根据权利要求7所述的方法，其中：
所述前体还包括：
S/D接触件，位于所述S/D区域上方；和
第三介电层，位于所述S/D接触件上方；和
所述第一区域中的所述CES层的蚀刻包括通过所述S/D导通孔蚀刻所述CES层和所述第三介电层以暴露所述S/D接触件。
9.一种形成半导体器件的方法，所述方法包括：
提供前体，所述前体包括：
衬底，具有第一区域；
第一栅极堆叠件和第二栅极堆叠件，位于所述第一区域上方；和第一介电层，位于所述第一栅极堆叠件和所述第二栅极堆叠件上方；
使所述第一介电层部分地凹进；
在凹进的第一介电层上方形成第二介电层；
在所述第二介电层上方形成图案化层；
在所述第二栅极堆叠件上方的所述图案化层中蚀刻孔洞；
通过所述孔洞蚀刻所述第二介电层的第一部分以暴露所述凹进的第一介电层的第一部分；
去除所述第一区域上方的所述图案化层；以及
蚀刻所述凹进的第一介电层的所述第一部分以暴露所述第二栅极堆叠件，而所述第一栅极堆叠件保持由所述凹进的第一介电层的第二部分和所述第二介电层的第二部分覆盖。
10.一种半导体器件，包括：
衬底，具有第一区域和第二区域，其中，所述第一区域包括绝缘体并且所述第二区域包括晶体管的源极区域、漏极区域和沟道区域；
第一栅极堆叠件和第二栅极堆叠件，位于所述绝缘体上方；
第三栅极堆叠件，位于所述沟道区域上方；
第一介电层，位于所述第一栅极堆叠件、所述第二栅极堆叠件和所述第三栅极堆叠件上方；
第二介电层，位于所述第一介电层上方；以及
金属层，位于所述第一栅极堆叠件和所述第二栅极堆叠件上方，其中，所述金属层与所述第二栅极堆叠件电通信并且通过至少所述第一介电层和所述第二介电层与所述第一栅极堆叠件隔离。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109817715A (zh) * 2017-11-22 2019-05-28 台湾积体电路制造股份有限公司 半导体器件栅极间隔件结构及其方法
CN110648919A (zh) * 2018-06-27 2020-01-03 台湾积体电路制造股份有限公司 带有凹口的栅极结构制造

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10490459B2 (en) 2017-08-25 2019-11-26 Taiwan Semiconductor Manufacturing Co., Ltd. Method for source/drain contact formation in semiconductor devices
KR20160029900A (ko) * 2014-09-05 2016-03-16 삼성전자주식회사 반도체 소자의 제조 방법
US9633999B1 (en) 2015-11-16 2017-04-25 Taiwan Semiconductor Manufacturing Company, Ltd. Method and structure for semiconductor mid-end-of-line (MEOL) process
US9923070B2 (en) 2015-11-25 2018-03-20 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure and manufacturing method thereof
KR102629208B1 (ko) * 2016-09-22 2024-01-29 삼성전자주식회사 반도체 소자 및 이의 제조 방법
US10685880B2 (en) 2017-08-30 2020-06-16 Taiwan Semiconductor Manufacturing Co., Ltd. Methods for reducing contact depth variation in semiconductor fabrication
US11037924B2 (en) 2017-11-21 2021-06-15 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming source/drain contacts
US10879180B2 (en) * 2017-11-28 2020-12-29 Globalfoundries Inc. FinFET with etch-selective spacer and self-aligned contact capping layer
US10164048B1 (en) 2017-11-29 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming source/drain contacts
US10651292B2 (en) 2018-02-19 2020-05-12 Taiwan Semiconductor Manufacturing Co., Ltd. Dual metal via for contact resistance reduction
US10622306B2 (en) 2018-03-26 2020-04-14 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnect structure in semiconductor devices
US10937685B2 (en) * 2019-06-19 2021-03-02 Globalfoundries Inc. Diffusion break structures in semiconductor devices
KR20210111396A (ko) 2020-03-02 2021-09-13 삼성전자주식회사 반도체 소자 및 그의 제조 방법
US20220037496A1 (en) * 2020-07-31 2022-02-03 Taiwan Semiconductor Manufacturing Co., Ltd. Multigate device with air gap spacer and backside rail contact and method of fabricating thereof
US11705491B2 (en) 2020-09-29 2023-07-18 Taiwan Semiconductor Manufacturing Co., Ltd. Etch profile control of gate contact opening

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6177340B1 (en) * 1999-02-18 2001-01-23 Taiwan Semiconductor Manufacturing Company Method to reduce contact hole aspect ratio for embedded DRAM arrays and logic devices, via the use of a tungsten bit line structure
CN103681454A (zh) * 2012-08-29 2014-03-26 台湾积体电路制造股份有限公司 半导体器件的隔离
CN105633080A (zh) * 2014-11-26 2016-06-01 台湾积体电路制造股份有限公司 栅极间隔件和形成方法

Family Cites Families (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100214524B1 (ko) * 1996-11-27 1999-08-02 구본준 반도체 메모리 소자의 제조방법
GB2324408A (en) * 1997-01-21 1998-10-21 United Microelectronics Corporation Forming DRAM cells
KR100768642B1 (ko) * 1999-07-08 2007-10-18 가부시키가이샤 히타치세이사쿠쇼 반도체 장치 및 그 제조 방법
KR100351909B1 (ko) 2000-11-17 2002-09-12 주식회사 하이닉스반도체 반도체소자의 제조방법
KR100454849B1 (ko) * 2002-12-20 2004-11-03 아남반도체 주식회사 반도체 소자의 제조방법
US7397087B2 (en) 2004-08-06 2008-07-08 International Business Machines Corporation FEOL/MEOL metal resistor for high end CMOS
KR100630749B1 (ko) * 2005-05-20 2006-10-02 삼성전자주식회사 반도체 소자의 제조방법
US7763534B2 (en) 2007-10-26 2010-07-27 Tela Innovations, Inc. Methods, structures and designs for self-aligning local interconnects used in integrated circuits
US8148223B2 (en) * 2006-05-22 2012-04-03 Taiwan Semiconductor Manufacturing Co., Ltd. 1T MIM memory for embedded ram application in soc
US7667271B2 (en) 2007-04-27 2010-02-23 Taiwan Semiconductor Manufacturing Company, Ltd. Fin field-effect transistors
KR101376260B1 (ko) * 2008-04-14 2014-03-20 삼성전자 주식회사 반도체 소자 및 그 제조 방법
US7910453B2 (en) 2008-07-14 2011-03-22 Taiwan Semiconductor Manufacturing Company, Ltd. Storage nitride encapsulation for non-planar sonos NAND flash charge retention
WO2010082328A1 (ja) * 2009-01-15 2010-07-22 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
KR101525499B1 (ko) * 2009-02-27 2015-06-03 삼성전자주식회사 캐패시터 언더 비트라인 구조를 갖는 반도체 소자의 제조방법
US8310013B2 (en) 2010-02-11 2012-11-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating a FinFET device
US8399931B2 (en) 2010-06-30 2013-03-19 Taiwan Semiconductor Manufacturing Company, Ltd. Layout for multiple-fin SRAM cell
US8729627B2 (en) 2010-05-14 2014-05-20 Taiwan Semiconductor Manufacturing Company, Ltd. Strained channel integrated circuit devices
DE102010040058A1 (de) 2010-08-31 2012-03-01 GLOBALFOUNDRIES Dresden Module One Ltd. Liability Company & Co. KG Polysiliziumwiderstände, die in einem Halbleiterbauelement mit Metallgateelektrodenstrukturen mit großem ε hergestellt sind
US8816444B2 (en) 2011-04-29 2014-08-26 Taiwan Semiconductor Manufacturing Company, Ltd. System and methods for converting planar design to FinFET design
US8466027B2 (en) 2011-09-08 2013-06-18 Taiwan Semiconductor Manufacturing Company, Ltd. Silicide formation and associated devices
US8723272B2 (en) 2011-10-04 2014-05-13 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and method of manufacturing same
US8377779B1 (en) 2012-01-03 2013-02-19 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of manufacturing semiconductor devices and transistors
US8735993B2 (en) 2012-01-31 2014-05-27 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET body contact and method of making same
US8785285B2 (en) 2012-03-08 2014-07-22 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacture thereof
US8716765B2 (en) 2012-03-23 2014-05-06 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US8860148B2 (en) 2012-04-11 2014-10-14 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for FinFET integrated with capacitor
US8736056B2 (en) 2012-07-31 2014-05-27 Taiwan Semiconductor Manufacturing Company, Ltd. Device for reducing contact resistance of a metal
US8823065B2 (en) 2012-11-08 2014-09-02 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US8772109B2 (en) 2012-10-24 2014-07-08 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and method for forming semiconductor contacts
US9236300B2 (en) 2012-11-30 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Contact plugs in SRAM cells and the method of forming the same
US9431508B2 (en) 2013-10-07 2016-08-30 Globalfoundries Inc. Simplified gate-first HKMG manufacturing flow
US9269585B2 (en) 2014-01-10 2016-02-23 Taiwan Semiconductor Manufacturing Company, Ltd. Method for cleaning metal gate surface
US9553028B2 (en) 2014-03-19 2017-01-24 Globalfoundries Inc. Methods of forming reduced resistance local interconnect structures and the resulting devices
US9633999B1 (en) 2015-11-16 2017-04-25 Taiwan Semiconductor Manufacturing Company, Ltd. Method and structure for semiconductor mid-end-of-line (MEOL) process

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6177340B1 (en) * 1999-02-18 2001-01-23 Taiwan Semiconductor Manufacturing Company Method to reduce contact hole aspect ratio for embedded DRAM arrays and logic devices, via the use of a tungsten bit line structure
CN103681454A (zh) * 2012-08-29 2014-03-26 台湾积体电路制造股份有限公司 半导体器件的隔离
CN105633080A (zh) * 2014-11-26 2016-06-01 台湾积体电路制造股份有限公司 栅极间隔件和形成方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109817715A (zh) * 2017-11-22 2019-05-28 台湾积体电路制造股份有限公司 半导体器件栅极间隔件结构及其方法
CN109817715B (zh) * 2017-11-22 2022-06-03 台湾积体电路制造股份有限公司 半导体器件栅极间隔件结构及其方法
CN110648919A (zh) * 2018-06-27 2020-01-03 台湾积体电路制造股份有限公司 带有凹口的栅极结构制造
CN110648919B (zh) * 2018-06-27 2022-10-18 台湾积体电路制造股份有限公司 带有凹口的栅极结构制造

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