CN110648919B - 带有凹口的栅极结构制造 - Google Patents

带有凹口的栅极结构制造 Download PDF

Info

Publication number
CN110648919B
CN110648919B CN201910560029.8A CN201910560029A CN110648919B CN 110648919 B CN110648919 B CN 110648919B CN 201910560029 A CN201910560029 A CN 201910560029A CN 110648919 B CN110648919 B CN 110648919B
Authority
CN
China
Prior art keywords
region
gate
etchant
layer
etching
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201910560029.8A
Other languages
English (en)
Other versions
CN110648919A (zh
Inventor
陈建颖
张哲诚
林志翰
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN110648919A publication Critical patent/CN110648919A/zh
Application granted granted Critical
Publication of CN110648919B publication Critical patent/CN110648919B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/82385—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different shapes, lengths or dimensions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/82345—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32009—Arrangements for generation of plasma specially adapted for examination or treatment of objects, e.g. plasma sources
    • H01J37/32082—Radio frequency generated discharge
    • H01J37/321—Radio frequency generated discharge the radio frequency energy being inductively coupled to the plasma
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32009—Arrangements for generation of plasma specially adapted for examination or treatment of objects, e.g. plasma sources
    • H01J37/32082—Radio frequency generated discharge
    • H01J37/321—Radio frequency generated discharge the radio frequency energy being inductively coupled to the plasma
    • H01J37/3211—Antennas, e.g. particular shapes of coils
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32431—Constructional details of the reactor
    • H01J37/3244—Gas supply means
    • H01J37/32449—Gas control, e.g. control of the gas flow
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604—Chemical etching
    • H01L21/30608—Anisotropic liquid etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/3086—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823412—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823462—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4966—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66553—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using inside spacers, permanent or not
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/66803—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with a step of doping the vertical sidewall, e.g. using tilted or multi-angled implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54493—Peripheral marks on wafers, e.g. orientation flats, notches, lot number
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01001—Hydrogen [H]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01035—Bromine [Br]

Abstract

一种方法包括提供具有第一区域和第二区域的结构，第一区域包括第一沟道区域，第二区域包括第二沟道区域；在第一区域和第二区域上方形成栅极堆叠层；图案化栅极堆叠层，从而在第一沟道区域上方形成第一栅极堆叠件和在第二沟道区域上方形成第二栅极堆叠件；以及通过同时向第一区域和第二区域施加不同的蚀刻剂浓度来横向蚀刻第一栅极堆叠件和第二栅极堆叠件的底部，从而在第一栅极堆叠件和第二栅极堆叠件的底部处形成凹口。本发明实施例涉及带有凹口的栅极结构制造。

Description

带有凹口的栅极结构制造
技术领域
本发明实施例涉及带有凹口的栅极结构制造。
背景技术
半导体集成电路(IC)工业经历了指数式增长。IC材料和设计中的技术进步已经产生了几代IC，其中每一代IC都具有比上一代IC更小和更复杂的电路。在IC演变过程中，功能密度(即，每一芯片面积上互连器件的数量)通常增加，而几何尺寸(即，可使用制造工艺产生的最小组件(或线))却已减小。这种按比例缩小工艺通常通过提高生产效率和降低相关成本来提供益处。这种按比例缩小也增加了处理和制造IC的复杂性。
在一些IC设计和制造中的一个进步是开发了在其底部具有凹口侧壁而不是基本垂直的侧壁的带有凹口的栅极结构。带有凹口的栅极结构的一个优点是其扩大了相邻栅极结构的底部之间的距离，这有效地减轻了在替换栅极或“后栅极”工艺期间的金属栅极突出。然而，在整个晶圆上保持带有凹口的栅极结构轮廓的均匀性存在挑战。例如，栅极图案化工艺可以在晶圆的中心区域和边缘区域之间产生蚀刻速率差异和临界尺寸(CD)偏差，不仅导致中心到边缘栅极结构尺寸变化而且还导致极大地恶化边缘区域中的芯片产量。尽管带有凹口的栅极结构形成中的现有方法通常已经足够用于它们的预期目的，但它们在所有方面都不是完全令人满意的。因此，需要在该领域进行改进。
发明内容
根据本发明的一些实施例，提供了一种制造半导体器件的方法，包括：提供具有第一区域和第二区域的结构，所述第一区域包括第一沟道区域，所述第二区域包括第二沟道区域；在所述第一区域和所述第二区域上方形成栅极堆叠层；图案化所述栅极堆叠层，从而在所述第一沟道区域上方形成第一栅极堆叠件和在所述第二沟道区域上方形成第二栅极堆叠件；以及通过同时向所述第一区域和所述第二区域施加不同的蚀刻剂浓度来横向蚀刻所述第一栅极堆叠件和所述第二栅极堆叠件的底部，从而在所述第一栅极堆叠件和所述第二栅极堆叠件的底部处形成凹口。
根据本发明的另一些实施例，还提供了一种制造半导体器件的方法，包括：提供一种结构，所述结构具有半导体衬底和在第一区域和第二区域中从所述半导体衬底突出的半导体鳍；在所述半导体鳍上方形成栅极材料层；用第一蚀刻剂蚀刻所述栅极材料层，从而在所述第一区域中形成第一栅极堆叠件和在所述第二区域中形成第二栅极堆叠件；以及用第二蚀刻剂蚀刻所述第一栅极堆叠件和所述第二栅极堆叠件，所述第二蚀刻剂在所述第一区域和所述第二区域中具有不同的浓度，从而形成具有比顶部更窄的底部的所述第一栅极堆叠件和所述第二栅极堆叠件。
根据本发明的另一些实施例，还提供了一种制造半导体器件的方法，包括：提供半导体晶圆；在半导体晶圆的中心区域中形成多个第一鳍和在所述半导体晶圆的边缘区域中形成多个第二鳍；在所述多个第一鳍和所述多个第二鳍上方形成介电层；图案化所述介电层，从而在所述多个第一鳍上形成多个第一伪栅极和在所述多个第二鳍上形成多个第二伪栅极；通过向所述中心区域和所述边缘区域施加不同的蚀刻剂流量，对所述多个第一伪栅极和所述多个第二伪栅极执行干蚀刻工艺，从而形成具有比顶部更窄的底部的所述多个第一伪栅极和所述多个第二伪栅极；以及用相应的多个第一金属栅极和多个第二金属栅极代替所述多个第一伪栅极和所述多个第二伪栅极，其中，所述多个第一金属栅极和所述多个第二金属栅极具有比顶部更窄的底部。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1A示出了根据本公开的各个方面的具有利用带有凹口的栅极结构制造工艺在不同区域中形成的晶体管的半导体结构的俯视图。
图1B，1C和1D示出了根据实施例的图1A中的半导体结构的截面图。
图2A和2B示出了根据本公开的各个方面的用于形成图1A-1D中所示的半导体结构的方法的流程图。
图3、4、5、6、7、8、9、10A、10B、12A、12B、13A、13B、14A、14B、15A、15B、16A和16B示出了根据实施例的在根据图2A和2B的方法的制造工艺期间的半导体结构的截面图。
图11A和11B示出了根据本公开的各个方面的在根据图2A和2B的方法的制造工艺中使用的示例性等离子体处理室。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同部件的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实施例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
此外，使用空间相对术语，例如，“下面”，下方”，“下部”，“之上”,“上部”等以便于描述本公开的一个部件与另一个部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。器件可以以其他方式定向(旋转90度或在其他方位上)，并且在此使用的空间相对描述符可以同样地作出相应的解释。此外，当用“约”，“大约”等描述数字或数字范围时，该术语旨在包括在所述数字的+/-10％范围内的数字，除非另有说明。例如，术语“约5nm”包括4.5nm至5.5nm的尺寸范围。
本公开通常涉及半导体器件和制造方法。更具体地，本公开涉及提供带有凹口的栅极结构和在晶圆规模上保持带有凹口的栅极结构的轮廓均匀性的栅极制造技术。在场效应晶体管(FET)的形成中，栅极堆叠件的临界尺寸(CD)影响集成电路的许多操作参数，诸如电路的速度性能和功耗。还存在这样的问题：相邻栅极堆叠件之间的减小的CD和更近的基底距离可能加剧由在替换栅极或“后栅极”工艺期间金属材料从缺陷栅极堆叠件泄漏引起的器件短路，这称为“金属栅极突起”。“已开发出带有凹口的栅极结构，以减少金属栅极突出发生的可能性。此外，带有凹口的栅极结构减少了有效栅极堆叠件CD并且增大了从栅极堆叠件的底部到其他FET部件的距离，因此减轻了由金属栅极突出引起的可能的短路。在一些情况下，在带有凹口的栅极结构形成期间，晶圆的不同区域遭受蚀刻速率差异和整个晶圆上的CD偏差。作为实例，晶圆的边缘区域中的栅极堆叠结构有时发现在栅极堆叠件的底部处经受蚀刻，而有时发现在晶圆的中心区域中的栅极堆叠结构被过蚀刻。这可能导致电路缺陷和芯片产量下降。本公开的目的是通过在带有凹口的栅极结构形成期间将不同的蚀刻速率施加到晶圆的不同区域来保持整个晶圆上的带有凹口的栅极结构轮廓的均匀性。
图1A示出了半导体器件(或半导体结构)100的顶视图。图1B示出了沿图1的B-B线的器件100的截面图。图1C示出了沿图1A的C-C线的器件100的截面图。图1D示出了沿图1A的D-D线的器件100的截面图。
参考图1A，器件100可以是晶圆，晶圆的一部分，或其上具有制造部件的衬底。在所示实施例中，器件100是半导体晶圆(例如，硅晶圆)。晶圆通常呈现半径为r0的圆盘形状。圆盘的直径(2r0)可以在
Figure BDA0002107994890000049
Figure BDA0002107994890000048
到
Figure BDA0002107994890000047
的范围内，诸如特定实例中的
Figure BDA0002107994890000045
Figure BDA0002107994890000046
晶圆。从顶视图看，根据到器件100的中心的距离，器件100可以被划分为多个区域，诸如边缘区域和中心区域。在所示实施例中，器件100被划分为具有半径r1的中心区域I和在半径r1外的边缘区域(或周边区域)II。在进一步实施例中，r1约为r0的71％，从而导致区域I和区域II从顶视图具有基本相等的面积。
器件100可以是在集成电路(IC)的处理期间制造的中间器件，其可以包括静态随机存取存储器(SRAM)和/或逻辑电路，诸如电阻器，电容器和电感器的无源部件，以及诸如p型FET(pFET)，n型FET(nFET)，FinFET，金属氧化物半导体场效应晶体管(MOSFET)和互补金属氧化物半导体(CMOS)晶体管，双极晶体管，高压晶体管，高频晶体管，其他存储器单元及其组合的有源部件。此外，在本公开的各个实施例中提供包括晶体管，栅极堆叠件，有源区，隔离结构的各种部件和其他部件以简化和易于理解，并且不一定将实施例限制于任何类型的器件，任何数量的器件，任何数量的区域，或结构或区域的任何配置。
在所示实施例中，器件100包括衬底102，从衬底102突出的多个鳍104(包括边缘区域II中的鳍104a和中心区域I中的鳍104b)，以及设置在鳍104上方的多个栅极结构112，栅极结构112包括位于鳍104a上方的栅极堆叠件112a和位于鳍104b上方的栅极堆叠件112b。在一些实施例中，栅极结构112也称为栅极堆叠件112或栅极堆叠层112。鳍104沿X方向纵向布置，并且栅极堆叠件112沿Y方向纵向布置，Y方向通常垂直于X方向。此外，鳍104通常彼此平行，并且栅极堆叠件112通常彼此平行。栅极堆叠件112的每个部分与相应的鳍104接合以形成单独的场效应晶体管(FET)，其包括在鳍104内部并被栅极结构112覆盖的沟道区域114，例如位于边缘区域II中的沟道区域114a和位于中心区域I中的沟道区域114b。
共同参考图1B，1C和1D，器件100还可以包括在鳍104的侧壁上的介电衬垫层103，在衬底102上方以及鳍104之间的隔离结构106，位于栅极堆叠件112的侧壁上的栅极间隔件160，和层间介电(ILD)层166。每个栅极堆叠件112包括高k介电层108和位于高k介电层108上方的导电层110。导电层110包括一层或多层金属材料。因此，每个栅极堆叠件112也称为高k金属栅极(或HK MG)112。栅极堆叠件112还可以包括在高k介电层108下面的界面层(未示出)。每个栅极堆叠件112设置在相应的鳍104的顶面170上方并覆盖其侧壁。栅极堆叠件112的底部也位于隔离结构106之上。
参见图1C，栅极堆叠件112具有在鳍104的顶面170上方的部分，表示为上部116-1，以及在鳍104的顶面170下方的部分，表示为下部116-2。在一些实施例中，上部116-1也称为顶部116-1，下部116-2也称为底部116-2。鳍104的顶面170的位置在图1C中为了清楚地比较用虚线标出。顶部116-1具有顶部宽度w0和底部宽度w1。在各个实施例中，顶部宽度w0大于或至少等于底部宽度w1。在所示实施例中，顶部116-1具有基本垂直的侧壁；因此，宽度w0和w1大约相同，介于从约16nm到约240nm的范围内，诸如约145nm。相反，下部116-2具有向内倾斜的侧壁。在一些实施例中，倾斜侧壁和隔离结构106的顶面(以及衬底102的顶面)形成范围从约45度到约85度的角度θ，例如约80度。在一些实施例中，顶部116-1的高度h0在约20nm至约500nm的范围内。在一些实施例中，底部116-2具有高度h1，高度h1小于h0(h1<h0)。在所示实施例中，h1小于50nm。顶部116-1的底部宽度w1也是底部116-2的顶部宽度。底部116-2的中间宽度w2在h1的一半高度(h1/2)处测量。在各个实施例中，w2小于w1约0.1nm至约15nm。底部116-2的底部宽度w3进一步收缩，例如小于w1约0.1nm至约30nm。在一个具体实例中，w0和w1均为约145nm，w2为约141nm(比w1小约4nm)，并且w3为约137nm(比w1小约8nm)。在另一个实例中，w3是w1的约10％至约100％。栅极堆叠件112在下部116-2中具有比在上部116-1中更小的有效CD。倾斜的侧壁围绕栅极堆叠件112的凹口部分。在所示实施例中，栅极堆叠件112的侧壁在鳍104的顶面170的大约相同高度处开始向内开槽。而在一些其他实施例中，栅极堆叠件112的侧壁在鳍104的顶面170之上或之下开始向内开槽。有时发现下部116-2的底部宽度w3在整个晶圆上有很大的变化。例如，边缘区域II中的底部宽度w3'可以与中心区域I中的底部宽度w3相等，或比中心区域I中的底部宽度w3大高达约50％。在一些实例中，在边缘区域II中，底部宽度w3'可以甚至大于在高度h1处测量的宽度w1，在这种情况下，金属栅极突起将相对更容易发生。稍后将进一步详细讨论的带有凹口的栅极结构的制造方法可以有效地保持晶圆的不同区域上的底部宽度w3的均匀性。
共同参考图1B，1C和1D，下面进一步描述器件100的组件。在本实施例中，衬底102是硅衬底。或者，衬底102可以包括另一种元素半导体，诸如锗；化合物半导体，包括碳化硅，氮化镓，砷化镓，磷化镓，磷化铟，砷化铟和锑化铟；合金半导体，包括硅锗，磷砷化镓，磷化铝铟，砷化铝镓，砷化镓铟，磷化镓铟和磷砷化镓铟；或其组合。在另一实施例中，衬底102包括氧化铟锡(ITO)玻璃。
鳍104可以包括一种或多种半导体材料，例如硅，锗，碳化硅，砷化镓，磷化镓，磷化铟，砷化铟，锑化铟，硅锗，磷化镓砷，磷化铝铟，铝镓砷，砷化镓铟，磷化镓铟和磷砷化镓铟。在一个实施例中，鳍104可以包括交替堆叠的两种不同的半导体材料的层，例如交替堆叠的硅和硅锗层。鳍104可以另外包括用于改善器件100的性能的掺杂剂。例如，鳍104可以包括诸如磷或砷的n型掺杂剂，或诸如硼或铟的p型掺杂剂。
衬垫层103可以包括氮化硅(例如，Si3N4)，并且可以使用诸如低压CVD(LPCVD)或等离子体增强CVD(PECVD)的化学气相沉积(CVD)，原子层沉积(ALD)或其他合适的方法沉积。
隔离结构106可包括氧化硅，氮化硅，氮氧化硅，氟掺杂的硅酸盐玻璃(FSG)，低k介电材料和/或其他合适的绝缘材料。隔离结构106可以是浅沟槽隔离(STI)部件。可以使用CVD(例如可流动CVD)或其他合适的方法来沉积隔离结构106。
高k介电层108可包括一种或多种高k介电材料(或一层或多层高k介电材料)，诸如氧化铪硅(HfSiO)，氧化铪(HfO2)，氧化铝(Al2O3)，氧化锆(ZrO2)，氧化镧(La2O3)，氧化钛(TiO2)，氧化钇(Y2O3)，钛酸锶(SrTiO3)或它们的组合。可以使用CVD，ALD和/或其他合适的方法来沉积高k介电层108。
导电层110包括一个或多个金属层，诸如功函金属层，导电阻挡层和金属填充层。取决于器件的类型(PFET或NFET)，功函金属层可以是p型或n型功函数层。p型功函数层包括具有足够大的有效功函数的金属，其选自但不限于氮化钛(TiN)，氮化钽(TaN)，钌(Ru)，钼(Mo)，钨(W)，铂(Pt)或其组合。n型功函数层包括具有足够低的有效功函数的金属，选自但不限于钛(Ti)，铝(Al)，碳化钽(TaC)，碳氮化钽(TaCN)，氮化钽硅(TaSiN)，氮化钛硅(TiSiN)或其组合。金属填充层可包括铝(Al)，钨(W)，钴(Co)和/或其他合适的材料。可以使用诸如CVD，PVD，电镀和/或其他合适工艺的方法来沉积导电层110。
栅极间隔件160可以包括介电材料，例如氧化硅，氮化硅，氮氧化硅，碳化硅，其他介电材料或其组合，并且可以包括一层或多层材料。可以使用CVD，ALD和/或其他合适的方法来沉积栅极间隔件160。
ILD层166可以包括原硅酸四乙酯(TEOS)氧化物，未掺杂的硅酸盐玻璃，或掺杂的氧化硅，诸如硼磷硅酸盐玻璃(BPSG)，熔融石英玻璃(FSG)，磷硅酸盐玻璃(PSG)，硼掺杂的硅玻璃(BSG)和/或其他合适的介电材料。ILD层166可以通过PECVD(等离子体增强CVD)，FCVD(可流动CVD)或其他合适的方法形成。
器件100还包括设置在鳍104上方的源极/漏极(S/D)部件162。通常，S/D部件162在它们各自的S/D区域中设置在每个鳍104上。在一个实施例中，设置在鳍104a上的S/D部件162包括p型掺杂的硅锗，设置在鳍104b上的S/D部件162包括n型掺杂的硅。
器件100还包括一个或多个介电层，例如保护介电层168，其可包括用于保护ILD层166的氮化物(例如氮化硅)，以及设置在S/D部件162上方的接触蚀刻停止层(CESL)164。CESL164也可以设置在隔离结构106上方。CESL164可以包括氮化硅，氮氧化硅，具有氧(O)或碳(C)元素的氮化硅，和/或其他材料；并且可以通过CVD，PVD，ALD或其他合适的方法形成。
图2A和2B示出了根据实施例的用于形成器件100的方法200的流程图。方法200仅是实例，并且不旨在将本公开限制为超出权利要求中明确记载的内容。可以在方法200之前，期间和之后提供附加操作，并且可以替换，消除或移动所描述的一些操作以用于该方法的其他实施例。下面结合图3-16B描述方法200。图3-10B和12A-16B示出了根据方法200的制造步骤期间半导体器件100的各种截面图。图3-9示出了沿图1A的D-D线的器件100的截面图。图10A，12A，13A，14A，15A和16A示出了沿图1A的B-B线的器件100的截面视图。图10B，12B，13B，14B，15B和16B示出了沿图1A的C-C线的器件100的截面视图。图11A和11B示出了适用于方法200的某些操作的各种示例性等离子体处理室。
在操作202，方法200(图2A)提供或被提供为具有衬底102的器件结构100，例如图3中所示。上面已经参考图1A-1D讨论了用于衬底102的各种材料。在各个实施例中，衬底102是晶圆，例如硅晶圆，并且可以在其上部包括一个或多个外延生长的半导体层。操作202还包括在衬底102上方形成图案化掩模101。可以使用一个或多个光刻工艺形成图案化掩模101，包括双重图案化或多重图案化工艺。通常，双重图案化或多重图案化工艺组合光刻和自对准工艺，允许创建具有例如比使用单个直接光刻工艺可获得的间距更小的间距的图案。例如，在一个实施例中，在衬底102上形成牺牲层并使用光刻工艺图案化牺牲层。使用自对准工艺在图案化的牺牲层旁边形成间隔件。然后去除牺牲层，并且剩余的间隔件或芯轴成为图案化掩模101。在各个实施例中，图案化掩模101可以包括氧化硅，氮化硅，光刻胶或其他合适的材料。
操作202还包括使用图案化掩模101作为蚀刻掩模来蚀刻衬底102，从而形成鳍104，例如图4中所示。之后移除图案化掩模101。蚀刻工艺可包括干蚀刻，湿蚀刻，反应离子蚀刻(RIE)和/或其他合适的工艺。例如，干蚀刻工艺可以使用含氧气体、含氟气体(例如，CF4，SF6，CH2F2，CHF3和/或C2F6)，含氯气体(例如，Cl2，CHCl3，CCl4和/或BCl3)，含溴气体(例如HBr和/或CHBr3)，含碘气体，其他合适的气体和/或等离子体，和/或它们的组合实施。例如，湿蚀刻工艺可包括在稀释的氢氟酸(DHF)；氢氧化钾(KOH)溶液；氨；含有氢氟酸(HF)、硝酸(HNO3)和/或乙酸(CH3COOH)的溶液；或其他合适的湿蚀刻剂中蚀刻。
在操作204中，方法200(图2A)在鳍104的侧壁上方形成衬垫层103。在所示实施例中，衬垫层103沉积在鳍104的顶部和侧壁上方并且在衬底102的顶面上方，例如图5所示。为了进一步说明实施例，衬垫层103包括氮化硅(例如，Si3N4)，并且可以使用LPCVD，PECVD，ALD或其他合适的方法来沉积。衬垫层103可以沉积至1至5nm的厚度，例如3nm。操作204可以任选地进一步包括将各向异性蚀刻工艺应用于衬垫层103。各向异性蚀刻工艺被设计为选择性地蚀刻衬垫层103但不蚀刻衬底102。操作210可以从衬底102的顶面103去除衬垫层的部分，从而在鳍104(未示出)之间暴露衬底102。由于高度定向蚀刻，在鳍104的侧壁上的衬垫层103的部分保持基本上未被蚀刻。此外，鳍104的顶面可以暴露或不暴露于该各向异性蚀刻工艺。在衬垫层103包括氮化硅的实施例中，操作204可以采用具有含氟气体(例如CF4，NF3或SF6)的远程O2/N2放电，并且可以另外包括氢气(H2)或CH4。可以选择性地蚀刻衬垫层103的各种其他方法是可能的。
在操作206中，方法200(图2A)在衬垫层103上方形成隔离结构106并填充鳍104之间的空间，如图6所示。操作206可以包括各种工艺，诸如沉积(例如，FCVD)，退火，化学机械平坦化(CMP)和回蚀刻。例如，操作206可以在衬底102上方沉积可流动介电材料并填充鳍104之间的空间。在一些实施例中，可流动介电材料的沉积包括引入反应以形成可流动介电材料的含硅化合物和含氧化合物，从而填充间隙。用于隔离结构106的材料可包括未掺杂的硅酸盐玻璃(USG)，氟掺杂的硅酸盐玻璃(FSG)，磷硅酸盐玻璃(PSG)，硼磷硅酸盐玻璃(BPSG)或其他合适的绝缘材料。随后，操作214用一些退火工艺处理可流动材料，以将可流动介电材料转换成固体介电材料。退火工艺可包括温度范围介于400-550℃之间的干退火或湿退火。此后，操作206执行一个或多个CMP工艺和/或回蚀刻工艺以使隔离结构106凹进。
在操作208，方法200(图2A)使隔离结构106和衬垫层103凹进，以暴露鳍104的上部，如图7中所示。在各个实施例中，操作208可采用一个或多个湿蚀刻，干蚀刻，反应离子蚀刻或其他合适的蚀刻方法。例如，隔离结构106和衬垫层103可以在单个蚀刻工艺中凹进。在替代实施例中，使用第一蚀刻工艺使隔离结构106凹进，并且随后使用第二蚀刻工艺使衬垫层103凹进。
在操作210，方法200(图2A)在鳍104上方形成栅极堆叠层112并填充鳍104之间的空间，例如图8中所示。随后将栅极堆叠层112图案化以形成栅极堆叠件，其将用于限定和形成源极/漏极区域。在所示实施例中，将从栅极堆叠层112图案化的栅极堆叠件是伪栅极堆叠件，并且将在后栅极工艺中由最终栅极堆叠件代替。在一些实施例中，将从栅极堆叠层112图案化的栅极堆叠件是最终栅极堆叠件，例如，在先栅极工艺中。
在一些实施例中，栅极堆叠层112包括伪栅极介电层和伪栅电极层。伪栅极介电层形成在暴露的鳍104上方。伪栅极介电层可以通过热氧化，CVD，溅射或本领域已知和用于形成伪栅极介电层的任何其他方法形成。在一个实施例中，伪栅极介电层由与隔离结构106相同的材料形成。在其他实施例中，伪栅极介电层可以由一种或多种合适的介电材料制成，例如氧化硅(例如，SiO2)，氮化硅(例如，Si3N4)，氮氧化硅(例如，SiON)，低k电介质(例如碳掺杂的氧化物)，极低k电介质(例如多孔碳掺杂的二氧化硅)，聚合物(例如聚酰亚胺等)或其组合。在其他实施例中，伪栅极介电层包括具有高介电常数(k值)的介电材料，例如，大于3.9。材料可包括金属氧化物，诸如HfO2，HfZrOx，HfSiOx，HfTiOx，HfAlOx，TiN等，或其组合。随后，在伪栅极介电层上方形成伪栅电极层。在一些实施例中，伪栅电极层是导电材料并且可以选自包括多晶硅(多晶-Si)，多晶硅锗(多晶-SiGe)，氮化硅(例如，Si3N4)，金属氮化物，金属硅化物和金属氧化物的组。在一个实施例中，可以通过PVD，CVD，溅射沉积或本领域已知和用于沉积导电材料的其他技术来沉积伪栅电极层。伪栅电极层的顶面通常具有非平坦顶面，并且可以在沉积之后在一个或多个CMP工艺中平坦化。
在操作212中，方法200(图2A)在栅极堆叠层112上方形成硬掩模层120。硬掩模层120可以包括一个或多个图案化层，诸如第一硬掩模层122和第二硬掩模层124，例如图9中所示。每个硬掩模层122和124可以包括一层或多层介电材料，诸如氧化硅，氮化硅和/或氮氧化硅。例如，第一硬掩模层122可以是氧化物层(例如，氧化硅)，并且第二硬掩模层124可以是氮化物层(例如，氮化硅)。可以通过诸如CVD或其他合适方法的工艺来沉积第一硬掩模层122和第二硬掩模层124。第一硬掩模层122可以具有从大约
Figure BDA0002107994890000111
到大约
Figure BDA0002107994890000112
的厚度，第二硬掩模层124可以具有从大约
Figure BDA0002107994890000114
到大约
Figure BDA0002107994890000113
的厚度。
操作212还包括通过光刻和蚀刻工艺图案化硬掩模层120，例如图10A和10B中所示，图10A和10B分别示出了沿图1A的B-B线和C-C线切割的器件100的截面图。光刻和蚀刻工艺可以首先图案化第二硬掩模层124，然后使用图案化的第二硬掩模层124作为蚀刻掩模来图案化第一硬掩模层122。示例性光刻工艺可以包括在第二硬掩模层124上形成光刻胶(未示出)。在器件100上执行光刻曝光，其将光刻胶的所选区域暴露于辐射。曝光导致在光刻胶的曝光区域中发生化学反应。曝光后，将显影剂施加到光刻胶上。在正性光刻胶显影工艺的情况下，显影剂溶解或以其它方式除去曝光区域，或者在负性光刻胶显影工艺的情况下，显影剂溶解或除去未曝光区域。合适的正性显影剂包括TMAH(四甲基氢氧化铵)，KOH和NaOH，合适的负性显影剂包括溶剂，诸如乙酸正丁酯，乙醇，己烷，苯和甲苯。在显影光刻胶之后，可以通过蚀刻工艺去除第二硬掩模层124的暴露部分，诸如湿蚀刻，干蚀刻，反应离子蚀刻(RIE)，灰化和/或其他蚀刻方法。随后，通过选择性地蚀刻穿过图案化的第二硬掩模层124中的开口，将在蚀刻的第二硬掩模层124中形成的图案转印到第一硬掩模层122，从而产生图案化的硬掩模层122。图案化的硬掩模层图122和124一起表示为图案化的硬掩模120。在蚀刻之后，可以去除光刻胶。
在操作214中，方法200(图2B)使用图案化的硬掩模120作为蚀刻掩模来图案化栅极堆叠件112。在一个实施例中，操作214包括首先图案化包括伪栅电极层和伪栅极介电层的栅极堆叠层112的各个层，以形成具有基本垂直侧壁的栅极堆叠件，并且随后横向蚀刻栅极堆叠件的底部部分，以形成凹口基底。在特定实施例中，操作214使用干蚀刻工艺，诸如等离子蚀刻，反应离子蚀刻(RIE)或其他合适的各向异性蚀刻方法。相对而言，实施干蚀刻工艺的优点主要是由于其控制等离子体的简单性及其产生比其他工艺(例如湿蚀刻方法)更可重复的结果。在干蚀刻工艺期间可以改变或修改许多等离子体参数，诸如气体压力，化学性质和源/偏置功率，以微调所得到的栅极堆叠件侧壁轮廓。
根据本公开的各个实施例的适合于操作214的示例性等离子体处理室(或等离子体蚀刻反应器)300在图11A中示出。等离子体蚀刻反应室300包括真空室310。真空室310经由通道322与真空源320流体连通。真空源320可包括一个或多个真空泵。真空源320可操作以将真空室310的内部保持在合适的低压(例如，低于100毫托)。等离子体蚀刻反应器300还包括用于保持器件100的卡盘330。如上所述，器件100可以分成多个区域，诸如中心区域I和围绕中心区域I的边缘区域II。在一些实施例中。卡盘330是悬臂式静电卡盘，器件100通过静电夹具，机械夹具或其他夹紧机构定位在卡盘330上。卡盘330是导电的并且电耦合到偏置电压源332。等离子体蚀刻反应器300还包括电介质顶盖334，其上安装有多个电极336。电介质顶盖334和电极336还可以通过绝缘元件340与真空室310的侧部和底部绝缘。电极336，例如天线或平面线圈，由合适的射频(RF)功率源338供电以将RF能量传输到真空室310中。与来自偏置电压源332的偏置相结合，RF能量能够将真空室310内的蚀刻剂气体转换成等离子体。
代替使用气体环或气体喷头将蚀刻剂气体供应到腔室中，等离子体蚀刻反应器300还包括多个气体注射器342，其穿过卡盘330上方的空间，诸如中心气体注射器342a和外围气体注射器342b。气体注射器342提供蚀刻剂气体以在真空室310内产生等离子体。在一些实施例中，蚀刻剂气体是惰性气体，诸如氩气。在一些其他实施例中，蚀刻剂气体可以是惰性气体，氧气，氮气，CF4，Cl2，HBr和/或其组合。每个气体注射器342可包括一个或多个能够向下或以倾斜角度喷射气体的喷嘴。此外，每个气体注射器342可单独操作以调节蚀刻剂流量或完全切断与真空室310的流体连通，诸如通过调节与相应的气体注射器相关联的阀。通过将不同的蚀刻剂流量设置应用于气体注射器342，直接在器件100的不同区域上方的蚀刻剂流量(或蚀刻剂浓度)可以变化。例如，相比于中心气体注射器342a，通过设定到外围气体注射器342b的更高的蚀刻剂流量，边缘区域II之上的蚀刻剂浓度可以比中心区域I高约5％至约20％。在具体的实例中，边缘区域II和中心区域I的蚀刻剂浓度比率为约53％：47％。边缘区域中较高的蚀刻剂浓度补偿了远离中心区域的蚀刻剂的相对较弱的蚀刻能力，导致在边缘和中心区域中有效的相同蚀刻速率。因此，发现引入蚀刻剂浓度区域变化而不是保持恒定的蚀刻剂浓度在减小晶圆规模的中心到边缘蚀刻偏差和CD偏差是有效的。在各种其他实施例中，等离子体蚀刻反应器300能够在多于两个区域上设置蚀刻剂浓度变化，例如在包括器件100的边缘区域，中间(middle)区域和中心区域的三个区域上方的梯度。
如图11B中所示的等离子体蚀刻反应器300'类似于图11A所示的等离子体蚀刻反应器。因此，在图11B中重复图11A中的附图标记以示出相同或相似的部件。此外，为简单起见，通过参考图11A中的等离子体蚀刻反应器300的描述，缩写或省略了对相同或相似部件的一些描述。等离子体蚀刻反应器300'具有多个电极组336，诸如中心电极组336a，其电耦合到第一RF功率源338a，以及边缘电极组336b，其电耦合到第二RF功率源338b。RF功率源338a和338b分别将不同强度的RF能量耦合到中心电极组和边缘电极组。因此，RF场强在器件100的不同区域之上变化。例如，第二RF功率源338b可以产生比第一RF功率源338a大得多的RF功率，导致在边缘区域II之上的RF场强于在中心区域I上方的RF场，这增强了蚀刻剂的蚀刻能力。在其他实施例中，气体注射器342与RF功率源338一起调整以增强目标区域中的蚀刻剂的蚀刻能力。
返回参考图2B，方法200在操作214中可以包括操作214a，214b和214c，其在下面进一步讨论。在操作214a中，方法200使用图案化硬掩模120作为蚀刻掩模，各向异性地蚀刻栅极堆叠层112的顶部，诸如图12A和12B所示。蚀刻工艺可使栅极堆叠层112的顶面以约1nm至约20nm的距离h凹进。蚀刻工艺可以是在等离子体蚀刻反应器内执行的干蚀刻工艺，类似于上面图11A和11B中所示的那些。干蚀刻工艺包括使用一种或多种蚀刻剂或蚀刻剂的混合物。例如，蚀刻剂130可具有氯，氟，氩，溴，氢，碳或其组合的原子。例如，蚀刻剂130可以是含有CF4和Cl2的混合物的等离子体(即CF4/Cl2等离子体)。在进一步的实例中，以介于0至约500sccm之间的CF4/Cl2的流量、0至约60mtorr之间的气压、0至约1000W之间的RF功率和0至约200V之间的偏压施加蚀刻工艺。在一个实施例中，在操作214a中，设置气体注射器342以在整个器件100的不同区域上保持基本恒定的蚀刻剂流量。在又一个实施例中，操作214a是可选的并且可以被跳过。
在操作214b中，方法200(图2B)继续各向异性地蚀刻栅极堆叠层112的中间部分和底部部分以形成栅极堆叠件，诸如图13A和13B中所示。蚀刻工艺使用在先前操作214a中形成的图案化的栅极堆叠层112的顶部部分和图案化的硬掩模120共同作为蚀刻掩模，产生多个栅极堆叠件，诸如栅极堆叠件112a和112b。蚀刻工艺是选择性蚀刻，其基本上不损坏鳍104的顶面170和隔离结构106的顶面。操作214b可以包括具有蚀刻剂132的干蚀刻工艺，蚀刻剂132具有氯，氟，溴，氧，氢，碳或其组合的原子。例如，蚀刻剂132可以具有Cl2，O2，含碳和氟的气体，含溴和氟的气体以及含碳氢和氟的气体的气体混合物。具体地，蚀刻剂132包括至少一种能够钝化栅极堆叠件112a和112b的暴露侧壁的气体，诸如O2或O2和N2的混合物。在一个实施例中，在蚀刻工艺期间轰击掉的含硅颗粒可以与钝化气体反应以产生包含部分沉积在栅极堆叠件112a和112b的侧壁上的含有氧化硅或氮化硅的颗粒并形成钝化层128。钝化层128保护栅极堆叠件的侧壁不被蚀刻剂132进一步蚀刻。钝化层128可以具有比上部薄的下部，因为其上部比其下部在更长的时间内暴露于氧化物和/或氮化物颗粒。在一个实例中，蚀刻剂132包括O2，并且钝化层128包括氧化硅。在另一实例中，蚀刻剂132包括NH3，并且钝化层128包括氮化硅。在又一个实例中，蚀刻剂132包括O2和N2，并且钝化层128包括氮氧化硅。在一个具体实施例中，蚀刻剂132是含有Cl2，O2，CF4，BCl3和CHF3的混合物的等离子体。在另一个实施例中，蚀刻剂132是含有HBr和O2的混合物(即HBr/O2等离子体)的等离子体。蚀刻工艺可以在等离子体蚀刻反应器内部进行，类似于上面图11A和11B中所示的那些，其他参数诸如HBr流量小于约500sccm，气压小于约60毫托，RF功率小于约1000W，偏压小于约200V。操作214b可以与操作214a原位位于同一等离子体蚀刻反应器中。在一个实施例中，在操作214b中，设置气体注射器342以在整个器件100的不同区域上保持基本恒定的蚀刻剂流量。
在操作214c中，方法200(图2B)蚀刻栅极堆叠件112a和112b的底部部分，产生具有凹口的栅极轮廓，诸如图14A和14B中所示。操作214c可以包括在等离子体蚀刻反应器内执行的干蚀刻工艺，类似于上面11A和11B所示中所示的那些，但是在比操作214b处于更强的偏置电压，更高的RF功率和/或更高的气压下，其调节蚀刻剂以表现出更强的横向蚀刻能力。蚀刻工艺也是选择性蚀刻，其基本上不损坏鳍104的顶面170和隔离结构106的顶面。操作214c可以施加具有氯、氟、溴、氢、碳或其组合的原子的蚀刻剂134。在一个实施例中，蚀刻剂134与操作214b中使用的蚀刻剂132相同但没有钝化气体。在进一步的实施例中，蚀刻剂134是含有HBr的等离子体(即HBr等离子体)，但不含O2，N2或NH3。操作214c可以与操作214a和214b原位位于同一等离子体蚀刻反应器中，其他参数诸如HBr流量在约500和约1000sccm之间，气压在约60和约90毫托之间，RF功率在约1000W和约2000W之间，偏压在约200V和约500V之间。蚀刻剂134具有朝向覆盖栅极堆叠件112a和112b的侧壁的钝化层128的特定的横向蚀刻速率。由于其相对较薄的厚度，钝化层128的底部相比于其顶部被蚀刻剂134更早地去除，因此暴露出栅极堆叠件112a和112b的底部侧壁，同时顶部侧壁仍然被覆盖。蚀刻剂134随后横向蚀刻暴露的底部侧壁并形成带有凹口的栅极结构轮廓。剩余的钝化层128保护侧壁的顶部免受蚀刻。在一些实施例中，带凹口的侧壁可以呈现曲率表面轮廓，如虚线140所示。上面已经参考图1A-1D讨论了带有凹口的栅极堆叠件轮廓的尺寸。
如果在操作214c处将气体注射器342设定为在整个器件100的不同区域上保持基本恒定的蚀刻剂流量，则栅极堆叠件的底部宽度w3可在晶圆上具有大的变化。例如，边缘区域II中的底部宽度w3'可以比中心区域I中的底部宽度w3大约2％至约30％。在所示实施例中，通过将不同的蚀刻剂流量设置应用于气体注射器342，器件100的不同区域之上的蚀刻剂流量(或蚀刻剂浓度)变得不同。例如，衬底100的边缘区域II之上的蚀刻剂浓度可以保持在比中心区域I高约5％至约20％的水平。在特定实例中，对于具有从顶视图具有基本相等的面积的中心区域I和边缘区域II的晶圆，具有750sccm的总流量的HBR等离子体被引导通过气体注射器342，具有约53％的流量(约427.5sccm)被引导朝向边缘区域II并且约47％的流量(约322.5sccm)引导朝向中心区域I。该蚀刻剂浓度区域变化有助于减轻晶圆规模的中心至边缘蚀刻偏差并且保持凹口形成期间在整个晶圆上的不同区域中的栅极堆叠件的底部部分的基本相同的蚀刻速率。结果，底部宽度w3和w3'保持基本相同。在一些实施例中，等离子体蚀刻反应器施加不同的RF功率以在边缘区域II和中心区域I之上产生不同的RF场强度，以改变相应的蚀刻剂的蚀刻速率，如上文结合图11B所讨论的。RF功率区域变化可以在操作214c单独应用或者与气体注射器342中的蚀刻剂流量设置一起应用。类似地，RF功率区域变化有助于减轻晶圆规模的中心至边缘蚀刻偏差并且保持在凹口形成期间整个晶圆上的不同区域中的栅极堆叠件的底部部分基本相同的蚀刻速率。
在操作214之后，对于位于不同区域中但应该具有基本相同的底部宽度的两个栅极堆叠件112a和112b，相应的底部宽度w3'和w3在整个晶圆上具有小于10％的最大变化Δw，一些实施例。最大变化Δw表示为
Figure BDA0002107994890000171
其中：w3'max是在边缘区域II中测量的最大w3'；
w3min是在中心区域I测量的最小w3；和
(w3'max+w3min)/2表示平均栅极堆叠件底部宽度。
在一些实施例中，底部宽度w3和w3'在整个晶圆上具有小于5％的最大变化Δw。
在操作216处，方法200(图2B)在鳍104中或上方形成各种部件，包括栅极间隔件160，源极/漏极(S/D)部件162，接触蚀刻停止层(CESL)164，层间介电(ILD)层166和保护介电层168，诸如图15A和15B中所示。操作216包括各种工艺。
在特定实施例中，操作216在栅极堆叠件112的侧壁上形成栅极间隔件160。栅极间隔件160可包括介电材料，诸如氧化硅，氮化硅，氮氧化硅，碳化硅，其他介电材料或其组合，并且可包括一层或多层材料。可以通过在隔离结构106，鳍104和伪栅极结构(未示出)上方沉积作为覆盖层的间隔件材料来形成栅极间隔件160。然后通过各向异性蚀刻工艺蚀刻间隔件材料。伪栅极结构的侧壁上的间隔件材料的部分保留并成为栅极间隔件160。
然后，操作216在鳍104上方形成S/D部件162，在S/D部件162上方形成CESL164，在CESL164上方形成ILD层166，并在ILD层166上方形成保护性介电层168。例如，操作216可以将凹槽蚀刻到与栅极间隔件160相邻的鳍104中，并且在凹槽中外延生长半导体材料。半导体材料可以升高到鳍104的顶面之上。操作216可以分别形成用于NFET和PFET器件的S/D部件162。例如，操作216可以形成S/D部件162，其具有用于NFET器件的n型掺杂的硅或用于PFET器件的p型掺杂的硅锗。此后，操作218可以在S/D部件162上方沉积CESL164和ILD层166。CESL164可以包括氮化硅，氮氧化硅，具有氧(O)或碳(C)元素的氮化硅，和/或其他材料；并且可以通过CVD，PVD，ALD或其他合适的方法形成。ILD层166可以包括原硅酸四乙酯(TEOS)氧化物，未掺杂的硅酸盐玻璃，或掺杂的氧化硅，诸如硼磷硅酸盐玻璃(BPSG)，熔融石英玻璃(FSG)，磷硅酸盐玻璃(PSG)，硼掺杂的硅玻璃(BSG)和/或其他合适的介电材料。ILD层166可以通过PECVD，FCVD或其他合适的方法形成。随后，操作218可以回蚀ILD层166并沉积保护介电层168，保护介电层168可以包括诸如氮化硅的氮化物，用于在随后的蚀刻工艺期间保护ILD层166。操作216执行一个或多个CMP工艺以平坦化器件100的顶面。
在操作218中，在替换栅极工艺中，方法200(图2B)用具有高k介电层108和导电层110的高k金属栅极堆叠件112替换伪栅极堆叠件，诸如在图16A和16B中所示。操作218开始于去除伪栅极结构以在栅极间隔件160之间形成栅极沟槽(未示出)并且在栅极沟槽中沉积高k金属栅极堆叠件112。高k金属栅极堆叠件112包括高k介电层108和导电层110。高k金属栅极堆叠件112可以进一步包括位于高k介电层108和鳍104之间的界面层(例如，二氧化硅或氮氧化硅)(未示出)。可以使用化学氧化，热氧化，ALD，CVD和/或其他合适的方法形成界面层。上面已经参考图1A-1D讨论了高k介电层108和导电层110的材料。高k介电层108可以包括一层或多层高k介电材料，并且可以使用CVD，ALD和/或其他合适的方法沉积。导电层110可以包括一个或多个功函金属层和金属填充层，并且可以使用诸如CVD，PVD，镀和/或其他合适工艺的方法来沉积。
在操作226中，方法200(图2B)执行进一步的步骤以完成器件100的制造。例如，方法200可以形成电连接S/D部件162和栅极堆叠件112的接触件和通孔，并形成连接各种晶体管的金属互连件，以形成完整的IC。
尽管不旨在限制，但是本公开的一个或多个实施例为半导体器件及其形成提供了许多益处。例如，本公开的实施例提供了带有凹口的栅极结构和栅极制造技术，其保持晶圆上的带有凹口的栅极结构的轮廓均匀性。带有凹口的栅极结构减小了有效的栅极堆叠件CD并且增大了从栅极堆叠件的基底到其他FET部件的距离，因此减轻了由金属栅极突起引起的可能的短路并且增加了晶圆边缘区域中的芯片产率。此外，该带有凹口的栅极结构的形成可以容易地集成到现有的半导体制造工艺中。
在一个示例性方面中，本公开涉及一种方法。该方法包括提供具有第一区域和第二区域的结构，第一区域包括第一沟道区域，第二区域包括第二沟道区域；在第一和第二区域上形成栅极堆叠层；图案化栅极堆叠层，从而在第一沟道区域上方形成第一栅极堆叠件，在第二沟道区域上形成第二栅极堆叠件；以及通过同时向第一和第二区域施加不同的蚀刻剂浓度，横向蚀刻第一和第二栅极堆叠件的底部，从而在第一和第二栅极堆叠件的底部形成凹口。在一些实施例中，施加不同的蚀刻剂浓度包括在等离子体处理室中的第一区域和第二区域上方对气体注射器施加不同的蚀刻剂流量设置。在一些实施例中，该结构是半导体晶圆，第二区域是半导体晶圆的中心区域，第一区域是半导体晶圆的外围区域，并且外围区域在横向蚀刻第一和第二栅极堆叠件的底部期间接收比中心区域更高的蚀刻剂浓度。在一些实施例中，在第一和第二栅极堆叠件的底部的横向蚀刻期间，外围区域比中心区域接收约5％至约20％的更高的蚀刻剂浓度。在一些实施例中，栅极堆叠层的图案化包括执行各向异性蚀刻，其在第一和第二栅极堆叠件的侧壁上形成钝化层，钝化层具有比上部薄的下部。在一些实施例中，第一和第二栅极堆叠件的底部的横向蚀刻包括去除钝化层的下部。在一些实施例中，栅极堆叠层的图案化包括施加包含HBr和O2的等离子体。在一些实施例中，第一和第二栅极堆叠件的底部的横向蚀刻包括施加包含HBr的等离子体。在一些实施例中，含有HBr的等离子体不含O2。在一些实施例中，该结构具有半导体衬底和在第一和第二区域中从半导体衬底突出的半导体鳍，并且其中第一和第二沟道区域位于半导体鳍内。在一些实施例中，第一和第二沟道区域的沟道长度为约16nm至约240nm。
在另一示例性方面中，本公开涉及一种方法。该方法包括提供具有半导体衬底和在第一区域和第二区域中从半导体衬底突出的半导体鳍的结构，在半导体鳍上方形成栅极材料层，用第一蚀刻剂蚀刻栅极材料层，从而形成第一区域中的第一栅极堆叠件和第二区域中的第二栅极堆叠件，并且用第二蚀刻剂蚀刻第一和第二栅极堆叠件，第二蚀刻剂在第一和第二区域中具有不同的浓度，从而形成具有比顶部窄的底部的第一和第二栅极堆叠件。在一些实施例中，该方法还包括用相应的第一和第二高k金属栅极堆叠件替换第一和第二栅极堆叠件。在一些实施例中，第一和第二蚀刻剂具有不同的材料组成。在一些实施例中，第一蚀刻剂是含有HBr和O2的等离子体，第二蚀刻剂是含有HBr的等离子体。在一些实施例中，栅极材料层的蚀刻包括在第一压力和第一RF功率下的第一等离子体蚀刻，并且第一和第二栅极堆叠件的蚀刻包括在第二压力和第二RF功率下的第二等离子体蚀刻。第二压力高于第一压力，第二RF功率高于第一RF功率。在一些实施例中，第二区域位于结构的中心，第一区域位于结构的边缘，并且在第一和第二栅极堆叠件的蚀刻期间，第二蚀刻剂在第二区域中比在第一区域中具有约5％至约20％的更高的浓度。在一些实施例中，栅极材料层包括多晶硅或氮化硅。
在又一示例性各个方面，本公开涉及一种半导体器件制造方法。该方法包括提供半导体晶圆；在半导体晶圆的中心区域中形成多个第一鳍，在半导体晶圆的边缘区域中形成多个第二鳍；在多个第一鳍和多个第二鳍上方形成介电层；图案化介电层，从而在多个第一鳍上形成多个第一伪栅极，和在多个第二鳍上形成多个第二伪栅极；通过向中心区域和边缘区域施加不同的蚀刻剂流量，对多个第一和多个第二伪栅极执行干蚀刻工艺，从而形成多个第一和多个第二伪栅极，其底部比顶部窄；用相应的多个第一和多个第二金属栅极代替多个第一和多个第二伪栅极，其中多个第一和多个第二金属栅极具有比顶部窄的底部。在一些实施例中，干蚀刻工艺在等离子体处理室中进行，其中多个气体注射器在中心区域和边缘区域上方具有不同的蚀刻剂流量设置。
根据本发明的一些实施例，提供了一种制造半导体器件的方法，包括：提供具有第一区域和第二区域的结构，所述第一区域包括第一沟道区域，所述第二区域包括第二沟道区域；在所述第一区域和所述第二区域上方形成栅极堆叠层；图案化所述栅极堆叠层，从而在所述第一沟道区域上方形成第一栅极堆叠件和在所述第二沟道区域上方形成第二栅极堆叠件；以及通过同时向所述第一区域和所述第二区域施加不同的蚀刻剂浓度来横向蚀刻所述第一栅极堆叠件和所述第二栅极堆叠件的底部，从而在所述第一栅极堆叠件和所述第二栅极堆叠件的底部处形成凹口。
在上述方法中，施加不同的蚀刻剂浓度包括对位于等离子体处理室中的所述第一区域和所述第二区域上方的气体注射器施加不同的蚀刻剂流量设置。
在上述方法中，所述结构是半导体晶圆；所述第二区域是半导体晶圆的中心区域，和所述第一区域是半导体晶圆的外围区域；和在所述第一栅极堆叠件和所述第二栅极堆叠件的底部的横向蚀刻期间，所述外围区域接收比所述中心区域更高的蚀刻剂浓度。
在上述方法中，在所述第一栅极堆叠件和所述第二栅极堆叠件的底部的横向蚀刻期间，所述外围区域比所述中心区域接收5％至20％的更高的蚀刻剂浓度。
在上述方法中，所述栅极堆叠层的图案化包括执行各向异性蚀刻，所述各向异性蚀刻在所述第一栅极堆叠件和所述第二栅极堆叠件的侧壁上形成钝化层，所述钝化层具有比上部更薄的下部。
在上述方法中，所述第一栅极堆叠件和所述第二栅极堆叠件的底部的横向蚀刻包括去除所述钝化层的下部。
在上述方法中，所述栅极堆叠层的图案化包括施加包含HBr和O2的等离子体。
在上述方法中，所述第一栅极堆叠件和所述第二栅极堆叠件的底部的横向蚀刻包括施加含HBr的等离子体。
在上述方法中，所述含HBr的等离子体不含O2。
在上述方法中，所述结构具有半导体衬底和在所述第一区域和所述第二区域中从所述半导体衬底突出的半导体鳍，并且其中所述第一沟道区域和所述第二沟道区域位于所述半导体鳍内。
在上述方法中，所述第一沟道区域和所述第二沟道区域的沟道长度范围为16nm至240nm。
根据本发明的另一些实施例，还提供了一种制造半导体器件的方法，包括：提供一种结构，所述结构具有半导体衬底和在第一区域和第二区域中从所述半导体衬底突出的半导体鳍；在所述半导体鳍上方形成栅极材料层；用第一蚀刻剂蚀刻所述栅极材料层，从而在所述第一区域中形成第一栅极堆叠件和在所述第二区域中形成第二栅极堆叠件；以及用第二蚀刻剂蚀刻所述第一栅极堆叠件和所述第二栅极堆叠件，所述第二蚀刻剂在所述第一区域和所述第二区域中具有不同的浓度，从而形成具有比顶部更窄的底部的所述第一栅极堆叠件和所述第二栅极堆叠件。
在上述方法中，还包括：用相应的第一高k金属栅极堆叠件和第二高k金属栅极堆叠件替换所述第一栅极堆叠件和所述第二栅极堆叠件。
在上述方法中，所述第一蚀刻剂和所述第二蚀刻剂具有不同的材料组成。
在上述方法中，所述第一蚀刻剂是含有HBr和O2的等离子体，并且所述第二蚀刻剂是含有HBr的等离子体。
在上述方法中，所述栅极材料层的蚀刻包括在第一压力和第一RF功率下的第一等离子体蚀刻；和所述第一栅极堆叠件和所述第二栅极堆叠件的蚀刻包括在第二压力和第二RF功率下的第二等离子体蚀刻，其中，所述第二压力高于所述第一压力并且所述第二RF功率高于所述第一RF功率。
在上述方法中，所述第二区域位于所述结构的中心，并且所述第一区域位于所述结构的边缘；和在所述第一栅极堆叠件和所述第二栅极堆叠件的蚀刻期间，所述第二蚀刻剂在所述第一区域中的浓度比在所述第二区域中的浓度高5％至20％。
在上述方法中，所述栅极材料层包括多晶硅或氮化硅。
根据本发明的另一些实施例，还提供了一种制造半导体器件的方法，包括：提供半导体晶圆；在半导体晶圆的中心区域中形成多个第一鳍和在所述半导体晶圆的边缘区域中形成多个第二鳍；在所述多个第一鳍和所述多个第二鳍上方形成介电层；图案化所述介电层，从而在所述多个第一鳍上形成多个第一伪栅极和在所述多个第二鳍上形成多个第二伪栅极；通过向所述中心区域和所述边缘区域施加不同的蚀刻剂流量，对所述多个第一伪栅极和所述多个第二伪栅极执行干蚀刻工艺，从而形成具有比顶部更窄的底部的所述多个第一伪栅极和所述多个第二伪栅极；以及用相应的多个第一金属栅极和多个第二金属栅极代替所述多个第一伪栅极和所述多个第二伪栅极，其中，所述多个第一金属栅极和所述多个第二金属栅极具有比顶部更窄的底部。
在上述方法中，在具有多个气体注射器的等离子体处理室中实施所述干蚀刻工艺，所述气体注射器在所述中心区域和所述边缘区域上方具有不同的蚀刻剂流量设置。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。

Claims (20)

1.一种制造半导体器件的方法，包括：
提供具有第一区域和第二区域的结构，所述第一区域包括第一沟道区域，所述第二区域包括第二沟道区域；
在所述第一区域和所述第二区域上方形成栅极堆叠层；
图案化所述栅极堆叠层，从而在所述第一沟道区域上方形成第一栅极堆叠件和在所述第二沟道区域上方形成第二栅极堆叠件，其中，所述栅极堆叠层的图案化包括执行各向异性蚀刻，所述各向异性蚀刻在所述第一栅极堆叠件和所述第二栅极堆叠件的侧壁上形成钝化层，所述钝化层具有比上部更薄的下部；以及
通过同时向所述第一区域和所述第二区域施加不同的蚀刻剂浓度来横向蚀刻所述第一栅极堆叠件和所述第二栅极堆叠件的底部，从而在所述第一栅极堆叠件和所述第二栅极堆叠件的底部处形成凹口。
2.根据权利要求1所述的方法，其中，施加不同的蚀刻剂浓度包括对位于等离子体处理室中的所述第一区域和所述第二区域上方的气体注射器施加不同的蚀刻剂流量设置。
3.根据权利要求1所述的方法，其中：
所述结构是半导体晶圆；
所述第二区域是半导体晶圆的中心区域，和所述第一区域是半导体晶圆的外围区域；和
在所述第一栅极堆叠件和所述第二栅极堆叠件的底部的横向蚀刻期间，所述外围区域接收比所述中心区域更高的蚀刻剂浓度。
4.根据权利要求3所述的方法，其中，在所述第一栅极堆叠件和所述第二栅极堆叠件的底部的横向蚀刻期间，所述外围区域比所述中心区域接收5％至20％的更高的蚀刻剂浓度。
5.根据权利要求1所述的方法，还包括：
用相应的第一高k金属栅极堆叠件和第二高k金属栅极堆叠件替换所述第一栅极堆叠件和所述第二栅极堆叠件。
6.根据权利要求1所述的方法，其中，所述第一栅极堆叠件和所述第二栅极堆叠件的底部的横向蚀刻包括去除所述钝化层的下部。
7.根据权利要求1所述的方法，其中，所述栅极堆叠层的图案化包括施加包含HBr和O2的等离子体。
8.根据权利要求1所述的方法，其中，所述第一栅极堆叠件和所述第二栅极堆叠件的底部的横向蚀刻包括施加含HBr的等离子体。
9.根据权利要求8所述的方法，其中，所述含HBr的等离子体不含O2。
10.根据权利要求1所述的方法，其中，所述结构具有半导体衬底和在所述第一区域和所述第二区域中从所述半导体衬底突出的半导体鳍，并且其中所述第一沟道区域和所述第二沟道区域位于所述半导体鳍内。
11.根据权利要求1所述的方法，其中，所述第一沟道区域和所述第二沟道区域的沟道长度范围为16nm至240nm。
12.一种制造半导体器件的方法，包括：
提供一种结构，所述结构具有半导体衬底和在第一区域和第二区域中从所述半导体衬底突出的半导体鳍；
在所述半导体鳍上方形成栅极材料层；
用第一蚀刻剂蚀刻所述栅极材料层，从而在所述第一区域中形成第一栅极堆叠件和在所述第二区域中形成第二栅极堆叠件；以及
用第二蚀刻剂蚀刻所述第一栅极堆叠件和所述第二栅极堆叠件，所述第二蚀刻剂在所述第一区域和所述第二区域中具有不同的浓度，从而形成具有比顶部更窄的底部的所述第一栅极堆叠件和所述第二栅极堆叠件。
13.根据权利要求12所述的方法，还包括：
用相应的第一高k金属栅极堆叠件和第二高k金属栅极堆叠件替换所述第一栅极堆叠件和所述第二栅极堆叠件。
14.根据权利要求12所述的方法，其中，所述第一蚀刻剂和所述第二蚀刻剂具有不同的材料组成。
15.根据权利要求14所述的方法，其中，所述第一蚀刻剂是含有HBr和O2的等离子体，并且所述第二蚀刻剂是含有HBr的等离子体。
16.根据权利要求12所述的方法，其中：
所述栅极材料层的蚀刻包括在第一压力和第一RF功率下的第一等离子体蚀刻；和
所述第一栅极堆叠件和所述第二栅极堆叠件的蚀刻包括在第二压力和第二RF功率下的第二等离子体蚀刻，其中，所述第二压力高于所述第一压力并且所述第二RF功率高于所述第一RF功率。
17.根据权利要求12所述的方法，其中：
所述第二区域位于所述结构的中心，并且所述第一区域位于所述结构的边缘；和
在所述第一栅极堆叠件和所述第二栅极堆叠件的蚀刻期间，所述第二蚀刻剂在所述第一区域中的浓度比在所述第二区域中的浓度高5％至20％。
18.根据权利要求12所述的方法，其中，所述栅极材料层包括多晶硅或氮化硅。
19.一种制造半导体器件的方法，包括：
提供半导体晶圆；
在半导体晶圆的中心区域中形成多个第一鳍和在所述半导体晶圆的边缘区域中形成多个第二鳍；
在所述多个第一鳍和所述多个第二鳍上方形成介电层；
图案化所述介电层，从而在所述多个第一鳍上形成多个第一伪栅极和在所述多个第二鳍上形成多个第二伪栅极；
通过向所述中心区域和所述边缘区域施加不同的蚀刻剂流量，对所述多个第一伪栅极和所述多个第二伪栅极执行干蚀刻工艺，从而形成具有比顶部更窄的底部的所述多个第一伪栅极和所述多个第二伪栅极；以及
用相应的多个第一金属栅极和多个第二金属栅极代替所述多个第一伪栅极和所述多个第二伪栅极，其中，所述多个第一金属栅极和所述多个第二金属栅极具有比顶部更窄的底部。
20.根据权利要求19所述的方法，其中，在具有多个气体注射器的等离子体处理室中实施所述干蚀刻工艺，所述气体注射器在所述中心区域和所述边缘区域上方具有不同的蚀刻剂流量设置。
CN201910560029.8A 2018-06-27 2019-06-26 带有凹口的栅极结构制造 Active CN110648919B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201862690697P 2018-06-27 2018-06-27
US62/690,697 2018-06-27
US16/161,833 US10840153B2 (en) 2018-06-27 2018-10-16 Notched gate structure fabrication
US16/161,833 2018-10-16

Publications (2)

Publication Number Publication Date
CN110648919A CN110648919A (zh) 2020-01-03
CN110648919B true CN110648919B (zh) 2022-10-18

Family

ID=68886186

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910560029.8A Active CN110648919B (zh) 2018-06-27 2019-06-26 带有凹口的栅极结构制造

Country Status (5)

Country Link
US (3) US10840153B2 (zh)
KR (1) KR102265824B1 (zh)
CN (1) CN110648919B (zh)
DE (1) DE102019116582A1 (zh)
TW (1) TWI734123B (zh)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10096712B2 (en) * 2015-10-20 2018-10-09 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and method of forming and monitoring quality of the same
US10515955B1 (en) * 2018-05-29 2019-12-24 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of manufacturing transistor gate structures by local thinning of dummy gate stacks using an etch barrier
US10840153B2 (en) * 2018-06-27 2020-11-17 Taiwan Semiconductor Manufacturing Co., Ltd. Notched gate structure fabrication
USD944081S1 (en) 2019-03-19 2022-02-22 Guardian Glass, LLC Sample box
JP2021040008A (ja) * 2019-09-02 2021-03-11 キオクシア株式会社 半導体装置の製造方法
US11309403B2 (en) 2019-10-31 2022-04-19 Taiwan Semiconductor Manufacturing Company, Ltd. Fin field-effect transistor device and method of forming the same
US11393769B2 (en) * 2020-02-19 2022-07-19 Taiwan Semiconductor Manufacturing Company, Ltd. Alignment structure for semiconductor device and method of forming same
DE102020112753A1 (de) * 2020-02-19 2021-08-19 Taiwan Semiconductor Manufacturing Co., Ltd. Ausrichtungsstruktur für halbleitervorrichtung und verfahren zu ihrer herstellung
US11404417B2 (en) * 2020-02-26 2022-08-02 Taiwan Semiconductor Manufacturing Co., Ltd. Low leakage device
US11302581B2 (en) * 2020-05-05 2022-04-12 Taiwan Semiconductor Manufacturing Company, Ltd. Gate profile control through sidewall protection during etching
US11562909B2 (en) * 2020-05-22 2023-01-24 Applied Materials, Inc. Directional selective junction clean with field polymer protections
US11527653B2 (en) * 2020-07-22 2022-12-13 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of manufacture
US20230395729A1 (en) * 2020-12-10 2023-12-07 Intel Corporation Memory devices with gradient-doped control gate material

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20070002649A (ko) * 2005-06-30 2007-01-05 주식회사 하이닉스반도체 반도체 소자의 제조 방법
CN103311185A (zh) * 2012-03-09 2013-09-18 台湾积体电路制造股份有限公司 制造混合高k/金属栅堆叠件的方法
CN106206308A (zh) * 2014-09-30 2016-12-07 台湾积体电路制造股份有限公司 制造finfet器件的方法
CN106711042A (zh) * 2015-11-16 2017-05-24 台湾积体电路制造股份有限公司 用于半导体中段制程（meol）工艺的方法和结构

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2811474B1 (fr) * 2000-07-07 2003-07-04 Commissariat Energie Atomique Procede de realisation d'une grille pour une structure de transistor cmos a canal de longueur reduite
US6875668B2 (en) * 2000-11-03 2005-04-05 Advanced Micro Devices, Inc. Notched gate structure fabrication
US6891235B1 (en) * 2000-11-15 2005-05-10 International Business Machines Corporation FET with T-shaped gate
US6551941B2 (en) * 2001-02-22 2003-04-22 Applied Materials, Inc. Method of forming a notched silicon-containing gate structure
US8816444B2 (en) 2011-04-29 2014-08-26 Taiwan Semiconductor Manufacturing Company, Ltd. System and methods for converting planar design to FinFET design
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
US8785285B2 (en) 2012-03-08 2014-07-22 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacture thereof
US8860148B2 (en) 2012-04-11 2014-10-14 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for FinFET integrated with capacitor
US8823065B2 (en) 2012-11-08 2014-09-02 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US9105490B2 (en) 2012-09-27 2015-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US8772109B2 (en) 2012-10-24 2014-07-08 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and method for forming semiconductor contacts
US9236300B2 (en) 2012-11-30 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Contact plugs in SRAM cells and the method of forming the same
CN104576383B (zh) * 2013-10-14 2017-09-12 中国科学院微电子研究所 一种FinFET结构及其制造方法
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
US9620417B2 (en) * 2014-09-30 2017-04-11 Taiwan Semiconductor Manufacturing Co., Ltd. Apparatus and method of manufacturing fin-FET devices
US10262870B2 (en) * 2015-07-02 2019-04-16 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor (FinFET) device structure and method for forming the same
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
US10515955B1 (en) * 2018-05-29 2019-12-24 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of manufacturing transistor gate structures by local thinning of dummy gate stacks using an etch barrier
US10840153B2 (en) * 2018-06-27 2020-11-17 Taiwan Semiconductor Manufacturing Co., Ltd. Notched gate structure fabrication

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20070002649A (ko) * 2005-06-30 2007-01-05 주식회사 하이닉스반도체 반도체 소자의 제조 방법
CN103311185A (zh) * 2012-03-09 2013-09-18 台湾积体电路制造股份有限公司 制造混合高k/金属栅堆叠件的方法
CN106206308A (zh) * 2014-09-30 2016-12-07 台湾积体电路制造股份有限公司 制造finfet器件的方法
CN106711042A (zh) * 2015-11-16 2017-05-24 台湾积体电路制造股份有限公司 用于半导体中段制程（meol）工艺的方法和结构

Also Published As

Publication number Publication date
US20220270928A1 (en) 2022-08-25
US11842932B2 (en) 2023-12-12
US10840153B2 (en) 2020-11-17
KR20200001541A (ko) 2020-01-06
DE102019116582A1 (de) 2020-01-02
US11328962B2 (en) 2022-05-10
US20200006148A1 (en) 2020-01-02
CN110648919A (zh) 2020-01-03
TWI734123B (zh) 2021-07-21
KR102265824B1 (ko) 2021-06-17
TW202018804A (zh) 2020-05-16
US20210074591A1 (en) 2021-03-11

Similar Documents

Publication Publication Date Title
CN110648919B (zh) 带有凹口的栅极结构制造
US11616061B2 (en) Cut metal gate with slanted sidewalls
US10749014B2 (en) Method and structure for FinFET comprising patterned oxide and dielectric layer under spacer features
US10868003B2 (en) Creating devices with multiple threshold voltages by cut-metal-gate process
US10748775B2 (en) Semiconductor device structure with silicide and method for forming the same
US11824101B2 (en) High aspect ratio gate structure formation
US20210336033A1 (en) Gate Patterning Process for Multi-Gate Devices
US11581222B2 (en) Via in semiconductor device structure
US11158545B2 (en) Methods of forming isolation features in metal gates
US20230378307A1 (en) Semiconductor device and manufacturing method thereof
US20230402521A1 (en) Semiconductor device structure and methods of forming the same
US20230335610A1 (en) Semiconductor device structure and methods of forming the same
CN115472571A (zh) 半导体结构及其制造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant