CN115472571A - 半导体结构及其制造方法 - Google Patents

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周孟翰
萧宜瑄
刘书豪
张惠政
杨育佳
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

本公开涉及半导体结构及其制造方法。一种方法包括形成源极/漏极区域，在源极/漏极区域上方形成电介质层，以及蚀刻电介质层以形成接触开口。源极/漏极区域暴露于接触开口。该方法还包括沉积延伸到接触开口中的电介质间隔件层，蚀刻电介质间隔件层以在接触开口中形成接触间隔件，在沉积电介质间隔件层之后通过接触开口向源极/漏极区域中注入掺杂剂，以及形成接触插塞以填充接触开口。

Description

半导体结构及其制造方法
技术领域
本公开总体涉及半导体结构及其制造方法。
背景技术
随着集成电路的尺寸越来越小，相应的形成工艺也变得越来越困难，并且在传统上不会出现问题的情况下可能出现问题。例如，在形成鳍式场效应晶体管(FinFET)时，源极/漏极区域的大小越来越小，使得接触电阻越来越高。
发明内容
根据本公开的一个方面，提供了一种制造半导体结构的方法，包括：形成第一源极/漏极区域；在所述第一源极/漏极区域上方形成电介质层；蚀刻所述电介质层以形成第一接触开口，其中所述第一源极/漏极区域暴露于所述第一接触开口；沉积延伸到所述第一接触开口中的电介质间隔件层；蚀刻所述电介质间隔件层以在所述第一接触开口中形成第一接触间隔件；在所述电介质间隔件层被沉积之后，通过所述第一接触开口向所述第一源极/漏极区域中注入掺杂剂；以及形成第一接触插塞以填充所述第一接触开口。
根据本公开的另一方面，提供了一种制造半导体结构的方法，包括：蚀刻层间电介质和所述层间电介质下方的接触蚀刻停止层以形成第一接触开口和第二接触开口，其中第一源极/漏极区域和第二源极/漏极区域分别在所述第一接触开口和所述第二接触开口下方并暴露于所述第一接触开口和所述第二接触开口；沉积延伸到所述第一接触开口和所述第二接触开口中的电介质间隔件层；蚀刻所述电介质间隔件层以在所述第一接触开口中形成第一接触间隔件，并在所述第二接触开口中形成第二接触间隔件；在所述第二接触间隔件和所述第二源极/漏极区域上方形成注入掩模；通过所述第一接触开口向所述第一源极/漏极区域中注入掺杂剂；以及去除所述注入掩模。
根据本公开的又一方面，提供了一种半导体结构，包括：第一半导体区域；所述第一半导体区域上的第一栅极堆叠；位于所述第一栅极堆叠的一侧的第一源极/漏极区域，其中所述第一源极/漏极区域具有第一导电类型；所述第一源极/漏极区域上方的第一硅化物区域；所述第一硅化物区域上方的第一接触插塞；环绕并接触所述第一接触插塞的第一接触间隔件；以及在所述第一接触插塞和所述第一接触间隔件中的所述第一导电类型的掺杂剂，其中所述掺杂剂在所述第一接触间隔件中或者在所述第一接触间隔件和所述第一接触插塞之间的界面处具有峰值浓度。
附图说明
当与附图一起阅读时，从以下详细描述中可以最好地理解本公开的各个方面。值得注意的是，根据行业的标准惯例，各种特征并未按比例绘制。事实上，为了讨论的清晰，可以任意增加或减少各种特征的尺寸。
图1-6、图7A、图7B、图8A、图8B和图9-图15示出了根据一些实施例的形成鳍式场效应晶体管(FinFET)和接触插塞的中间阶段的截面图和透视图。
图16和图17示出了根据一些实施例的形成FinFET和接触插塞的中间阶段的截面图。
图18示出了根据一些实施例的在FinFET中注入的掺杂剂的分布。
图19示出了根据一些实施例的用于形成FinFET的工艺流程。
具体实施方式
以下公开提供了用于实现本发明的不同特征的许多不同的实施例或示例。下面描述组件和布置的具体示例以简化本公开。当然，这些仅仅是示例并且不旨在进行限制。例如，在下面的描述中，在第二特征上方或之上形成第一特征可以包括第一和第二特征形成为直接接触的实施例，并且还可以包括可以在第一和第二特征之间形成附加特征使得第一和第二特征可以不直接接触的实施例。此外，本公开可以在各种示例中重复参考数字和/或字母。这种重复是为了简单和清楚的目的，并且其本身并不规定所讨论的各种实施例和/或配置之间的关系。
此外，为了便于描述，可以在本文中使用诸如“下方”、“之下”、“较低”、“上覆”、“较高”等空间相对术语，来描述如图所示的一个元素或特征与另一个元素或特征的关系。除了图中描绘的方向之外，这些空间相对术语旨在涵盖设备在使用或操作中的不同方向。装置可以以其他方式定向(旋转90度或在其他方向)，并且本文使用的空间相对描述符同样可以相应地解释。
根据各种实施例，提供了一种用于晶体管的接触插塞及其形成方法。根据一些实施例，形成晶体管。然后形成接触开口以露出晶体管的源极/漏极区域。共形电介质间隔件层然后形成，并延伸到接触开口中，然后被蚀刻以形成接触间隔件。然后执行注入工艺以将掺杂剂注入源极/漏极区域和接触间隔件。然后在接触开口中形成硅化物区域和接触插塞。通过在形成接触间隔件之后执行注入工艺，接触插塞的横向尺寸不会因注入而显著减小。此外，减少了源极/漏极区域中的掺杂剂损失。根据一些实施例示出了形成晶体管的中间阶段。在一些图示的实施例中，以鳍式场效应晶体管(FinFET)的形成为例来解释本公开的概念。其他晶体管，例如平面晶体管、环栅(GAA)晶体管等，也可以采用本公开的概念。讨论了一些实施例的一些变体。在各个视图和说明性实施例中，相同的附图标记用于表示相同的元件。
图1-6、图7A、图7B、图8A、图8B和图9-图15示出了根据本公开的一些实施例的形成晶体管(例如可以是FinFET)的中间阶段的截面图和透视图。这些工艺也示意性地反映在图19所示的工艺流程300中。
图1示出了初始结构的透视图。初始结构包括晶圆10，晶圆10进一步包括衬底20。晶圆10包括器件区域100和器件区域200，每个都用于形成晶体管。根据本公开的一些实施例，形成在器件区域100和200中的晶体管具有相反的类型。例如，形成在器件区域100中的晶体管可以是p型晶体管，形成在器件区域200中的晶体管可以是n型晶体管。根据其他实施例，形成在器件区域100中的晶体管可以是n型晶体管，并且形成在器件区域200中的晶体管可以是p型晶体管。根据另外的其他实施例，形成在器件区域100和200中的晶体管具有相同的导电类型，例如p型或n型。
衬底20可以是半导体衬底，其可以是硅衬底、硅锗衬底或由其他半导体材料形成的衬底。根据一些实施例，衬底20包括体硅衬底和在体硅衬底上方的外延硅锗(SiGe)层或锗层(其中没有硅)。衬底20可以掺杂有p型或n型杂质。诸如浅沟槽隔离(STI)区域之类的隔离区域22可以形成为延伸到衬底20中。衬底20在相邻STI区域22之间的部分被称为半导体条带124和224，它们分别位于器件区域100和200中。
STI区域22可以包括衬里氧化物(未示出)。衬里氧化物可以由通过衬底20的表面层的热氧化形成的热氧化物形成。衬里氧化物也可以是使用例如原子层沉积(ALD)、高密度等离子化学气相沉积(HDPCVD)或化学气相沉积(CVD)形成的沉积氧化硅层。STI区域22还可以包括在衬里氧化物上方的电介质材料，其中可以使用可流动化学气相沉积(FCVD)、旋涂等形成电介质材料。
参考图2，STI区域22被凹陷，使得半导体条带124和224的顶部突出高于相邻STI区域22的顶表面122A和222A以分别形成突出鳍124'和224'。相应的工艺在如图19所示的工艺流程300中示出为工艺302。可以使用干法蚀刻工艺来执行蚀刻，该干法蚀刻工艺可以使用例如NH3和NF3作为蚀刻气体来执行。在蚀刻过程中，可以产生用于蚀刻的等离子体。还可以包括氩。根据本公开的替代实施例，STI区域22的凹陷是使用湿法蚀刻工艺来执行的。例如，蚀刻化学品可以包括稀释的HF溶液。
在上述实施例中，可以通过任何合适的方法对鳍进行图案化。例如，鳍可以使用一个或多个光刻工艺来进行图案化，包括双图案化或多图案化工艺。通常，双图案化或多图案化工艺结合了光刻和自对准工艺，从而允许创建具有例如比使用单个直接光刻工艺可获得的节距更小的节距的图案。例如，在一个实施例中，牺牲层形成在衬底上方并使用光刻工艺进行图案化。使用自对准工艺在图案化牺牲层旁边形成间隔件。然后去除牺牲层，然后可以使用剩余的间隔件或心轴来对鳍进行图案化。
参考图3，虚设栅极堆叠130和230分别形成在突出鳍124'和224'的顶表面和侧壁上。相应的工艺在如图19所示的工艺流程300中示出为工艺304。虚设栅极堆叠130可以包括虚设栅极电介质132和虚设栅极电介质132上方的虚设栅极电极134。虚设栅极堆叠230可以包括虚设栅极电介质232和虚设栅极电介质232上方的虚设栅极电极234。虚设栅极电介质132和232可以通过热氧化、化学氧化或沉积工艺形成，并且可以由例如氧化硅形成或包括氧化硅。图3示出了沉积的栅极电介质132和232，其包括在STI区域22上延伸的水平部分。除此之外，当通过氧化形成虚设栅极电介质132和232时，虚设栅极电介质132和232形成在突出鳍124'和224'的表面上，并且不包括STI区域22上的水平部分。
例如，可以使用非晶硅或多晶硅来形成虚设栅极电极134和234，并且也可以使用诸如非晶碳之类的其他材料。虚设栅极堆叠130和230还可以分别包括硬掩模层136和236。硬掩模层136和236可以由氮化硅、碳氮化硅等或其多层形成。每个虚设栅极堆叠130和230分别跨越单个或多个突出鳍124'和224'。
接下来，在虚设栅极堆叠130和230的侧壁上分别形成栅极间隔件138和238。同时，也可以在突出鳍124'和224'的侧壁上形成鳍间隔件(未示出)。根据本公开的一些实施例，栅极间隔件138和238由诸如氧氮化硅(SiON)、氧-碳-氮化硅(SiOCN)、氮化硅等之类的电介质材料形成，或包括诸如氧氮化硅(SiON)、氧-碳-氮化硅(SiOCN)、氮化硅等之类的电介质材料，并且可以具有单层结构或包括多个电介质层的多层结构。例如，栅极间隔件138和238可以包括低k电介质子层和非低k电介质子层。栅极间隔件138和238的形成可以包括一个或多个共形沉积工艺，随后是一个或多个各向异性蚀刻工艺。共形沉积工艺可以使用ALD、CVD等来执行。
然后执行蚀刻工艺，将突出鳍124'和224'的没有被相应的虚设栅极堆叠130和230以及栅极间隔件138和238覆盖的部分进行蚀刻，得到如图4所示的结构。相应的工艺在如图19所示的工艺流程300中示出为工艺306。蚀刻工艺可以是各向异性的，因此鳍124'和224'的位于相应的虚设栅极堆叠130/230和栅极间隔件138/238正下方的部分受到保护而不被蚀刻。根据一些实施例，经凹陷的半导体条带124和224的顶表面可以低于相邻STI区域22的顶表面。凹部140和240相应地形成在STI区域22之间。器件区域100和200中的凹陷可以在共同的蚀刻工艺或单独的工艺中执行，并且凹部140的深度可以等于或不同于凹部240的深度。
接下来，通过从凹部140和240选择性地生长一种或多种半导体材料来形成外延区域(源极/漏极区域)，从而得到图5中的结构。相应的工艺在如图19所示的工艺流程300中示出为工艺308。外延区域的材料与相应的器件区域是用于形成p型晶体管还是n型晶体管有关。根据一些实施例，当相应的晶体管是p型晶体管时，对应的外延区域142或242可以包括掺杂硼的硅锗(SiGeB)、硅硼(SiB)等或者其多层，它们是p型的。根据一些实施例，当相应的晶体管是n型晶体管时，对应的外延区域142或242可以由硅磷(SiP)、硅碳磷(SiCP)、硅砷(SiAs)等或其多层形成，或包括硅磷(SiP)、硅碳磷(SiCP)、硅砷(SiAs)等或其多层，它们是n型的。当外延区域142和242具有相反的导电类型时，外延区域142和242的形成是在不同的工艺中并使用不同的掩模(未示出)执行的。
在用外延半导体材料填充凹陷140和240之后，外延区域142和242的进一步外延生长导致外延区域142和242水平扩展，并且可以形成小平面。从相邻凹部生长的外延区域可以合并形成大的外延区域，或者当它们没有合并时可以保持为离散的外延区域。外延区域142和242形成相应晶体管的源极/漏极区域，也可以分别称为源极/漏极区域142和242。
图6示出了用于沉积接触蚀刻停止层(CESL)46和层间电介质(ILD)48的透视图。相应的工艺在如图19中所示的工艺流程300中示出为工艺310。根据本公开的一些实施例，CESL 46由氮化硅、碳氮化硅等形成。例如，可以通过诸如ALD或CVD之类的共形沉积工艺来形成CESL 46。ILD 48形成在CESL 46上方，并且可以使用例如FCVD、旋涂、CVD等来形成。ILD48可以由磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、掺杂硼的磷硅酸盐玻璃(BPSG)、原硅酸四乙酯(TEOS)氧化物等形成。可以执行诸如化学机械抛光(CMP)工艺或机械研磨工艺之类的平坦化工艺以使CESL 46、ILD 48、虚设栅极堆叠130和230以及栅极间隔件138和238的顶表面彼此齐平。
形成图6所示的结构后，将包括硬掩模层136和236、虚设栅极电极134和234、虚设栅极电介质132和232的虚设栅极堆叠130和230替换为金属栅极和替换栅极电介质，其形成替换栅极堆叠。相应的工艺在如图19所示的工艺流程300中示出为工艺312。为了形成替换栅极，通过蚀刻工艺去除如图6所示的替换栅极堆叠130和230，分别在栅极间隔件138之间和栅极间隔件238之间形成沟槽。突出鳍124'和224'的顶表面和侧壁因此暴露于所得沟槽。
然后在沟槽中形成替换栅极堆叠150和250，如图7A和图7B所示，图7A和图7B示出了晶圆10的部分的透视图和截面图。根据本公开的一些实施例，替换栅极堆叠150包括栅极电介质152和相应的栅极电介质152上方的栅极电极158。替换栅极堆叠250包括栅极电介质252和相应的栅极电介质252上方的栅极电极258。栅极电介质152和252分别包括界面层(IL)154和254以及上覆的高k电介质156和256，如图7B所示。IL 154和254分别形成在突出鳍124'和224'的暴露表面上。IL 154和254中的每一个可以包括诸如氧化硅层之类的氧化物层，其通过突出鳍124'和224'的表面层的热氧化、化学氧化工艺或沉积工艺形成。
图7B示出了如图7A所示的截面7B-7B。如图7B所示，栅极电介质152和252还可以包括分别形成在IL 154和254上方的高k电介质层156和256。高k电介质层156和256可以由诸如氧化铪、氧化镧、氧化铝、氧化锆、氮化硅等之类的高k电介质材料形成，或包括诸如氧化铪、氧化镧、氧化铝、氧化锆、氮化硅等之类的高k电介质材料。高k电介质材料的介电常数(k值)高于3.9，并且可能于约7.0。高k电介质层156和256形成为共形层，并在突出鳍124'和224'的侧壁以及栅极间隔件138和238的侧壁上延伸。根据本公开的一些实施例，高k电介质层156和256使用ALD或CVD形成。
应当理解，尽管图7B示出了外延区域142和242的顶表面与突出鳍124'和224'的顶表面共面，但外延区域142和242的顶表面可以高于相应的突出鳍124'和224'的顶表面。
栅极电极158和258(图7B)可以包括多个堆叠的导电子层。栅极电极158和258的形成可以包括诸如ALD或CVD之类的共形沉积工艺，使得堆叠的导电子层的垂直部分的厚度和水平部分的厚度基本上彼此相等。
栅极电极158和258可以分别包括金属层158A和258A，每个金属层包括扩散阻挡层和扩散阻挡层上方的一个(或多个)功函数层(未单独示出)。扩散阻挡层可以由氮化钛(TiN)形成，其可以(或可以不)掺杂有硅。功函数层决定相应栅极的功函数，并且包括至少一层，或由不同材料形成的多个层。根据相应FinFET是n型FinFET还是p型FinFET来选择功函数层的材料。例如，当器件区域100是p型器件区域时，金属层158A中的功函数层可以包括TiN层。当器件区域200为n型器件区域时，金属层258A中对应的功函数层可以包括含铝金属层(如TiAl、TiAlC、TiAlN等)。在(一个或多个)功函数层沉积之后，形成阻挡层，该阻挡层可以是另一个TiN层。
如果沟槽没有被相应的金属层158A和258A完全填充，则栅极电极158和258还可以包括填充剩余沟槽的相应填充金属158B和258B。例如，填充金属可以由钨或钴形成。在形成填充材料之后，执行平坦化工艺，例如CMP工艺或机械研磨工艺，从而去除ILD 48上方的沉积层的部分。栅极电介质152/252和栅极电极158/258剩余部分的组合在下文中称为替换栅极堆叠150和250。
然后根据一些实施例形成自对准栅极掩模160和260。相应的工艺在如图19所示的工艺流程300中也示出为工艺312。自对准栅极掩模160和260与下方的替换栅极堆叠150和250自对准，并且由例如ZrO2、Al2O3、SiON、SiCN、SiO2等的电介质材料形成。形成工艺可以包括通过蚀刻使替换栅极堆叠150和250凹陷以形成凹部，将电介质材料填充到凹部中，以及执行平坦化工艺以去除电介质材料的多余部分。此时，栅极掩模160和260、栅极间隔件138和238、CESL 46和ILD 48的顶表面可以基本上共面。
参考图8A和图8B，蚀刻ILD 48和CESL 46以形成源极/漏极接触开口162和262。相应的工艺在如图19所示的工艺流程300中示出为工艺314。图8B示出如图8A所示的截面8B-8B。CESL 46在ILD 48的蚀刻中用作蚀刻停止层，然后蚀刻CESL 46，暴露下方的源极/漏极区域142和242。接触开口162和262可以同时形成，或者可以单独形成。由于过度蚀刻，开口162和262可能会稍微延伸到源极/漏极区域142和242中，如图8B所示。
参考图8B，根据一些实施例，在形成接触开口162和262之后，CESL 46和ILD 48的一些部分留在相应的接触开口162和262的一侧或两侧。CESL 46和ILD 48的相应剩余部分在随后的掺杂剂注入和硅化工艺中还被用作间隔件的部分。因此，在接触开口162和262的相对侧上的CESL 46和ILD 48的剩余部分被称为间隔件163和263。根据替代实施例，在相邻栅极间隔件138之间和相邻栅极间隔件238之间的CESL 46和ILD 48的部分被完全去除。结果，栅极间隔件138和238的侧壁分别暴露于对应的接触开口162和262。
源极/漏极区域142和242的暴露表面可能会被氧化，例如，由于暴露于露天或其他含氧气体和/或含湿气的气体。氧化也可能是由于在形成接触开口162和262之后执行的清洁工艺引起的，其中清洁溶液可能包括水。氧化导致氧化物层164和264分别形成在源极/漏极区域142和242的暴露表面上。氧化物层164和264可以包括氧化硅、氧化硅锗等，取决于下方的源极/漏极区域142和242的材料。根据一些实施例，氧化物层164和264的厚度在约2nm和约4nm之间的范围内。
根据一些实施例，接触开口162和262具有相同的横向尺寸，例如相同的长度、宽度、直径等。例如，接触开口162的宽度W1可以等于接触开口262的宽度W2。宽度W1和W2可以分别在栅极堆叠150和250的中间高度处测量。另外，接触开口162可以形成在相邻栅极间隔件138之间的中间，并且接触开口262可以形成在相邻栅极间隔件238之间的中间。因此，间隔件163的厚度T1可以等于间隔件263的厚度T2，其中厚度T1和T2也分别在对应的栅极堆叠150和250的中间高度处测量。
参考图9，电介质间隔件层66形成为分别延伸到接触开口162和262中，以及在CESL46和ILD 48的侧壁上。相应的工艺在如图19所示的工艺流程300中示出为工艺316。电介质间隔件层66还在源极/漏极区域142和242的侧壁上延伸，这可以从如图8A中所示的源极/漏极区域142和242的形状来实现。根据本公开的一些实施例，使用诸如CVD或ALD之类的共形沉积工艺形成电介质间隔件层66。电介质间隔件层66可以为k值大于3.9的高k电介质层，从而具有良好的隔离能力。候选材料包括SiN、SiOCN、AlxOy、HfO2等。例如，电介质间隔件层66的厚度可以在约2nm和约6nm之间的范围内。
参考图10，执行各向异性蚀刻工艺，从而去除电介质间隔件层66的水平部分，并留下接触开口162和262内部的电介质间隔件层66的垂直部分以分别形成接触间隔件166和266。相应的工艺在如图19所示的工艺流程300中示出为工艺318。当从晶圆10的顶部观察时，每个接触间隔件166和266可以形成环。由于电介质层66在接触开口162和262中的部分具有相同的厚度，并且进一步因为宽度W1和W2(接触开口162和262的不包括接触间隔件166和266的宽度)彼此相等，所以接触开口162的宽度W3可以等于接触开口162的宽度W4。宽度W3和W4可以分别在栅极堆叠150和250的中间高度处测量。
参考图11，形成注入掩模270。注入掩模270可以包括光致抗蚀剂，并且可以是单层掩模、三层掩模、四层掩模等。相应的工艺在如图19所示的工艺流程300中示出为工艺320。注入掩模270被图案化，剩余部分覆盖器件区域200中的结构，同时使器件区域100中的结构暴露。
接下来，执行注入工艺172以将掺杂剂注入到器件区域100中。相应的工艺在如图19所示的工艺流程300中示出为工艺322。掺杂剂具有与在器件区域100中形成的晶体管的导电类型相同的导电类型。例如，当在器件区域100中形成p型晶体管(并且源极/漏极区域142为p型)时，注入的掺杂剂也为p型，并且可以包括硼、BF2、镓、铟等或它们的组合。当在器件区域100中形成n型晶体管(并且源极/漏极区域142为n型)时，注入的掺杂剂可以包括砷、磷、锑或其组合。通过选择性地掩蔽器件区域200并注入源极/漏极区域142，器件区域100和200中的器件可以被不同地处理。例如，当将分别在器件区域100和200中形成p型晶体管和n型晶体管时，可以注入p型掺杂剂以增加源极/漏极区域142中的p型掺杂剂浓度(从而可降低源极/漏极电阻)，同时保持源极/漏极区域242中的n型掺杂剂浓度不变。当器件区域100和200中的器件具有相同的导电类型，例如p型或n型时，也可以使用选择性注入来微调器件区域100和200中的晶体管的器件性能，因此晶体管可能具有出色的性能。
注入工艺172的注入能量可以在约0.3keV和约50keV之间的范围内。注入工艺172使得源极/漏极区域142的顶部被注入以在其中包括掺杂剂，而源极/漏极区域142的下部未被注入。注入剂量可以在约5E13/cm2和约1E16/cm2之间的范围内。注入可以是垂直的或倾斜的，并且倾斜角可以小于约60度。在注入期间，晶圆温度可以升高，例如在约100℃和约500℃之间的范围内。
图11示意性地示出了注入区域，这些注入区域使用注入区域的相应符号后跟符号“'”来表示。例如，源极/漏极142、接触间隔件166和栅极掩模160的注入顶部可以替代地分别表示为142'、166'和160'。间隔件163也可以被注入。由于注入，注入部分由于注入损伤并且由于注入掺杂剂的添加而体积膨胀。间隔件163和166的厚度分别表示为T1'和T3'，其中厚度T1'大于厚度T1(图10)，厚度T3'大于厚度T3(图10)。厚度T1和T3分别是在执行注入工艺之前间隔件163和166的厚度。此外，厚度T1'可以大于间隔件263的厚度T2，并且厚度T3'可以大于间隔件266的厚度T4。
根据一些实施例，总厚度(T1'+T3')比总厚度(T1+T3)(图10，在注入工艺之前)大了约
Figure BDA0003577727600000111
到约1nm之间的范围内的差。此外，间隔件263和266也具有可以等于总厚度(T1+T3)的总厚度(T2+T4)。因此，接触间隔件163'和166'的总厚度(T1'+T3')也大于接触间隔件263和266的总厚度(T2+T4)。接触间隔件163'和166'的扩展可能导致后续形成的接触插塞宽度的不利减小，并导致接触电阻的不利增加。
由于在注入工艺172期间对器件区域200的掩蔽，接触间隔件266和间隔件263(以及间隔件263中的ILD 48和CESL 46)可以未注入掺杂剂，例如硼、镓、铟等，取决于注入工艺172中采用的掺杂剂。此外，器件区域200可以未注入与源极/漏极区域242相同导电类型的任何掺杂剂。例如，当源极/漏极区域242为n型区域时，所得FinFET 290(图15)中的接触间隔件266和间隔件263可以不含磷、砷、锑等。
在注入工艺之后，移除注入掩模270。得到的结构如图12所示。相应的工艺在如图19所示的工艺流程300中示出为工艺324。氧化物层164和264都被暴露。由于注入，接触间隔件163和166'横向扩展，而接触间隔件263和266不扩展，接触开口162的W3'小于接触开口262的W4。
在随后的工艺中，执行清洁工艺以去除氧化物层164和264，并露出源极/漏极区域142和242。相应的工艺在如图19所示的工艺流程300中示出为工艺326。得到的结构如图13所示。根据一些实施例，当使用干法清洁时，可以使用NF3和NH3的混合物、HF和NH3的混合物等来执行清洁工艺。当使用湿法清洁时，也可以使用稀释的HF溶液来执行清洁工艺。在清洁工艺期间，接触间隔件166'和266都暴露于清洁化学品并且也被减薄，但接触间隔件166'和266以比对应的氧化物层164和264更低的蚀刻速率减薄。接触间隔件166'和266的所得厚度分别被称为厚度T3”和T4”，它们分别小于图11中的厚度T3'和T4。根据一些实施例，间隔件166'和266的厚度可以减少约0.5nm和约2nm之间的范围内的值。
经注入的接触间隔件166'具有比接触间隔件266更大的蚀刻速率。因此，由于接触间隔件166'相比于接触间隔件266的增加的蚀刻速率，接触间隔件166'的增加的厚度(由于注入)被补偿(减少更多)。通过在形成接触间隔件166'(166)之后而不是之前执行注入工艺，至少减少了或基本上消除了注入对接触间隔件166'的厚度的影响。例如，厚度T3”小于厚度T3'(图11)，并且可能等于、小于或大于厚度T3(图10)。
此外，通过在形成接触间隔件166(166')之后进行注入工艺，厚度差((T1'+T3”)-(T2+T4”))减小，并且可以被消除，其中(T1'+T3”)为接触间隔件163和166'的总厚度，并且(T2+T4”)为接触间隔件263和266的总厚度。例如，厚度差可以小于约0.5nm，并且可以小于约0.2nm。此外，在图13中，接触开口162的W3”可以等于、小于或大于接触开口262的W4”。或者说，由于注入，开口162的宽度减小了第一量，并且清洁和减薄工艺使得开口162的宽度增加第二量。第二量可以等于、大于或小于第一量。根据一些实施例，清洁工艺(例如化学品和/或持续时间)被调整，使得宽度W3”等于宽度W4”，并且得到的接触插塞的宽度最大化，而不牺牲接触间隔件166提供的保护。此外，厚度T1'可大于厚度T2，而厚度T3”将小于厚度T4”。
图14和图15示出了源极/漏极硅化物区域的形成。参考图14，例如使用物理气相沉积(PVD)来沉积金属层76(例如钛层或钴层)。然后在金属层76上方沉积阻挡层78，其可以是金属氮化物层，例如氮化钛层或氮化钽层。相应的工艺在如图19所示的工艺流程300中示出为工艺328。可以通过使金属层76的顶层氮化并且使金属层76的底层不被氮化来形成阻挡层78。替代地，可以通过诸如CVD工艺或ALD工艺之类的沉积工艺来形成阻挡层78。金属层76和阻挡层78都可以是共形的，并且延伸到接触开口162和262中。
然后执行退火工艺以使金属层76与源极/漏极区域142和242中的硅(和锗，如果有的话)反应。从而形成源极/漏极硅化物区域180和280，如图15所示。相应的工艺在如图19所示的工艺流程300中示出为工艺330。退火工艺可以通过快速热退火(RTA)、炉退火等来执行。金属层76的一些侧壁部分在硅化工艺之后保留。
根据一些实施例，阻挡层78和剩余的金属层76被去除，随后形成附加的阻挡层182和282，如图15所示。根据一些实施例，阻挡层182和282也由氮化钛、氮化钽等形成。接下来，在阻挡层182和282上方沉积金属材料并与阻挡层182和282接触。金属材料可以包括钨、钴等。然后执行诸如CMP工艺或机械研磨工艺之类的平坦化工艺以去除阻挡层182和282以及金属材料的多余部分。金属材料的剩余部分被称为金属区域184和284。阻挡层182和金属区域184共同形成源极/漏极接触插塞186，阻挡层282和金属区域284共同形成源极/漏极接触插塞286。相应的工艺在如图19所示的工艺流程300中示出为工艺332。因此形成FinFET 190和290。
根据替代实施例，代替去除阻挡层78和剩余的金属层76，阻挡层78可以通过蚀刻被拉回，使得其顶表面低于ILD 48的顶表面，因此开口具有更宽的顶部，以便于填充间隙。附加的阻挡层182和282形成在经拉回的阻挡层78(未示出)和金属层76的剩余部分上。金属区域184和284进一步形成在附加的阻挡层182和282上。
图16和图17示出了根据本公开的替代实施例的形成FinFET和相应的接触插塞的中间阶段的截面图。这些实施例与前述实施例相似，只是在用于形成接触间隔件的间隔件层的各向异性蚀刻之前而不是之后执行注入。除非另有说明，否则这些实施例中的组件的材料和形成工艺与前述图中所示的前述实施例中相似的附图标记表示的相似的组件基本相同。因此，关于图16和图17中所示组件的形成工艺和材料的细节可以在前述实施例的讨论中找到。
这些实施例的初始工艺与图1-6、图7A、图7B、图8A、图8B和图9中所示的相同。接下来，代替蚀刻间隔件层66以形成接触间隔件，工艺进行到图16所示的工艺。形成注入掩模270，并执行注入工艺172以将掺杂剂掺杂到器件区域100中。在注入期间，间隔件层66的未去除的水平部分可以有助于减少对下方的源极/漏极区域142的注入损伤。在注入工艺172之后，移除注入掩模270，随后对间隔件层66进行各向异性蚀刻，从而形成接触间隔件166'和266。得到的结构如图17所示。后续工艺与图13至图15所示基本相同，在此不再赘述。得到的FinFET 190和290也与图15中所示的基本相同。
图18示意性地示出了根据一些实施例的间隔件163、接触间隔件166'和接触插塞186中的注入掺杂剂的分布。该分布在栅极堆叠150的中间高度获得。线191代表一种可能的分布。由于如图13所示的清洁工艺中对间隔件166'的蚀刻，在图11所示的工艺中引入的掺杂剂的峰值浓度可能在清洁工艺之后暴露的侧壁处。结果，由于随后的扩散，最终结构(图15)中掺杂剂的峰值浓度可能在接触间隔件166'和接触插塞186之间的界面处。当进行倾斜注入并且掺杂剂更深地注入到接触间隔件166'和间隔件163中时，掺杂剂的峰值浓度可以在如线192、193或194所示的位置处。
本公开的实施例具有一些有利特征。通过采用本公开的实施例，与常规工艺相比，减少了由于形成接触插塞的各种工艺而导致的源极/漏极区域的掺杂剂损失。在常规工艺中，掺杂剂的注入是在形成接触开口之后，并且在沉积和各向异性蚀刻间隔件层以形成接触间隔件之前执行。因此，由于间隔件层的各向异性蚀刻导致已经注入的掺杂剂中的掺杂剂损失，所以掺杂剂损失严重。在本公开的实施例中，由于注入是在各向异性蚀刻之后执行的，因此不存在因各向异性蚀刻造成的掺杂剂损失。因此，本公开实施例中的掺杂剂损失低于常规工艺。例如，多个实验样品表明，根据本公开实施例形成的样品的源极/漏极区域中的最终掺杂剂浓度比使用常规工艺形成的样品的源极/漏极区域中高了约6％。
此外，由于经注入的接触间隔件在清洁工艺期间比未注入的接触间隔件具有更高的蚀刻速率，因此补偿了由注入工艺引起的接触间隔件的扩展，并且扩展的接触间隔件的厚度可以未注入时减少更多。所得的接触插塞186的宽度(临界尺寸)因此可以恢复到与接触插塞(例如接触插塞286)相同的值，并且接触插塞宽度的晶圆内均匀性得到改善。例如，采用本公开的实施例形成一些样品晶圆。接触插塞186和286的宽度之间的平均差小于约0.2nm(或小于约0.1nm)，并且小于平均宽度的约2％或1％。作为比较，如果使用常规工艺，接触插塞186的平均宽度小于接触插塞286的平均宽度，平均差约为1nm，并且可能高达平均宽度的约7％。
根据本公开的一些实施例，一种方法，包括：形成第一源极/漏极区域；在所述第一源极/漏极区域上方形成电介质层；蚀刻所述电介质层以形成第一接触开口，其中所述第一源极/漏极区域暴露于所述第一接触开口；沉积延伸到所述第一接触开口中的电介质间隔件层；蚀刻所述电介质间隔件层以在所述第一接触开口中形成第一接触间隔件；在所述电介质间隔件层被沉积之后，通过所述第一接触开口向所述第一源极/漏极区域中注入掺杂剂；以及形成第一接触插塞以填充所述第一接触开口。
在实施例中，所述掺杂剂被注入到所述第一接触间隔件上。在实施例中，所述掺杂剂穿过所述电介质间隔件层的底部而到达所述第一源极/漏极区域。在实施例中，形成所述第一源极/漏极区域包括原位掺杂p型掺杂剂，并且其中，通过所述注入引入的掺杂剂也是p型的。在实施例中，注入所述掺杂剂导致所述第一接触开口的宽度减小第一量，并且所述方法包括：在将所述掺杂剂注入所述第一源极/漏极区域中之后并且形成所述第一接触插塞以填充所述第一接触开口之前的时间，执行清洁工艺以去除所述第一源极/漏极区域上的氧化物层，其中在所述清洁工艺中，所述第一接触开口的宽度增加第二量，所述第二量等于或大于所述第一量。
在实施例中，所述第二量大于所述第一量。在实施例中，蚀刻所述电介质层包括蚀刻层间电介质和蚀刻所述层间电介质下方的接触蚀刻停止层。在实施例中，在蚀刻所述电介质层以形成所述第一接触开口之后，所述电介质层的一部分留在所述第一接触开口的相对侧上以形成附加的间隔件。在实施例中，所述方法还包括：形成第二源极/漏极区域；蚀刻所述电介质层以形成第二接触开口，其中所述第二源极/漏极区域暴露于所述第二接触开口；蚀刻所述电介质间隔件层以在所述第二接触开口中形成第二接触间隔件，其中在所述掺杂剂被注入时，所述第二接触间隔件被掩蔽而不被注入；以及形成第二接触插塞以填充所述第二接触开口。在实施例中，所述第一源极/漏极区域为p型，所述第二源极/漏极区域为n型。
根据本公开的一些实施例，一种方法，包括：蚀刻层间电介质和所述层间电介质下方的接触蚀刻停止层以形成第一接触开口和第二接触开口，其中第一源极/漏极区域和第二源极/漏极区域分别在所述第一接触开口和所述第二接触开口下方并暴露于所述第一接触开口和所述第二接触开口；沉积延伸到所述第一接触开口和所述第二接触开口中的电介质间隔件层；蚀刻所述电介质间隔件层以在所述第一接触开口中形成第一接触间隔件，并在所述第二接触开口中形成第二接触间隔件；在所述第二接触间隔件和所述第二源极/漏极区域上方形成注入掩模；通过所述第一接触开口向所述第一源极/漏极区域中注入掺杂剂；以及去除所述注入掩模。
在实施例中，所述方法还包括：在所述注入掩模被去除之后，执行蚀刻工艺以去除所述第一源极/漏极区域上的第一氧化物层和所述第二源极/漏极区域上的第二氧化物层。在实施例中，在所述注入之前，所述第一接触间隔件具有第一厚度，并且在所述注入之后，所述第一接触间隔件具有大于所述第一厚度的第二厚度，并且其中，在所述蚀刻工艺之后，所述第一接触间隔件具有等于或小于所述第一厚度的第三厚度。在实施例中，所述第一源极/漏极区域和所述第二源极/漏极区域具有相反的导电类型。在实施例中，所述第一源极/漏极区域和所述第二源极/漏极区域具有相同的导电类型。在实施例中，通过所述注入而注入的掺杂剂具有与所述第一源极/漏极区域相同的导电类型。在实施例中，通过所述注入而注入的掺杂剂具有与所述第二源极/漏极区域相反的导电类型。
根据本公开的一些实施例，一种结构，包括：第一半导体区域；所述第一半导体区域上的第一栅极堆叠位于；所述第一栅极堆叠的一侧的第一源极/漏极区域，其中所述第一源极/漏极区域具有第一导电类型；所述第一源极/漏极区域上方的第一硅化物区；所述第一硅化物区域上方的第一接触插塞；环绕并接触所述第一接触插塞的第一接触间隔件；以及在所述第一接触插塞和所述第一接触间隔件中的所述第一导电类型的掺杂剂，其中所述掺杂剂在所述第一接触间隔件中或者在所述第一接触间隔件和所述第一接触插塞之间的界面处具有峰值浓度。
在实施例中，所述峰值浓度在所述界面处。在实施例中，所述结构还包括：第二半导体区域；所述第二半导体区域上的第二栅极堆叠；位于所述第二栅极堆叠的一侧的第二源极/漏极区域，其中所述第二源极/漏极区域具有所述第一导电类型相反的第二导电类型；所述第二源极/漏极区域上方的第二硅化物区域；所述第二硅化物区域上方的第二接触插塞，其中所述第一接触插塞和所述第二接触插塞具有基本相同的宽度；以及环绕并接触所述第二接触插塞的第二接触间隔件，其中所述第一接触间隔件和所述第二接触间隔件由相同的电介质材料形成，并且其中所述第二接触间隔件比所述第一接触间隔件更薄。
以上概述了几个实施例的特征，以便本领域技术人员可以更好地理解本公开的各个方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改用于执行相同目的和/或实现本文介绍的实施例的相同优点的其他过程和结构的基础。本领域技术人员也应该意识到，这样的等价结构并不脱离本公开的精神和范围，并且他们可以在不脱离本公开的精神和范围的情况下对本文进行各种改动、替换和变更。
示例1.一种制造半导体结构的方法，包括：形成第一源极/漏极区域；在所述第一源极/漏极区域上方形成电介质层；蚀刻所述电介质层以形成第一接触开口，其中所述第一源极/漏极区域暴露于所述第一接触开口；沉积延伸到所述第一接触开口中的电介质间隔件层；蚀刻所述电介质间隔件层以在所述第一接触开口中形成第一接触间隔件；在所述电介质间隔件层被沉积之后，通过所述第一接触开口向所述第一源极/漏极区域中注入掺杂剂；以及形成第一接触插塞以填充所述第一接触开口。
示例2.根据示例1所述的方法，其中，所述掺杂剂被注入到所述第一接触间隔件上。
示例3.根据示例1所述的方法，其中，所述掺杂剂穿过所述电介质间隔件层的底部而到达所述第一源极/漏极区域。
示例4.根据示例1所述的方法，其中，形成所述第一源极/漏极区域包括原位掺杂p型掺杂剂，并且其中，通过所述注入引入的掺杂剂也是p型的。
示例5.根据示例1所述的方法，其中，注入所述掺杂剂导致所述第一接触开口的宽度减小第一量，并且所述方法包括：在将所述掺杂剂注入所述第一源极/漏极区域中之后并且形成所述第一接触插塞以填充所述第一接触开口之前的时间，执行清洁工艺以去除所述第一源极/漏极区域上的氧化物层，其中所述清洁工艺导致所述第一接触开口的宽度增加第二量，所述第二量等于或大于所述第一量。
示例6.根据示例5所述的方法，其中，所述第二量大于所述第一量。
示例7.根据示例1所述的方法，其中，蚀刻所述电介质层包括蚀刻层间电介质和蚀刻所述层间电介质下方的接触蚀刻停止层。
示例8.根据示例1所述的方法，其中，在蚀刻所述电介质层以形成所述第一接触开口之后，所述电介质层的一部分留在所述第一接触开口的相对侧上以形成附加的间隔件。
示例9.根据示例1所述的方法，还包括：形成第二源极/漏极区域；蚀刻所述电介质层以形成第二接触开口，其中所述第二源极/漏极区域暴露于所述第二接触开口；蚀刻所述电介质间隔件层以在所述第二接触开口中形成第二接触间隔件，其中在所述掺杂剂被注入时，所述第二接触间隔件被掩蔽而不被注入；以及形成第二接触插塞以填充所述第二接触开口。
示例10.根据示例9所述的方法，其中，所述第一源极/漏极区域为p型，所述第二源极/漏极区域为n型。
示例11.一种制造半导体结构的方法，包括：蚀刻层间电介质和所述层间电介质下方的接触蚀刻停止层以形成第一接触开口和第二接触开口，其中第一源极/漏极区域和第二源极/漏极区域分别在所述第一接触开口和所述第二接触开口下方并暴露于所述第一接触开口和所述第二接触开口；沉积延伸到所述第一接触开口和所述第二接触开口中的电介质间隔件层；蚀刻所述电介质间隔件层以在所述第一接触开口中形成第一接触间隔件，并在所述第二接触开口中形成第二接触间隔件；在所述第二接触间隔件和所述第二源极/漏极区域上方形成注入掩模；通过所述第一接触开口向所述第一源极/漏极区域中注入掺杂剂；以及去除所述注入掩模。
示例12.根据示例11所述的方法，还包括：在所述注入掩模被去除之后，执行蚀刻工艺以去除所述第一源极/漏极区域上的第一氧化物层和所述第二源极/漏极区域上的第二氧化物层。
示例13.根据示例12所述的方法，其中，在所述注入之前，所述第一接触间隔件具有第一厚度，并且在所述注入之后，所述第一接触间隔件具有大于所述第一厚度的第二厚度，并且其中，在所述蚀刻工艺之后，所述第一接触间隔件具有等于或小于所述第一厚度的第三厚度。
示例14.根据示例11所述的方法，其中，所述第一源极/漏极区域和所述第二源极/漏极区域具有相反的导电类型。
示例15.根据示例11所述的方法，其中，所述第一源极/漏极区域和所述第二源极/漏极区域具有相同的导电类型。
示例16.根据示例11所述的方法，其中，通过所述注入而注入的掺杂剂具有与所述第一源极/漏极区域相同的导电类型。
示例17.根据示例16所述的方法，其中，通过所述注入而注入的掺杂剂具有与所述第二源极/漏极区域相反的导电类型。
示例18.一种半导体结构，包括：第一半导体区域；所述第一半导体区域上的第一栅极堆叠；位于所述第一栅极堆叠的一侧的第一源极/漏极区域，其中所述第一源极/漏极区域具有第一导电类型；所述第一源极/漏极区域上方的第一硅化物区域；所述第一硅化物区域上方的第一接触插塞；环绕并接触所述第一接触插塞的第一接触间隔件；以及在所述第一接触插塞和所述第一接触间隔件中的所述第一导电类型的掺杂剂，其中所述掺杂剂在所述第一接触间隔件中或者在所述第一接触间隔件和所述第一接触插塞之间的界面处具有峰值浓度。
示例19.根据示例18所述的结构，其中，所述峰值浓度在所述界面处。
示例20.根据示例18所述的结构，还包括：第二半导体区域；所述第二半导体区域上的第二栅极堆叠；位于所述第二栅极堆叠的一侧的第二源极/漏极区域，其中所述第二源极/漏极区域具有与所述第一导电类型相反的第二导电类型；所述第二源极/漏极区域上方的第二硅化物区域；所述第二硅化物区域上方的第二接触插塞，其中所述第一接触插塞和所述第二接触插塞具有相同的宽度；以及环绕并接触所述第二接触插塞的第二接触间隔件，其中所述第一接触间隔件和所述第二接触间隔件由相同的电介质材料形成，并且其中所述第二接触间隔件比所述第一接触间隔件更薄。

Claims (10)

1.一种制造半导体结构的方法，包括：
形成第一源极/漏极区域；
在所述第一源极/漏极区域上方形成电介质层；
蚀刻所述电介质层以形成第一接触开口，其中所述第一源极/漏极区域暴露于所述第一接触开口；
沉积延伸到所述第一接触开口中的电介质间隔件层；
蚀刻所述电介质间隔件层以在所述第一接触开口中形成第一接触间隔件；
在所述电介质间隔件层被沉积之后，通过所述第一接触开口向所述第一源极/漏极区域中注入掺杂剂；以及
形成第一接触插塞以填充所述第一接触开口。
2.根据权利要求1所述的方法，其中，所述掺杂剂被注入到所述第一接触间隔件上。
3.根据权利要求1所述的方法，其中，所述掺杂剂穿过所述电介质间隔件层的底部而到达所述第一源极/漏极区域。
4.根据权利要求1所述的方法，其中，形成所述第一源极/漏极区域包括原位掺杂p型掺杂剂，并且其中，通过所述注入引入的掺杂剂也是p型的。
5.根据权利要求1所述的方法，其中，注入所述掺杂剂导致所述第一接触开口的宽度减小第一量，并且所述方法包括：
在将所述掺杂剂注入所述第一源极/漏极区域中之后并且形成所述第一接触插塞以填充所述第一接触开口之前的时间，执行清洁工艺以去除所述第一源极/漏极区域上的氧化物层，其中所述清洁工艺导致所述第一接触开口的宽度增加第二量，所述第二量等于或大于所述第一量。
6.根据权利要求5所述的方法，其中，所述第二量大于所述第一量。
7.根据权利要求1所述的方法，其中，蚀刻所述电介质层包括蚀刻层间电介质和蚀刻所述层间电介质下方的接触蚀刻停止层。
8.根据权利要求1所述的方法，其中，在蚀刻所述电介质层以形成所述第一接触开口之后，所述电介质层的一部分留在所述第一接触开口的相对侧上以形成附加的间隔件。
9.一种制造半导体结构的方法，包括：
蚀刻层间电介质和所述层间电介质下方的接触蚀刻停止层以形成第一接触开口和第二接触开口，其中第一源极/漏极区域和第二源极/漏极区域分别在所述第一接触开口和所述第二接触开口下方并暴露于所述第一接触开口和所述第二接触开口；
沉积延伸到所述第一接触开口和所述第二接触开口中的电介质间隔件层；
蚀刻所述电介质间隔件层以在所述第一接触开口中形成第一接触间隔件，并在所述第二接触开口中形成第二接触间隔件；
在所述第二接触间隔件和所述第二源极/漏极区域上方形成注入掩模；
通过所述第一接触开口向所述第一源极/漏极区域中注入掺杂剂；以及
去除所述注入掩模。
10.一种半导体结构，包括：
第一半导体区域；
所述第一半导体区域上的第一栅极堆叠；
位于所述第一栅极堆叠的一侧的第一源极/漏极区域，其中所述第一源极/漏极区域具有第一导电类型；
所述第一源极/漏极区域上方的第一硅化物区域；
所述第一硅化物区域上方的第一接触插塞；
环绕并接触所述第一接触插塞的第一接触间隔件；以及
在所述第一接触插塞和所述第一接触间隔件中的所述第一导电类型的掺杂剂，其中所述掺杂剂在所述第一接触间隔件中或者在所述第一接触间隔件和所述第一接触插塞之间的界面处具有峰值浓度。
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