DE102022103347A1 - Kontaktbildung mit verringertem dotiermittelverlust und grösseren abmessungen - Google Patents

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Meng-Han Chou
Yi-Syuan Siao
Su-Hao LIU
Huicheng Chang
Yee-Chia Yeo
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    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

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Abstract

Ein Verfahren umfasst das Bilden einer Source/Drainregion, das Bilden einer Dielektrikumschicht über der Source/Drainregion und das Ätzen der Dielektrikumschicht zum Bilden einer Kontaktöffnung. Die Source/Drainregion ist über die Kontaktöffnung freigelegt. Das Verfahren umfasst ferner das Abscheiden einer Dielektrikumabstandsschicht, die sich in die Kontaktöffnung hinein erstreckt, das Ätzen der Dielektrikumabstandsschicht, um einen Kontaktabstandhalter in der Kontaktöffnung zu bilden, das Implantieren eines Dotiermittels in die Source/Drainregion durch die Kontaktöffnung, nachdem die Dielektrikumabstandsschicht abgeschieden wurde, und das Bilden eines Kontaktsteckers, um die Kontaktöffnung zu füllen.

Description

  • PRIORITÄTSANSPRUCH UND QUERVERWEIS
  • Diese Anmeldung beansprucht die Priorität der folgenden provisorisch eingereichten U.S.-Patentanmeldung: Anmeldung Nr. 63/226,834, eingereicht am 29. Juli 2021, mit dem Titel „MD Implant Sequence Change for Dopant Loss Prevention and MD_CD Enlargement“, die hiermit durch Verweis aufgenommen wird.
  • HINTERGRUND
  • Mit der zunehmenden Verkleinerung integrierter Schaltungen werden auch die jeweiligen Bildungsprozesse immer schwieriger, und es kann zu Problemen kommen, wo bisher keine Probleme aufgetreten sind. Beim Bilden von Fin-Field-Effect-Transistoren (FinFETs) beispielsweise werden die Source/Drainregionen immer kleiner, wodurch der Kontaktwiderstand immer weiter zunimmt.
  • Figurenliste
  • Aspekte dieser Offenbarung werden am besten aus der folgenden ausführlichen Beschreibung verstanden, wenn sie zusammen mit den beigefügten Figuren gelesen wird. Es wird darauf hingewiesen, dass verschiedene Elemente nicht maßstabsgetreu gezeichnet sind, wie es in der Branche üblich ist. Tatsächlich können die Abmessungen der verschiedenen Elemente zugunsten einer klaren Erläuterung willkürlich vergrößert oder verkleinert sein.
    • Die 1 bis 6, 7A, 7B, 8A, 8B und 9 bis 15 illustrieren Querschnittsansichten und perspektivische Ansichten von Zwischenstufen beim Bilden von Fin-Field-Effect-Transistoren (FinFETs) und Kontaktsteckern nach einigen Ausführungsformen.
    • Die 16 und 17 illustrieren Querschnittsansichten von Zwischenstufen beim Bilden von FinFETs und Kontaktstecker nach einigen Ausführungsformen.
    • 18 illustrieren die Verteilung eines implantierten Dotiermittels in einem FinFET Nach einigen Ausführungsformen.
    • 19 illustriert einen Prozessablauf zum Bilden von FinFETs nach einigen Ausführungsformen.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele verschiedene Ausführungsformen oder Beispiele zur Umsetzung verschiedener Elemente der Erfindung bereit. Spezifische Beispiele von Komponenten und Anordnungen sind nachfolgend beschrieben, um diese Offenbarung zu vereinfachen. Diese sind natürlich nur Beispiele, die nicht als einschränkend zu verstehen sind. Beispielsweise kann das Bilden eines ersten Elements oder eines zweiten Elements in der folgenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Element in direktem Kontakt gebildet sind, und es kann außerdem Ausführungsformen umfassen, in denen weitere Elemente zwischen dem ersten und dem zweiten Element gebildet werden können, sodass das erste und das zweite Element nicht in direktem Kontakt stehen müssen. Weiterhin kann diese Offenbarung Bezugsziffern und/oder -buchstaben der verschiedenen Beispiele wiederholen. Diese Wiederholung dient der Einfachheit und Klarheit und diktiert nicht für sich eine Beziehung zwischen den verschiedenen besprochenen Ausführungsformen und/oder Einrichtungen.
  • Ferner können räumlich relative Begriffe wie „darunterliegend“, „unter“, „unterer“, „darüberliegend“, „oberer“ und dergleichen hierin für eine einfachere Beschreibung verwendet werden, um die Beziehung eines Elements oder Merkmals zu einem oder mehreren anderen Element(en) oder Merkmal(en) wie in den Figuren illustriert zu beschreiben. Die räumlich relativen Begriffe sollen zusätzlich zu der Ausrichtung, die in den Figuren dargestellt ist, verschiedene Ausrichtungen der Vorrichtung in der Verwendung oder im Betrieb umfassen. Die Vorrichtung kann anderweitig ausgerichtet sein (um 90 Grad gedreht oder in einer anderen Ausrichtung) und die räumlich relativen Bezeichnungen, die hierin verwendet werden, können ebenfalls entsprechend ausgelegt werden.
  • Ein Verfahren zum Bilden von Kontaktsteckern für Transistoren und die Verfahren zum Bilden derselben werden nach verschiedenen Ausführungsformen bereitgestellt. Nach einigen Ausführungsformen wird ein Transistor gebildet. Dann wird eine Kontaktöffnung gebildet, die die Source/Drainregion des Transistors freigelegt. Dann wird eine konforme Dielektrikumabstandsschicht gebildet, die sich in die Kontaktöffnung erstreckt und dann geätzt wird, um einen Kontaktabstandhalter zu bilden. Dann wird ein Implantationsverfahren ausgeführt, um ein Dotiermittel in die Source/Drainregion und den Kontaktabstandhalter zu implantieren. In der Kontaktöffnung werden dann eine Silizidregion und ein Kontaktstecker gebildet. Indem der Implantationsprozess nach dem Bilden des Kontaktabstandhalters ausgeführt wird, wird die Seitenabmessung des Kontaktsteckers durch die Implantation nicht wesentlich verringert. Außerdem wird der Dotiermittelverlust in der Source/Drainregion verringert. Die Zwischenstufen beim Bilden der Transistoren werden nach einigen Ausführungsformen illustriert. In einigen illustrierten Ausführungsformen wird das Bilden von „Fin-Field-Effect“-Transistoren (FinFETs) als ein Beispiel verwendet, um das Konzept dieser Offenbarung zu erklären. Andere Transistoren, wie planare Transistoren, Gate-All-Around-Transistoren (GAA-Transistoren) usw., können ebenfalls das Konzept dieser Offenbarung übernehmen. Einige Variationen einiger Ausführungsformen sind besprochen. In den verschiedenen Ansichten und illustrativen Ausführungsformen sind durchgehend gleiche Bezugsziffern verwendet, um gleiche Elemente zu bezeichnen.
  • Die 1 bis 6, 7A, 7B, 8A, 8B und 9 bis 15 illustrieren Querschnittsansichten und perspektivische Ansichten von Zwischenstufen beim Bilden von Transistoren (die beispielsweise FinFETs sein können) nach einigen Ausführungsformen dieser Offenbarung. Die Prozesse werden auch schematisch in dem Prozessablauf 300 aus 19 widergespiegelt.
  • 1 illustriert eine perspektivische Ansicht einer Ausgangsstruktur. Die Ausgangsstruktur umfasst den Wafer 10, zu dem ferner das Substrat 20 gehört. Der Wafer 10 umfasst eine Vorrichtungsregion 100 und eine Vorrichtungsregion 200, die jeweils einen Transistor bilden. Nach einigen Ausführungsformen dieser Offenbarung sind die in den Vorrichtungsregionen 100 und 200 gebildeten Transistoren von entgegengesetztem Typ. Beispielsweise kann der Transistor, der in der Vorrichtungsregion 100 gebildet ist, ein p-Transistor sein, und der Transistor in der Vorrichtungsregion 200 kann ein n-Transistor sein. Nach anderen Ausführungsformen kann der in der Vorrichtungsregion 100 gebildete Transistor ein n-Transistor sein, und der in der Vorrichtungsregion 200 gebildete Transistor kann ein p-Transistor sein. Nach anderen Ausführungsformen sind die in den Vorrichtungsregionen 100 und 200 gebildeten Transistoren vom gleichen Leitfähigkeitstyp, wie etwa p oder n.
  • Bei dem Substrat 20 kann es sich um ein Halbleitersubstrat handeln, das ein Siliziumsubstrat, ein Siliziumgermaniumsubstrat oder ein aus anderen Halbleitermaterialien gebildetes Substrat sein kann. Nach einigen Ausführungsformen umfasst das Substrat 20 ein Bulk-Siliziumsubstrat und eine Epitaxieschicht aus Siliziumgermanium (SiGe) oder eine Germaniumschicht (ohne Silizium darin) über dem Bulk-Siliziumsubstrat. Das Substrat 20 kann mit einer p- oder n-Verunreinigung dotiert sein. Isolierungsregionen 22, wie z. B. Shallow-Trench-Isolation-Regionen (STI-Regionen), können so gebildet sein, dass sie sich in das Substrat 20 erstrecken. Die Abschnitte des Substrats 20 zwischen benachbarten STI-Regionen 22 werden als Halbleiterstreifen 124 und 224 bezeichnet, die sich in den Vorrichtungsregionen 100 bzw. 200 befinden.
  • Die STI-Regionen 22 können ein Auskleidungsoxid (nicht gezeigt) umfassen. Das Auskleidungsoxid kann aus einem thermischen Oxid gebildet sein, das durch Wärmeoxidierung einer Flächenschicht des Substrats 20 gebildet wird. Das Auskleidungsoxid kann auch eine abgeschiedene Siliziumoxidschicht sein, die beispielsweise durch Atomlagenabscheidung (ALD), hochdichte plasmachemische Gasphasenabscheidung (HDPCVD) oder chemische Gasphasenabscheidung (CVD) gebildet wird. STI-Regionen 22 können auch ein Dielektrikum über dem Auskleidungsoxid umfassen, wobei das Dielektrikum unter Verwendung von fließfähiger chemischer Gasphasenabscheidung (FCVD), Spin-Coating oder dergleichen gebildet werden kann.
  • Mit Verweis auf 2 sind die STI-Regionen 22 ausgeschnitten, sodass die oberen Abschnitte der Halbleiterstreifen 124 und 224 höher als die oberen Flächen 122A und 222A der benachbarten STI-Regionen 22 herausragen, um vorspringende Finnen 124' bzw. 224' zu bilden. Der jeweilige Prozess ist als Prozess 302 im Prozessablauf 300 aus 19 illustriert. Das Ätzen kann mit einem Trockenätzprozess ausgeführt werden, bei dem beispielsweise NH3 und NF3 als Ätzgase verwendet werden. Während des Ätzprozesses kann Plasma zum Ätzen erzeugt werden. Argon kann ebenfalls umfasst sein. Nach alternativen Ausführungsformen dieser Offenbarung wird das Ausschneiden von STI-Regionen 22 unter Verwendung eines Nassätzprozesses ausgeführt. Die Ätzchemikalie kann beispielsweise verdünnte HF-Lösung umfassen.
  • In oben illustrierten Ausführungsformen können die Finnen durch jedes geeignete Verfahren strukturiert sein. Beispielsweise können die Finnen unter Verwendung eines oder mehrerer Fotolithografieprozesse strukturiert werden, darunter Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse. Allgemein kombinieren Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse Fotolithografie- und selbstausgerichtete Prozesse, was die Erstellung von Strukturen erlaubt, die beispielsweise Abstände aufweisen, die kleiner sind als es sonst unter Verwendung eines einzelnen direkten Fotolithografieprozesses möglich wäre. Beispielsweise wird in einer Ausführungsform eine Opferschicht über einem Substrat gebildet und unter Verwendung eines Fotolithografieprozesses strukturiert. Abstandhalter werden entlang der strukturierten Opferschicht unter Verwendung eines selbstausgerichteten Prozesses gebildet. Die Opferschicht wird dann entfernt und die verbleibenden Abstandhalter oder Dorne können dann verwendet werden, um die Finnen zu strukturieren.
  • Mit Verweis auf 3 sind an den oberen Flächen und den Seitenwänden der vorstehenden Finnen 124' bzw. 224' Dummygatestapel 130 und 230 gebildet. Der jeweilige Prozess ist als Prozess 304 im Prozessablauf 300 aus 19 illustriert. Der Dummygatestapel 130 kann Dummygatedielektrika 132 und Dummygateelektroden 134 über den Dummygatedielektrika 132 umfassen. Der Dummygatestapel 230 kann Dummygatedielektrika 232 und Dummygateelektroden 234 über den Dummygatedielektrika 232 umfassen. Die Dummygatedielektrika 132 und 232 können durch Wärmeoxidierung, chemische Oxidation oder einen Abscheidungsprozess gebildet sein und können beispielsweise aus Siliziumoxid gebildet werden oder dieses umfassen. 3 illustriert die abgeschiedenen Gatedielektrika 132 und 232, die horizontale Abschnitte umfassen, die sich über die STI-Regionen 22 erstrecken. Andernfalls werden die Dummygatedielektrika 132 und 232, wenn die Dummygatedielektrika 132 und 232 durch Oxidation gebildet werden, auf den Flächen der vorstehenden Finnen 124' und 224' gebildet und umfassen keine horizontalen Abschnitte auf den STI-Regionen 22.
  • Die Dummygateelektroden 134 und 234 können beispielsweise aus amorphem Silizium oder Polysilizium gebildet sein, es können jedoch auch andere Materialien wie amorpher Kohlenstoff verwendet werden. Die Dummygatestapel 130 und 230 können auch Hartmaskenschichten 136 bzw. 236 umfassen. Die Hartmaskenschichten 136 und 236 können aus Siliziumnitrid, Siliziumcarbonitrid oder dergleichen oder aus mehreren Schichten davon gebildet sein. Jeder der Dummygatestapel 130 und 230 überquert eine einzelne oder mehrere vorstehende Finnen 124' bzw. 224'.
  • Dann werden Gateabstandhalter 138 und 238 an den Seitenwänden der Dummygatestapel 130 bzw. 230 gebildet. In der Zwischenzeit können an den Seitenwänden der vorstehenden Finnen 124' und 224' auch Finnenabstandhalter (nicht gezeigt) gebildet sein. Nach einigen Ausführungsformen dieser Offenbarung sind die Gateabstandhalter 138 und 238 aus einem oder mehreren Dielektrika wie Siliziumoxynitrid (SiON), Siliziumoxycarbonitrid (SiOCN), Siliziumnitrid oder dergleichen gebildet und können eine einschichtige Struktur oder eine Mehrschichtenstruktur mit mehreren Dielektrikumschichten aufweisen. Die Gateabstandhalter 138 und 238 können beispielsweise eine dielektrische Unterschicht mit niedrigem k-Wert und eine dielektrische Unterschicht ohne niedrigen k-Wert umfassen. Das Bilden der Gateabstandhalter 138 und 238 kann einen oder mehrere konforme Abscheidungsprozesse umfassen, gefolgt von einem oder mehreren anisotropen Ätzprozessen. Die konformen Abscheidungsprozesse können mittels ALD, CVD oder dergleichen ausgeführt werden.
  • Dann wird ein Ätzprozess ausgeführt, um die Abschnitte der vorstehenden Finnen 124' und 224' zu ätzen, die nicht von den entsprechenden Dummygatestapeln 130 und 230 und den Gateabstandhaltern 138 und 238 bedeckt sind, was zu der in 4 dargestellten Struktur führt. Der jeweilige Prozess ist als Prozess 306 im Prozessablauf 300 aus 19 illustriert. Der Ätzprozess kann anisotrop sein, sodass die Abschnitte der Finnen 124' und 224', die direkt unter dem jeweiligen Dummygatestapel 130/230 und den Gateabstandhaltern 138/238 liegen, geschützt sind und nicht geätzt werden. Die oberen Flächen der ausgeschnittenen Halbleiterstreifen 124 und 224 können nach einigen Ausführungsformen niedriger sein als die oberen Flächen der benachbarten STI-Regionen 22. Entsprechend werden zwischen den STI-Regionen 22 Ausschnitte 140 und 240 gebildet. Das Ausschneiden in den Vorrichtungsregionen 100 und 200 kann in einem gemeinsamen Ätzprozess oder in getrennten Prozessen ausgeführt werden, und die Tiefen der Ausschnitte 140 können gleich wie oder unterschiedlich von den Tiefen der Ausschnitte 240 sein.
  • Dann werden Epitaxieregionen (Source/Drainregionen) durch selektives Aufbauen von Halbleitermaterialien in den Ausschnitten 140 und 240 gebildet, was zu der in 5 dargestellten Struktur führt. Der jeweilige Prozess ist als Prozess 308 im Prozessablauf 300 aus 19 illustriert. Das Material der Epitaxieregionen hängt davon ab, ob die entsprechende Vorrichtungsregion zum Bilden eines p-Transistors oder eines n-Transistors dient. Nach einigen Ausführungsformen, wenn der jeweilige Transistor ein p-Transistor ist, können die entsprechenden Epitaxieregionen 142 oder 242 mit Bor dotiertes Siliziumgermanium (SiGeB), Siliziumbor (SiB) oder dergleichen oder mehrere Schichten davon umfassen, die p-Schichten sind. Nach einigen Ausführungsformen, wenn der jeweilige Transistor ein n-Transistor ist, können die entsprechenden Epitaxieregionen 142 oder 242 aus Siliziumphosphor (SiP), Siliziumkohlenstoffphosphor (SiCP), Siliziumarsen (SiAs) oder dergleichen oder aus mehreren Schichten davon gebildet sein, die n-Schichten sind, oder diese umfassen. Wenn die Epitaxieregionen 142 und 242 entgegengesetzte Leitfähigkeitstypen aufweisen, werden die Epitaxieregionen 142 und 242 in getrennten Prozessen ausgeführt und unter Verwendung unterschiedlicher Masken (nicht gezeigt) gebildet.
  • Nachdem die Ausschnitte 140 und 240 mit dem Epitaxie-Halbleitermaterial gefüllt sind, führt das weitere epitaktische Wachstum der Epitaxieregionen 142 und 242 zu einer horizontalen Ausdehnung der Epitaxieregionen 142 und 242, und es können Facetten gebildet werden. Die aus benachbarten Ausschnitten aufgebauten Epitaxieregionen können zu einer großen Epitaxieregion verschmolzen werden oder als einzelne Epitaxieregionen bestehen bleiben, wenn sie nicht verschmolzen werden. Die Epitaxieregionen 142 und 242 bilden die Source/Drainregionen der jeweiligen Transistoren und können auch als Source/Drainregionen 142 bzw. 242 bezeichnet werden.
  • 6 illustriert eine perspektivische Ansicht für die Abscheidung der Kontaktätzstoppschicht (CESL) 46 und des Zwischenschichtdielektrikums (ILD) 48. Der jeweilige Prozess ist als Prozess 310 im Prozessablauf 300 aus 19 illustriert. Nach einigen Ausführungsformen dieser Offenbarung ist CESL 46 aus Siliziumnitrid, Siliziumcarbonitrid oder dergleichen gebildet. CESL 46 kann durch einen konformen Abscheidungsprozess wie beispielsweise ALD oder CVD gebildet sein. ILD 48 wird über CESL 46 gebildet und kann beispielsweise durch FCVD, Spin-Coating, CVD oder dergleichen gebildet sein. ILD 48 kann aus Phosphorsilicatglas (PSG), Borsilicatglas (BSG), bordotiertem Phosphorsilicatglas (BPSG), Tetraethylorthosilicatoxid (TEOS) oder dergleichen gebildet sein. Ein Planarisierungsprozess wie ein chemisch-mechanischer Politurprozess (CMP-Prozess) oder ein mechanischer Schleifprozess wird ausgeführt, um die oberen Flächen des CESL 46, ILD 48, der Dummygatestapel 130 und 230 und der Gateabstandhalter 138 und 238 zueinander zu ebnen.
  • Nachdem die in 6 gezeigte Struktur gebildet wurde, werden die Dummygatestapel 130 und 230, darunter die Hartmaskenschichten 136 und 236, die Dummygateelektroden 134 und 234 und die Dummygatedielektrika 132 und 232 gegen Metallgates und Ersatzgatedielektrika ausgetauscht, die Ersatzgatestapel bilden. Der jeweilige Prozess ist als Prozess 312 im Prozessablauf 300 aus 19 illustriert. Um die Ersatzgates zu bilden, werden die in 6 gezeigten Ersatzgatestapel 130 und 230 durch Ätzprozesse entfernt, wobei Gräben zwischen den Gateabstandhaltern 138 bzw. zwischen den Gateabstandhaltern 238 entstehen. Die oberen Flächen und die Seitenwände der vorspringenden Finnen 124' und 224' sind durch die entstehenden Gräben freigelegt.
  • Die Ersatzgatestapel 150 und 250 werden dann in den Gräben gebildet, wie in den 7A und 7B illustriert, die eine perspektivische Ansicht und eine Querschnittsansicht von Abschnitten des Wafers 10 zeigen. Nach einigen Ausführungsformen dieser Offenbarung umfassen Ersatzgatestapel 150 Gatedielektrika 152 und Gateelektroden 158 über den entsprechenden Gatedielektrika 152. Ersatzgatestapel 250 umfassen Gatedielektrika 252 und Gateelektroden 258 über den entsprechenden Gatedielektrika 252. Die Gatedielektrika 152 und 252 umfassen die Grenzflächenschichten (ILs) 154 und 254 und die darüberliegenden Dielektrika mit hohem k-Wert 156 bzw. 256, wie in 7B gezeigt. Die ILs 154 und 254 werden auf den freigelegten Flächen der vorstehenden Finnen 124' bzw. 224' gebildet. Jede der ILs 154 und 254 können eine Oxidschicht wie eine Siliziumoxidschicht umfassen, die durch die Wärmeoxidierung der Flächenschichten der vorspringenden Finnen 124' und 224', einen chemischen Oxidationsprozess oder einen Abscheidungsprozess gebildet wird.
  • In 7B sind die in 7A gezeigten Querschnitte 7B bis 7B illustriert. Wie in 7B gezeigt ist, können die Gatedielektrika 152 und 252 ferner Dielektrikumschichten 156 und 256 mit hohem k-Wert umfassen, die über den ILs 154 bzw. 254 gebildet sind. Die Dielektrikumschichten 156 und 256 können mit hohem k-Wert aus einem Dielektrikum mit hohem k-Wert wie Hafniumoxid, Lanthanoxid, Aluminiumoxid, Zirkoniumoxid, Siliziumnitrid oder dergleichen gebildet sein oder dieses umfassen. Die Dielektrizitätskonstante (k-Wert) des Dielektrikums mit hohem k-Wert ist höher als 3,9 und kann höher als ca. 7,0 sein. Die Dielektrikumschichten 156 und 256 mit hohem k-Wert sind als konforme Schichten gebildet und erstrecken sich auf den Seitenwänden der vorstehenden Finnen 124' und 224' und den Seitenwänden der Gateabstandhalter 138 und 238. Nach einigen Ausführungsformen dieser Offenbarung werden die Dielektrikumschichten mit hohem k-Wert 156 und 256 unter Verwendung von ALD oder CVD gebildet.
  • Es ist zu beachten, dass zwar 7B die oberen Flächen der Epitaxieregionen 142 und 242 als komplanar mit den oberen Flächen der vorstehenden Finnen 124' und 224' illustriert, die oberen Flächen der Epitaxieregionen 142 und 242 jedoch höher sein können als die oberen Flächen der entsprechenden vorstehenden Finnen 124' und 224'.
  • Die Gateelektroden 158 und 258 (7B) können mehrere gestapelte leitfähigen Unterschichten umfassen. Das Bilden der Gateelektroden 158 und 258 kann konforme Abscheidungsprozesse wie ALD oder CVD umfassen, sodass die Dicken der vertikalen Abschnitte und die Dicke der horizontalen Abschnitte der gestapelten leitfähigen Unterschichten im Wesentlichen gleich sind.
  • Die Gateelektroden 158 und 258 können eine Metallschicht 158A bzw. 258A umfassen, die jeweils eine Diffusionssperrschicht und eine (oder mehrere) Austrittsarbeitsschicht(en) (nicht separat gezeigt) über der Diffusionssperrschicht umfassen. Die Diffusionssperrschicht kann aus Titannitrid (TiN) gebildet sein, das mit Silizium dotiert sein kann (muss dies jedoch nicht). Die Austrittsarbeitsschicht bestimmt die Austrittsarbeit des entsprechenden Gates und umfasst mindestens eine Schicht, oder mehrere Schichten, die aus verschiedenen Materialien gebildet sind. Das Material der Austrittsarbeitsschicht ist danach gewählt, ob der jeweilige FinFET ein n-FinFET oder ein p-FinFET ist. Wenn beispielsweise eine Vorrichtungsregion 100 eine p-Vorrichtungsregion ist, kann die Austrittsarbeitsschicht in der Metallschicht 158A eine TiN-Schicht umfassen. Wenn die Vorrichtungsregion 200 eine n-Vorrichtungsregion ist, kann die entsprechende Austrittsarbeitsschicht in der Metallschicht 258A eine aluminiumhaltige Metallschicht (wie TiAl, TiAlC, TiAlN oder dergleichen) umfassen. Nach der Abscheidung der Austrittsarbeitsschicht(en) wird eine Sperrschicht, bei der es sich um eine weitere TiN-Schicht handeln kann, gebildet.
  • Die Gateelektroden 158 und 258 können auch entsprechende Füllmetalle 158B und 258B umfassen, die die verbleibenden Gräben ausfüllen, wenn die Gräben nicht vollständig von der jeweiligen Metallschicht 158A und 258A gefüllt wurden. Das Füllmetall kann beispielsweise aus Wolfram oder Kobalt gebildet sein. Nach dem Bilden des Füllmaterials wird ein Planarisierungsprozess, wie z. B. ein CMP-Prozess oder ein mechanischer Schleifprozess, ausgeführt, sodass die Abschnitte der abgeschiedenen Schichten über ILD 48 entfernt werden. Der verbleibende Abschnitt der Gatedielektrika 152/252 und die Gateelektroden 158/258 werden nachfolgend als Ersatzgatestapel 150 und 250 bezeichnet.
  • Nach einigen Ausführungsformen werden dann selbstausrichtende Gatemasken 160 und 260 gebildet. Der jeweilige Prozess ist auch als Prozess 312 im Prozessablauf 300 aus 19 illustriert. Die selbstausrichtenden Gatemasken 160 und 260 sind selbstausrichtend zu den darunterliegenden Ersatzgatestapeln 150 und 250. Sie sind aus einem oder mehreren Dielektrika wie ZrO2, Al2O3, SiON, SiCN, SiO2 oder dergleichen gebildet. Der Bildungsprozess kann das Ausschneiden der Ersatzgatestapel 150 und 250 durch Ätzen zum Bilden von Ausschnitten, das Einfüllen des Dielektrikums in die Ausschnitte und das Ausführen eines Planarisierungsprozesses zur Entfernung überschüssiger Abschnitte des Dielektrikums umfassen. Die oberen Flächen der Gatemasken 160 und 260, der Gateabstandhalter 138 und 238, der CESL 46 und der ILD 48 können hier im Wesentlichen komplanar sein.
  • Mit Verweis auf die 8A und 8B werden ILD 48 und CESL 46 geätzt, um Source/Drainkontaktöffnungen 162 und 262 zu bilden. Der jeweilige Prozess ist als Prozess 314 im Prozessablauf 300 aus 19 illustriert. 8B illustriert den Querschnitt 8B bis 8B wie in 8A dargestellt. Die CESL 46 wird beim Ätzen der ILD 48 als Ätzstoppschicht verwendet, und dann wird die CESL 46 geätzt, wodurch die darunter liegenden Source/Drainregionen 142 und 242 freigelegt werden. Die Kontaktöffnungen 162 und 262 können gleichzeitig oder getrennt gebildet werden. Aufgrund der Überätzung können sich die Öffnungen 162 und 262 geringfügig in die Source/Drainregionen 142 und 242 erstrecken, wie in 8B gezeigt ist.
  • Mit Verweis auf 8B verbleiben nach dem Bilden der Kontaktöffnungen 162 und 262 einige Abschnitte von CESL 46 und ILD 48 auf einer Seite oder auf beiden Seiten der jeweiligen Kontaktöffnungen 162 und 262 nach einigen Ausführungsformen. Die entsprechenden verbleibenden Abschnitte von CESL 46 und ILD 48 werden auch als Abschnitte der Abstandhalter in den nachfolgenden Dotiermittelimplantations- und Silizidierungsprozessen verwendet. Entsprechend werden die verbleibenden Abschnitte von CESL 46 und ILD 48 auf den entgegengesetzten Seiten der Kontaktöffnungen 162 und 262 als Abstandhalter 163 und 263 bezeichnet. Nach alternativen Ausführungsformen werden die Abschnitte von CESL 46 und ILD 48 zwischen benachbarten Gateabstandhaltern 138 und zwischen benachbarten Gateabstandhaltern 238 vollständig entfernt. Daher sind die Seitenwände der Gateabstandhalter 138 und 238 an den entsprechenden Kontaktöffnungen 162 bzw. 262 freigelegt.
  • Die freigelegten Flächen der Source/Drainregionen 142 und 242 können oxidiert werden, beispielsweise wenn sie offener Luft oder anderen sauerstoffhaltigen Gasen und/oder feuchtigkeitshaltigen Gasen ausgesetzt sind. Die Oxidation kann auch durch einen Reinigungsprozess verursacht werden, das nach dem Bilden der Kontaktöffnungen 162 und 262 ausgeführt wird und bei dem die Reinigungslösung Wasser umfassen kann. Die Oxidation führt zum Bilden von Oxidschichten 164 und 264 auf den freigelegten Flächen der Source/Drainregionen 142 bzw. 242. Die Oxidschichten 164 und 264 können Siliziumoxid, Siliziumgermaniumoxid oder dergleichen umfassen, je nach dem Material der darunterliegenden Source/Drainregionen 142 und 242. Nach einigen Ausführungsformen haben die Oxidschichten 164 und 264 Dicken im Bereich zwischen etwa 2 nm und etwa 4 nm.
  • Nach einigen Ausführungsformen haben die Kontaktöffnungen 162 und 262 die gleichen Seitenabmessungen, wie z. B. die gleichen Längen, Breiten, Durchmesser usw. Beispielsweise kann die Breite W1 der Kontaktöffnung 162 gleich der Breite W2 der Kontaktöffnung 262 sein. Die Breiten W1 und W2 können auf den mittleren Höhen der Gatestapel 150 bzw. 250 gemessen werden. Außerdem kann die Kontaktöffnung 162 in der Mitte zwischen benachbarten Gateabstandhaltern 138 und die Kontaktöffnung 262 in der Mitte zwischen benachbarten Gateabstandhaltern 238 gebildet sein. Entsprechend kann die Dicke T1 des Abstandhalters 163 gleich der Dicke T2 des Abstandhalters 263 sein, wobei die Dicken T1 und T2 auch auf den mittleren Höhen der entsprechenden Gatestapel 150 bzw. 250 gemessen werden.
  • Mit Verweis auf 9 ist die Dielektrikumabstandsschicht 66 so gebildet, dass sie sich in die Kontaktöffnungen 162 bzw. 262 und auf die Seitenwände von CESL 46 und ILD 48 erstreckt. Der jeweilige Prozess ist als Prozess 316 im Prozessablauf 300 aus 19 illustriert. Die Dielektrikumabstandsschicht 66 erstreckt sich auch auf den Seitenwänden der Source/Drainregionen 142 und 242, wie aus der Form der Source/Drainregionen 142 und 242 in 8A ersichtlich ist. Nach einigen Ausführungsformen dieser Offenbarung wird die Dielektrikumabstandsschicht 66 durch einen konformen Abscheidungsprozess wie CVD oder ALD gebildet. Bei der Dielektrikumabstandsschicht 66 kann es sich um eine Dielektrikumschicht mit hohem k-Wert von mehr als 3,9 handeln, sodass sie eine gute Isolierfähigkeit aufweist. Die in Frage kommenden Materialien umfassen SiN, SiOCN, AlxOy, HfO2 oder dergleichen. Die Dicke der Dielektrikumabstandsschicht 66 kann beispielsweise im Bereich zwischen etwa 2 nm und etwa 6 nm liegen.
  • Mit Verweis auf 10 wird ein anisotroper Ätzprozess ausgeführt, sodass die horizontalen Abschnitte der Dielektrikumabstandsschicht 66 entfernt werden und die vertikalen Abschnitte der Dielektrikumabstandsschicht 66 innerhalb der Kontaktöffnungen 162 und 262 verbleiben, um Kontaktabstandhalter 166 bzw. 266 zu bilden. Der jeweilige Prozess ist als Prozess 318 im Prozessablauf 300 aus 19 illustriert. Jeder der Kontaktabstandhalter 166 und 266 kann von der Oberseite des Wafers 10 aus gesehen einen Ring bilden. Da die Abschnitte der Dielektrikumschicht 66 in den Kontaktöffnungen 162 und 262 die gleiche Dicke haben und ferner die Breiten W1 und W2 (die Breiten der Kontaktöffnungen 162 und 262 ohne die Kontaktabstandhalter 166 und 266) gleich groß sind, kann die Breite W3 der Kontaktöffnung 162 gleich der Breite W4 der Kontaktöffnung 262 sein. Die Breiten W3 und W4 können auf den mittleren Höhen der Gatestapel 150 bzw. 250 gemessen werden.
  • Mit Verweis auf 11 wird die Implantationsmaske 270 gebildet. Die Implantationsmaske 270 kann einen Fotolack umfassen und kann eine Einschichtmaske, eine Dreischichtmaske, eine Vierschichtmaske oder dergleichen sein. Der jeweilige Prozess ist als Prozess 320 im Prozessablauf 300 aus 19 illustriert. Die Implantationsmaske 270 wird strukturiert, wobei ein verbleibender Abschnitt die Struktur in der Vorrichtungsregion 200 abdeckt, während die Struktur in Figur 100 freigelegt bleibt.
  • Als nächstes wird ein Implantationsprozess 172 ausgeführt, um ein Dotiermittel in die Vorrichtungsregion 100 zu implantieren. Der jeweilige Prozess ist als Prozess 322 im Prozessablauf 300 aus 19 illustriert. Das Dotiermittel ist vom gleichen Leitfähigkeitstyp wie der Transistor, der in der Vorrichtungsregion 100 gebildet wird. Wenn beispielsweise ein p-Transistor in der Vorrichtungsregion 100 gebildet werden soll (und die Source/Drainregionen 142 vom p-Typ sind), ist das implantierte Dotiermittel ebenfalls vom p-Typ und kann Bor, BF2, Gallium, Indium oder dergleichen oder Kombinationen davon umfassen. Wenn in der Vorrichtungsregion 100 ein n-Transistor gebildet werden soll (und die Source/Drainregionen 142 vom n-Typ sind), kann das implantierte Dotiermittel Arsen, Phosphor, Antimon oder Kombinationen davon umfassen. Durch selektives Maskieren der Vorrichtungsregion 200 und Implantieren in die Source/Drainregionen 142 können die Vorrichtungen in den Vorrichtungsregionen 100 und 200 unterschiedlich behandelt werden. Wenn beispielsweise ein p-Transistor und ein n-Transistor in den Vorrichtungsregionen 100 bzw. 200 gebildet werden sollen, kann das p-Dotiermittel implantiert werden, um die p-Dotiermittelkonzentration in der Source/Drainregion 142 zu erhöhen (sodass der Source/Drainwiderstand verringert werden kann), während die n-Dotiermittelkonzentration in den Source/Drainregionen 242 unverändert bleibt. Wenn die Vorrichtungen in den Vorrichtungsregionen 100 und 200 vom gleichen Leitfähigkeitstyp sind, wie etwa p oder n, kann die selektive Implantation auch zur Feinabstimmung der Vorrichtungsleistung der Transistoren in den Vorrichtungsregionen 100 und 200 verwendet werden, sodass die Transistoren eine unterschiedliche Leistung aufweisen können.
  • Die Implantationsenergie des Implantationsprozesses 172 kann im Bereich zwischen etwa 0,3 keV und etwa 50 keV liegen. Der Implantationsprozess 172 führt dazu, dass der obere Abschnitt der Source/Drainregion 142 implantiert wird, um das Dotiermittel darin zu umfassen, während der untere Abschnitt der Source/Drainregion 142 nicht implantiert wird. Die Implantationsdosis kann in einem Bereich zwischen etwa 5E13 /cm2 und etwa 1E16 /cm2 liegen. Die Implantation kann vertikal oder geneigt erfolgen, wobei der Neigungswinkel kleiner als etwa 60 Grad sein kann. Während der Implantation kann die Temperatur des Wafers erhöht werden, beispielsweise in einem Bereich zwischen etwa 100 °C und etwa 500 °C.
  • 11 illustriert schematisch die implantierten Regionen, die mit der entsprechenden Notation der implantierten Regionen, gefolgt vom Zeichen „'“ gekennzeichnet sind. So können beispielsweise der implantierte obere Abschnitt von Source/Drain 142, die Kontaktabstandhalter 166 und die Gatemasken 160 alternativ als 142', 166' bzw. 160' bezeichnet werden. Es können auch Abstandhalter 163 implantiert werden. Durch die Implantation vergrößert sich das Volumen der implantierten Abschnitte aufgrund der Implantationsschäden und der Zugabe des implantierten Dotiermittels. Die Dicken der Abstandhalter 163 und 166 werden als T1' bzw. T3' bezeichnet, wobei die Dicke T1' größer ist als die Dicke T1 (10) und die Dicke T3' größer ist als die Dicke T3 (10). Die Dicken T1 und T3 sind die Dicken der Abstandhalter 163 bzw. 166 bevor der Implantationsprozess ausgeführt wird. Außerdem kann die Dicke T1' größer als die Dicke T2 der Abstandhalter 263 und die Dicke T3' größer als die Dicke T4 der Abstandhalter 266 sein.
  • Nach einigen Ausführungsformen ist die Gesamtdicke (T1' + T3') um eine Differenz im Bereich zwischen etwa 2 Å und etwa 1 nm größer als die Gesamtdicke (T1 + T3) (10, vor dem Implantationsprozess). Außerdem haben die Abstandhalter 263 und 266 eine Gesamtdicke (T2 + T4), die gleich der Gesamtdicke (T1 + T3) sein kann. Entsprechend ist auch die Gesamtdicke (T1' + T3') der Kontaktabstandhalter 163' und 166' größer als die Gesamtdicke (T2 + T4) der Kontaktabstandhalter 263 und 266. Die Ausdehnung der Kontaktabstandhalter 163' und 166' kann zu einer ungünstigen Verringerung der Breite der nachfolgend gebildeten Kontaktstecker und zu einer ungünstigen Erhöhung des Kontaktwiderstands führen.
  • Aufgrund der Maskierung der Vorrichtungsregion 200 während des Implantationsprozesses 172 können die Kontaktabstandhalter 266 und die Abstandhalter 263 (und die ILD 48 und CESL 46 in den Abstandhaltern 263) frei von dem implantierten Dotiermittel wie Bor, Gallium, Indium oder dergleichen sein, je nach dem im Implantationsprozess 172 verwendeten Dotiermittel. Außerdem darf in der Vorrichtungsregion 200 kein Dotiermittel implantiert werden, der denselben Leitfähigkeitstyp wie die Source/Drainregionen 242 aufweist. Wenn es sich bei den Source/Drainregionen 242 beispielsweise um n-Regionen handelt, können die Kontaktabstandhalter 266 und die Abstandhalter 263 in dem entstehenden FinFET 290 (15) frei von Phosphor, Arsen, Antimon oder dergleichen sein.
  • Nach dem Implantationsprozess wird die Implantationsmaske 270 entfernt. Die sich daraus ergebende Struktur ist in 12 illustriert. Der jeweilige Prozess ist als Prozess 324 im Prozessablauf 300 aus 19 illustriert. Die beiden Oxidschichten 164 und 264 sind freigelegt. Durch die Implantation dehnen sich die Kontaktabstandhalter 163 und 166' seitlich aus, während sich die Kontaktabstandhalter 263 und 266 nicht ausdehnen, sodass W3' der Kontaktöffnung 162 kleiner ist als W4 der Kontaktöffnung 262.
  • In einem nachfolgenden Prozess wird ein Reinigungsprozess ausgeführt, um die Oxidschichten 164 und 264 zu entfernen und die Source/Drainregionen 142 und 242 zu belichten. Der jeweilige Prozess ist als Prozess 326 im Prozessablauf 300 aus 19 illustriert. Die sich daraus ergebende Struktur ist in 13 gezeigt. Nach einigen Ausführungsformen kann der Reinigungsprozess unter Verwendung eines Gemischs aus NF3 und NH3, eines Gemischs aus HF und NH3 oder dergleichen ausgeführt werden, wenn eine Trockenreinigung verwendet wird. Der Reinigungsprozess kann auch mit verdünnter HF-Lösung ausgeführt werden, wenn eine Nassreinigung verwendet wird. Während des Reinigungsprozesses werden die beiden Kontaktabstandhalter 166' und 266 der Reinigungschemikalie ausgesetzt und ebenfalls ausgedünnt, obwohl die Kontaktabstandhalter 166' und 266 mit einer geringeren Ätzrate ausgedünnt werden als die entsprechenden Oxidschichten 164 und 264. Die entstehenden Dicken der Kontaktabstandhalter 166' und 266 werden als Dicken T3" bzw. T4" bezeichnet, die kleiner sind als die Dicken T3' bzw. T4 in 11. Nach einigen Ausführungsformen können die Dicken der Abstandhalter 166' und 266 um Werte im Bereich zwischen etwa 0,5 nm und etwa 2 nm verringert werden.
  • Die implantierten Kontaktabstandhalter 166' haben eine höhere Ätzrate als der Kontaktabstandhalter 266. Entsprechend wird die erhöhte Dicke der Kontaktabstandhalter 166' (aufgrund der Implantation) durch die höhere Ätzrate der Kontaktabstandhalter 166' im Vergleich zu den Kontaktabstandhaltern 266 kompensiert (stärker verringert). Indem der Implantationsprozess nach statt vor dem Bilden der Kontaktabstandhalter 166' (166) ausgeführt wird, wird die Auswirkung der Implantation auf die Dicke der Kontaktabstandhalter 166' zumindest verringert oder im Wesentlichen eliminiert. Beispielsweise ist die Dicke T3" kleiner als die Dicke T3' (11) und kann gleich, kleiner oder größer als die Dicke T3 (10) sein.
  • Außerdem wird durch das Ausführen des Implantationsprozesses nach dem Bilden von Kontaktabstandhaltern 166 (166') der Dickenunterschied ((T1' + T3") - (T2 + T4")) verringert und kann eliminiert werden, wobei (T1' + T3") die Gesamtdicke der Kontaktabstandhalter 163 und 166' und (T2 + T4") die Gesamtdicke der Kontaktabstandhalter 263 und 266 ist. Beispielsweise kann der Dickenunterschied kleiner als etwa 0,5 nm und kleiner als etwa 0,2 nm sein. Außerdem kann in 13 W3" der Kontaktöffnung 162 gleich, kleiner oder größer als W4" der Kontaktöffnung 262 sein. Alternativ kann die Breite der Öffnung 162 durch die Implantation um einen ersten Betrag verringert werden, und die Reinigung und der Ausdünnungsprozess führen zu einer Vergrößerung der Breite der Öffnung 162 um einen zweiten Betrag. Der zweite Betrag kann gleich, größer oder kleiner als der erste Betrag sein. Nach einigen Ausführungsformen wird der Reinigungsprozess (wie etwa die Chemikalie und/oder die Zeitdauer) so angepasst, dass die Breite W3" gleich der Breite W4" ist und die Breite des entstehenden Kontaktsteckers maximiert wird, während der durch den Kontaktabstandhalter 166 bereitgestellte Schutz nicht beeinträchtigt wird. Außerdem kann die Dicke T1' größer sein als die Dicke T2, und die Dicke T3" wird kleiner sein als die Dicke T4".
  • Die 14 und 15 illustrieren das Bilden von Source/Drainsilizidregionen. Mit Verweis auf 14 wird die Metallschicht 76 (wie etwa eine Titanschicht oder eine Kobaltschicht) beispielsweise unter Verwendung der physischen Gasphasenabscheidung (PVD) abgeschieden. Die Sperrschicht 78, bei der es sich um eine Metallnitridschicht wie eine Titannitridschicht oder eine Tantalnitridschicht handeln kann, wird dann über der Metallschicht 76 abgeschieden. Der jeweilige Prozess ist als Prozess 328 im Prozessablauf 300 aus 19 illustriert. Die Sperrschicht 78 kann durch Nitrieren einer oberen Schicht der Metallschicht 76 gebildet werden, wobei die untere Schicht der Metallschicht 76 nicht nitriert wird. Alternativ kann die Sperrschicht 78 durch einen Abscheidungsprozess wie einen CVD-Prozess oder einen ALD-Prozess gebildet werden. Die Metallschicht 76 und die Sperrschicht 78 können beide gleichförmig sein und sich in die Kontaktöffnungen 162 und 262 erstrecken.
  • Dann wird ein Temperprozess ausgeführt, um die Metallschicht 76 mit dem Silizium (und gegebenenfalls Germanium) in den Source/Drainregionen 142 und 242 reagieren zu lassen. So werden die Source/Drainsilizidregionen 180 und 280 gebildet, wie in 15 gezeigt. Der jeweilige Prozess ist als Prozess 330 im Prozessablauf 300 aus 19 illustriert. Der Temperprozess kann durch schnelles thermisches Tempern (RTA), Tempern im Ofen oder dergleichen ausgeführt werden. Einige Seitenwandabschnitte der Metallschicht 76 verbleiben nach dem Silizidierungsprozess.
  • Nach einigen Ausführungsformen werden die Sperrschicht 78 und die verbleibende Metallschicht 76 entfernt. Dann werden zusätzliche Sperrschichten 182 und 282 gebildet, wie in 15 gezeigt ist. Nach einigen Ausführungsformen sind die Sperrschichten 182 und 282 auch aus Titannitrid, Tantalnitrid oder dergleichen gebildet. Dann wird ein metallisches Material über und in Kontakt mit den Sperrschichten 182 und 282 abgeschieden. Das metallische Material kann Wolfram, Kobalt oder dergleichen umfassen. Dann wird ein Planarisierungsprozess wie ein CMP-Prozess oder ein mechanischer Schleifprozess ausgeführt, um überschüssige Abschnitte der Sperrschichten 182 und 282 und des metallischen Materials zu entfernen. Die übrigen metallischen Materialabschnitte werden als Metallregionen 184 und 284 bezeichnet. Die Diffusionssperre 182 und die Metallregion 184 bilden zusammen den Source/Drainkontaktstecker 186, und die Diffusionssperre 282 und die Metallregion 284 bilden zusammen den Source/Drainkontaktstecker 286. Der jeweilige Prozess ist als Prozess 332 im Prozessablauf 300 aus 19 illustriert. FinFETs 190 und 290 werden so gebildet.
  • Nach alternativen Ausführungsformen kann die Sperrschicht 78 und die verbleibenden Metallschichten 76 nicht entfernt werden, sondern die Sperrschicht 78 kann durch Ätzen zurückgezogen werden, sodass ihre obere Fläche niedriger ist als die obere Fläche der ILD 48 und die Öffnung daher breitere obere Abschnitte aufweist, um das Füllen der Lücken zu erleichtern. Die zusätzlichen Sperrschichten 182 und 282 werden auf der zurückgezogenen Sperrschicht 78 (nicht gezeigt) und den verbleibenden Abschnitten der Metallschicht 76 gebildet. Die Metallregionen 184 und 284 sind ferner auf den zusätzlichen Sperrschichten 182 und 282 gebildet.
  • Die 16 und 17 illustrieren Querschnittsansichten von Zwischenstufen beim Bilden von FinFETs und die entsprechenden Kontaktstecker nach alternativen Ausführungsformen dieser Offenbarung. Diese Ausführungsformen ähneln den vorherigen Ausführungsformen, mit der Ausnahme, dass die Implantation vor und nicht nach dem anisotropen Ätzen der Abstandhalterschicht zum Bilden von Kontaktabstandhaltern ausgeführt wird. Sofern nichts anders spezifiziert ist, sind die Materialien und die Bildungsprozesse der Komponenten in diesen Ausführungsformen im Wesentlichen dieselben wie ihre gleichen Bauteile, die durch gleiche Bezugsziffern in den vorhergehenden Ausführungsformen, die in den vorhergehenden Figuren gezeigt sind. Die Einzelheiten zu dem Bildungsprozess und den Materialien der Komponenten aus den 16 und 17 können daher in der Erklärung der vorhergehenden Ausführungsformen gefunden werden.
  • Die anfänglichen Prozesse dieser Ausführungsformen sind dieselbe wie in 1 bis 6, 7A, 7B, 8A, 8B und 9 gezeigt. Anstelle des Ätzens der Abstandhalterschicht 66 zum Bilden von Kontaktabstandhaltern wird dann der in 16 gezeigte Prozess angewendet. Die Implantationsmaske 270 wird gebildet, und der Implantationsprozess 172 wird ausgeführt, um Dotiermittel in die Vorrichtungsregion 100 zu dotieren. Während der Implantation können die nicht entfernten horizontalen Abschnitte der Abstandsschicht 66 dazu beitragen, die Implantationsschäden an der darunter liegenden Source/Drainregion 142 zu verringern. Nach dem Implantationsprozess 172 wird die Implantationsmaske 270 entfernt, gefolgt vom anisotropen Ätzen der Abstandhalterschicht 66, sodass die Kontaktabstandhalter 166' und 266 gebildet werden. Die entstehende Struktur ist in 17 dargestellt. Die nachfolgenden Prozesse sind im Wesentlichen dieselben wie in den 13 bis 15 gezeigt und werden hier nicht wiederholt. Die entstehenden FinFETs 190 und 290 sind ebenfalls im Wesentlichen identisch mit den in 15 gezeigten.
  • 18 illustriert schematisch die Verteilung des implantierten Dotiermittels im Abstandhalter 163, im Kontaktabstandhalter 166' und im Kontaktstecker 186 Nach einigen Ausführungsformen. Die Verteilung wird in der mittleren Höhe des Gatestapels 150 erhalten. Linie 191 stellt eine wahrscheinliche Verteilung dar. Aufgrund des Ätzens des Abstandhalters 166' während des Reinigungsprozesses, wie in 13 gezeigt ist, kann die Spitzenkonzentration des Dotiermittels, der bei dem in 11 dargestellten Prozess eingeführt wird, nach dem Reinigungsprozess an der freigelegten Seitenwand liegen. Daher kann die Spitzenkonzentration des Dotiermittels in der endgültigen Struktur (15) aufgrund der nachfolgenden Diffusion an der Grenzfläche zwischen dem Kontaktabstandhalter 166' und dem Kontaktstecker 186 liegen. Wenn eine Kippimplantation ausgeführt wird und das Dotiermittel tiefer in den Kontaktabstandhalter 166' und den Abstandhalter 163 implantiert wird, kann die Spitzenkonzentration des Dotiermittels an den durch die Linien 192, 193 oder 194 dargestellten Positionen liegen.
  • Die Ausführungsformen dieser Offenbarung weisen einige vorteilhafte Elemente auf. Durch die Anwendung der Ausführungsformen dieser Offenbarung wird der Dotiermittelverlust aus den Source/Drainregionen aufgrund der verschiedenen Prozesse zum Bilden von Kontaktstecker im Vergleich zu konventionellen Prozessen verringert. Bei konventionellen Prozessen wird die Implantation des Dotiermittels nach dem Bilden der Kontaktöffnung und vor dem Abscheiden und dem anisotropen Ätzen der Abstandhalterschicht zum Bilden von Kontaktabstandhaltern ausgeführt. Da das anisotrope Ätzen der Abstandhalterschicht zu Dotiermittelverlusten im bereits implantierten Dotiermittel führt, ist der Dotiermittelverlust entsprechend hoch. Da die Implantation nach dem anisotropen Ätzen ausgeführt wird, gibt es bei den Ausführungsformen dieser Offenbarung keinen durch das anisotrope Ätzen verursachten Dotiermittelverlust. Der Dotiermittelverlust in den Ausführungsformen dieser Offenbarung ist daher geringer als bei konventionellen Prozessen. Beispielsweise haben mehrere experimentelle Proben gezeigt, dass die endgültige Dotiermittelkonzentration in den Source/Drainregionen der Proben, die nach den Ausführungsformen dieser Offenbarung hergestellt wurden, um etwa 6 Prozent höher ist als in den Source/Drainregionen der Proben, die mit konventionellen Prozessen gebildet wurden.
  • Da die implantierten Kontaktabstandhalter während der Reinigungsprozesse eine höhere Ätzrate aufweisen als die nicht implantierten Kontaktabstandhalter, wird außerdem die durch den Implantationsprozess verursachte Ausdehnung der Kontaktabstandhalter kompensiert, und die Dicke der erweiterten Kontaktabstandhalter kann stärker verringert werden, als wenn sie nicht implantiert sind. Die Breiten (kritische Abmessung) der entstehenden Kontaktstecker 186 können so auf die gleichen Werte wie die Kontaktstecker (z. B. Kontaktstecker 286) zurückgeführt werden, und die Gleichmäßigkeit der Breite der Kontaktstecker innerhalb der Wafer wird verbessert. Beispielsweise werden einige Beispielwafer gebildet, die die Ausführungsformen dieser Offenbarung annehmen. Der mittlere Unterschied zwischen den Breiten der Kontaktstecker 186 und 286 ist kleiner als etwa 0,2 nm (oder kleiner als etwa 0,1 nm) und ist kleiner als etwa 2 Prozent oder 1 Prozent der mittleren Breiten. Zum Vergleich ist bei Verwendung konventioneller Prozesse die durchschnittliche Breite der Kontaktstecker 186 kleiner als die durchschnittliche Breite des Kontaktsteckers 286, wobei der durchschnittliche Unterschied etwa 1 nm beträgt und bis zu etwa 7 % der durchschnittlichen Breiten ausmachen kann.
  • Nach einigen Ausführungsformen dieser Offenbarung umfasst ein Verfahren die folgenden Schritte: Bilden einer ersten Source/Drainregion; Bilden einer Dielektrikumschicht über der ersten Source/Drainregion; Ätzen der Dielektrikumschicht, um eine erste Kontaktöffnung zu bilden, wobei die erste Source/Drainregion durch die erste Kontaktöffnung freigelegt ist; Abscheiden einer Dielektrikumabstandsschicht, die sich in die erste Kontaktöffnung erstreckt; Ätzen der Dielektrikumabstandsschicht, um einen ersten Kontaktabstandhalter in der ersten Kontaktöffnung zu bilden; nach dem Abscheiden der Dielektrikumabstandsschicht, Implantieren eines Dotiermittels in die erste Source/Drainregion durch die erste Kontaktöffnung; und Bilden eines ersten Kontaktsteckers, um die erste Kontaktöffnung zu füllen.
  • In einer Ausführungsform wird das Dotiermittel auf den ersten Kontaktabstandhalter implantiert. In einer Ausführungsform durchdringt das Dotiermittel einen unteren Abschnitt der Dielektrikumabstandsschicht, um die erste Source/Drainregion zu erreichen. In einer Ausführungsform umfasst das Bilden der ersten Source/Drainregion die In-situ-Dotierung eines p-Dotiermittels, wobei das durch das Implantieren eingeführte Dotiermittel ebenfalls vom p-Typ ist. In einer Ausführungsform führt das Implantieren des Dotiermittels dazu, dass die Breite der ersten Kontaktöffnung um einen ersten Betrag verringert wird, und das Verfahren umfasst zu einem Zeitpunkt nach dem Implantieren des Dotiermittels in die erste Source/Drainregion und vor dem Bilden des ersten Kontaktsteckers zum Füllen der ersten Kontaktöffnung das Ausführen eines Reinigungsprozesses, um eine Oxidschicht auf dem ersten Source/Drain-Bereich zu entfernen, wobei in dem Reinigungsprozess die Breite der ersten Kontaktöffnung um einen zweiten Betrag erhöht wird, der gleich wie oder größer als der erste Betrag ist.
  • In einer Ausführungsform ist die zweite Menge größer als die erste Menge. In einer Ausführungsform umfasst das Ätzen der Dielektrikumschicht das Ätzen eines Zwischenschichtdielektrikums und das Ätzen einer unter dem Zwischenschichtdielektrikum liegenden Kontaktätzstoppschicht. In einer Ausführungsform wird nach dem Ätzen der Dielektrikumschicht zum Bilden der ersten Kontaktöffnung ein Abschnitt der Dielektrikumschicht auf entgegengesetzten Seiten der ersten Kontaktöffnung belassen, um zusätzliche Abstandhalter zu bilden. In einer Ausführungsform umfasst das Verfahren ferner das Bilden einer zweiten Source/Drainregion; das Ätzen der Dielektrikumschicht, um eine zweite Kontaktöffnung zu bilden, wobei die zweite Source/Drainregion durch die zweite Kontaktöffnung freigelegt ist; das Ätzen der Dielektrikumabstandsschicht, um einen zweiten Kontaktabstandhalter in der zweiten Kontaktöffnung zu bilden, wobei der zweite Kontaktabstandhalter beim Implantieren des Dotiermittels vor dem Implantieren maskiert wird; und das Bilden eines zweiten Kontaktsteckers, um die zweite Kontaktöffnung zu füllen. In einer Ausführungsform ist die erste Source/Drainregion vom p-Typ und die zweite Source/Drainregion vom Typ n.
  • Nach einigen Ausführungsformen dieser Offenbarung umfasst ein Verfahren das Ätzen eines Zwischenschichtdielektrikums und einer Kontaktätzstoppschicht, die unter dem Zwischenschichtdielektrikum liegt, um eine erste Kontaktöffnung und eine zweite Kontaktöffnung zu bilden, wobei eine erste Source/Drainregion und eine zweite Source/Drainregion unter der ersten Kontaktöffnung bzw. der zweiten Kontaktöffnung liegen und durch diese freigelegt sind; Abscheiden einer Dielektrikumabstandsschicht, die sich in die erste Kontaktöffnung und die zweite Kontaktöffnung erstreckt; Ätzen der Dielektrikumabstandsschicht, um einen ersten Kontaktabstandhalter in der ersten Kontaktöffnung und einen zweiten Kontaktabstandhalter in der zweiten Kontaktöffnung zu bilden; Bilden einer Implantationsmaske über dem zweiten Kontaktabstandhalter und der zweiten Source/Drainregion; Implantieren eines Dotiermittels in die erste Source/Drainregion durch die erste Kontaktöffnung; und Entfernen der Implantationsmaske.
  • In einer Ausführungsform umfasst das Verfahren ferner, dass nach dem Entfernen der Implantationsmaske ein Ätzprozess ausgeführt wird, um eine erste Oxidschicht auf der ersten Source/Drainregion und eine zweite Oxidschicht auf der zweiten Source/Drainregion zu entfernen. In einer Ausführungsform weist der erste Kontaktabstandhalter vor dem Implantieren eine erste Dicke auf, und nach dem Implantieren weist der erste Kontaktabstandhalter eine zweite Dicke auf, die größer als die erste Dicke ist, wobei nach dem Ätzprozess der erste Kontaktabstandhalter eine dritte Dicke aufweist, die gleich wie oder kleiner als die erste Dicke ist. In einer Ausführungsform sind die erste Source/Drainregion und die zweite Source/Drainregion von entgegengesetzten Leitfähigkeitstypen. In einer Ausführungsform sind die erste Source/Drainregion und die zweite Source/Drainregion vom gleichen Leitfähigkeitstyp. In einer Ausführungsform hat das durch das Implantieren implantierte Dotiermittel denselben Leitfähigkeitstyp wie die erste Source/Drainregion. In einer Ausführungsform hat das durch das Implantieren implantierte Dotiermittel einen der zweiten Source/Drainregion entgegengesetzten Leitfähigkeitstyp.
  • Nach einigen Ausführungsformen dieser Offenbarung umfasst eine Struktur eine erste Halbleiterregion; einen ersten Gatestapel auf der ersten Halbleiterregion; eine erste Source/Drainregion auf einer Seite des ersten Gatestapels, wobei die erste Source/Drainregion einen ersten Leitfähigkeitstyp aufweist; eine erste Silizidregion über der ersten Source/Drainregion; einen ersten Kontaktstecker über der ersten Silizidregion; einen ersten Kontaktabstandhalter, der den ersten Kontaktstecker umgibt und kontaktiert; und ein Dotiermittel des ersten Leitfähigkeitstyps in dem ersten Kontaktstecker und dem ersten Kontaktabstandhalter, wobei das Dotiermittel eine Spitzenkonzentration aufweist, die entweder in dem ersten Kontaktabstandhalter oder an einer Grenzfläche zwischen dem ersten Kontaktabstandhalter und dem ersten Kontaktstecker liegt.
  • In einer Ausführungsform liegt die Spitzenkonzentration an der Grenzfläche. In einer Ausführungsform umfasst die Struktur ferner eine zweite Halbleiterregion; einen zweiten Gatestapel auf der zweiten Halbleiterregion; eine zweite Source/Drainregion auf einer Seite des zweiten Gatestapels, wobei die zweite Source/Drainregion einen zweiten Leitfähigkeitstyp aufweist, der dem ersten Leitfähigkeitstyp entgegengesetzt ist; eine zweiten Silizidregion über der zweiten Source/Drainregion; einen zweiten Kontaktstecker über der zweiten Silizidregion, wobei der erste Kontaktstecker und der zweite Kontaktstecker im Wesentlichen die gleiche Breite aufweisen; und einen zweiten Kontaktabstandhalter, der den zweiten Kontaktstecker umgibt und berührt, wobei der erste Kontaktabstandhalter und der zweite Kontaktabstandhalter aus dem gleichen Dielektrikum gebildet sind und wobei der zweite Kontaktabstandhalter dünner als der erste Kontaktabstandhalter ist.
  • Die obigen Ausführungen skizzieren Elemente verschiedener Ausführungsformen, sodass Fachleute auf dem Gebiet die Aspekte dieser Offenbarung besser verstehen können. Fachleute auf dem Gebiet sollten beachten, dass sie diese Offenbarung leicht als Grundlage für das Design oder die Änderung anderer Prozesse und Strukturen verwenden können, um dieselben Zwecke auszuführen und/oder dieselben Vorteile der hierin eingeführten Ausführungsformen zu erreichen. Fachleute auf dem Gebiet sollten außerdem verstehen, dass solche entsprechenden Konstruktionen nicht vom Geist und Umfang dieser Offenbarung abweichen und dass sie verschiedene Änderungen, Ersetzungen und Abänderungen hieran vornehmen können, ohne vom Geist und Umfang dieser Offenbarung abzuweichen.

Claims (20)

  1. Verfahren umfassend: Bilden einer ersten Source/Drainregion; Bilden einer Dielektrikumschicht über der ersten Source/Drainregion; Ätzen der Dielektrikumschicht, um eine erste Kontaktöffnung zu bilden, wobei die erste Source/Drainregion durch die erste Kontaktöffnung freigelegt ist; Abscheiden einer Dielektrikumabstandsschicht, die sich in die erste Kontaktöffnung erstreckt; Ätzen der Dielektrikumabstandsschicht, um einen ersten Kontaktabstandhalter in der ersten Kontaktöffnung zu bilden; nach dem Abscheiden der Dielektrikumabstandsschicht, Implantieren eines Dotiermittels in die erste Source/Drainregion durch die erste Kontaktöffnung; und Bilden eines ersten Kontaktsteckers, um die erste Kontaktöffnung zu füllen.
  2. Verfahren nach Anspruch 1, wobei das Dotiermittel auf dem ersten Kontaktabstandhalter implantiert wird.
  3. Verfahren nach Anspruch 1, wobei das Dotiermittel einen unteren Abschnitt der Dielektrikumabstandsschicht durchdringt, um die ersten Source/Drainregion zu erreichen.
  4. Verfahren nach Anspruch 1, wobei das Bilden der ersten Source/Drainregion das In-situ-Dotieren eines p-Dotiermittels umfasst, und wobei das durch das Implantieren eingeführte Dotiermittel ebenfalls vom p-Typ ist.
  5. Verfahren nach Anspruch 1, wobei das Implantieren des Dotiermittels dazu führt, dass die Breite der ersten Kontaktöffnung um einen ersten Betrag verringert wird, und das Verfahren umfasst: zu einem Zeitpunkt nach dem Implantieren des Dotiermittels in die erste Source/Drainregion und vor dem Bilden des ersten Kontaktsteckers zum Füllen der ersten Kontaktöffnung, Ausführen eines Reinigungsprozesses zum Entfernen einer Oxidschicht auf der ersten Source/Drainregion, wobei der Reinigungsprozess dazu führt, dass die Breite der ersten Kontaktöffnung um einen zweiten Betrag vergrößert wird, der gleich wie oder größer als der erste Betrag ist.
  6. Verfahren nach Anspruch 5, wobei die zweite Menge größer ist als die erste Menge.
  7. Verfahren nach Anspruch 1, wobei das Ätzen der Dielektrikumschicht das Ätzen eines Zwischenschichtdielektrikums und das Ätzen einer unter dem Zwischenschichtdielektrikum liegenden Kontaktätzstoppschicht umfasst.
  8. Verfahren nach Anspruch 1, wobei nach dem Ätzen der Dielektrikumschicht zum Bilden der ersten Kontaktöffnung ein Abschnitt der Dielektrikumschicht auf gegenüberliegenden Seiten der ersten Kontaktöffnung verbleibt, um zusätzliche Abstandhalter zu bilden.
  9. Verfahren nach Anspruch 1, ferner umfassend: Bilden einer zweiten Source/Drainregion; Ätzen der Dielektrikumschicht, um eine zweite Kontaktöffnung zu bilden, wobei die zweite Source/Drainregion durch die zweite Kontaktöffnung freigelegt ist; Ätzen der Dielektrikumabstandsschicht, um einen zweiten Kontaktabstandhalter in der zweiten Kontaktöffnung zu bilden, wobei der zweite Kontaktabstandhalter beim Implantieren des Dotiermittels vor dem Implantieren maskiert wird; und Bilden eines zweiten Kontaktsteckers, um die zweite Kontaktöffnung zu füllen.
  10. Verfahren nach Anspruch 9, wobei die erste Source/Drainregion vom p-Typ ist und die zweite Source/Drainregion vom n-Typ ist.
  11. Verfahren umfassend: Ätzen eines Zwischenschichtdielektrikums und einer Kontaktätzstoppschicht, die unter dem Zwischenschichtdielektrikum liegt, um eine erste Kontaktöffnung und eine zweite Kontaktöffnung zu bilden, wobei eine erste Source/Drainregion und eine zweite Source/Drainregion unter der ersten Kontaktöffnung und der zweiten Kontaktöffnung liegen und durch diese freigelegt werden; Abscheiden einer Dielektrikumabstandsschicht, die sich in die erste Kontaktöffnung und die zweite Kontaktöffnung erstreckt; Ätzen der Dielektrikumabstandsschicht, um einen ersten Kontaktabstandhalter in der ersten Kontaktöffnung und einen zweiten Kontaktabstandhalter in der zweiten Kontaktöffnung zu bilden; Bilden einer Implantationsmaske über dem zweiten Kontaktabstandhalter und der zweiten Source/Drainregion; Implantieren eines Dotiermittels in die erste Source/Drainregion durch die erste Kontaktöffnung; und Entfernen der Implantationsmaske.
  12. Verfahren nach Anspruch 11, ferner umfassend, dass nach dem Entfernen der Implantationsmaske ein Ätzprozess ausgeführt wird, um eine erste Oxidschicht auf der ersten Source/Drainregion und eine zweite Oxidschicht auf der zweiten Source/Drainregion zu entfernen.
  13. Verfahren nach Anspruch 12, wobei der erste Kontaktabstandhalter vor dem Implantieren eine erste Dicke aufweist und der erste Kontaktabstandhalter nach dem Implantieren eine zweite Dicke aufweist, die größer als die erste Dicke ist, wobei nach dem Ätzprozess der erste Kontaktabstandhalter eine dritte Dicke aufweist, die gleich wie oder kleiner als die erste Dicke ist.
  14. Verfahren nach Anspruch 11, wobei die erste Source/Drainregion und die zweite Source/Drainregion entgegengesetzte Leitfähigkeitstypen aufweisen.
  15. Verfahren nach Anspruch 11, wobei die erste Source/Drainregion und die zweite Source/Drainregion einen gleichen Leitfähigkeitstyp aufweisen.
  16. Verfahren nach Anspruch 11, wobei das durch das Implantieren implantierte Dotiermittel einen gleichen Leitfähigkeitstyp wie die erste Source/Drainregion aufweist.
  17. Verfahren nach Anspruch 16, wobei das durch das Implantieren implantierte Dotiermittel einen entgegengesetzten Leitfähigkeitstyp aufweist wie die zweite Source/Drainregion.
  18. Struktur aufweisend: eine erste Halbleiterregion; einen ersten Gatestapel auf der ersten Halbleiterregion; eine erste Source/Drainregion auf einer Seite des ersten Gatestapels, wobei die erste Source/Drainregion einen ersten Leitfähigkeitstyp aufweist; eine erste Silizidregion über der ersten Source/Drainregion; einen ersten Kontaktstecker über der ersten Silizidregion; einen ersten Kontaktabstandhalter, der den ersten Kontaktstecker umgibt und kontaktiert; und ein Dotiermittel des ersten Leitfähigkeitstyps in dem ersten Kontaktstecker und dem ersten Kontaktabstandhalter, wobei das Dotiermittel eine Spitzenkonzentration aufweist, die entweder in dem ersten Kontaktabstandhalter oder an einer Grenzfläche zwischen dem ersten Kontaktabstandhalter und dem ersten Kontaktstecker liegt.
  19. Struktur nach Anspruch 18, wobei die Spitzenkonzentration an der Grenzfläche liegt.
  20. Struktur nach Anspruch 18, ferner aufweisend: eine zweite Halbleiterregion; einen zweiten Gatestapel auf der zweiten Halbleiterregion; eine zweite Source/Drainregion auf einer Seite des zweiten Gatestapels, wobei die zweite Source/Drainregion einen zweiten Leitfähigkeitstyp aufweist, der dem ersten Leitfähigkeitstyp entgegengesetzt ist; eine zweiten Silizidregion über der zweiten Source/Drainregion; einen zweiten Kontaktstecker über der zweiten Silizidregion, wobei der erste Kontaktstecker und der zweite Kontaktstecker im Wesentlichen die gleiche Breite aufweisen; und einen zweiten Kontaktabstandhalter, der den zweiten Kontaktstecker umgibt und berührt, wobei der erste Kontaktabstandhalter und der zweite Kontaktabstandhalter aus dem gleichen Dielektrikum gebildet sind und wobei der zweite Kontaktabstandhalter dünner als der erste Kontaktabstandhalter ist.
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US10468500B1 (en) * 2018-06-29 2019-11-05 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET fabrication methods
US10930507B2 (en) * 2018-10-31 2021-02-23 Taiwan Semiconductor Manufacturing Company, Ltd. Reduce well dopant loss in FinFETs through co-implantation
US11527640B2 (en) * 2019-01-03 2022-12-13 Intel Corporation Wrap-around contact structures for semiconductor nanowires and nanoribbons

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