DE102018111381A1 - Selektive NFET/PFET-Auskehlung von Source/Drain-Bereichen - Google Patents

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gas
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Yun-Ming Chang
Chien-An Chen
Guan-Ren Wang
Peng Wang
Huang-Ming Chen
Huan-Just Lin
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Abstract

Ein Verfahren umfasst das Ausbilden eines Zwischenschichtdielektrikums über einem ersten Source/Drain-Bereich und einem zweiten Source/Drain-Bereich. Der erste Source/Drain-Bereich und der zweite Source/Drain-Bereich sind vom n-Typ bzw. vom p-Typ. Das Zwischenschichtdielektrikum wird geätzt, um eine erste Kontaktöffnung und eine zweite Kontaktöffnung auszubilden, wobei der erste Source/Drain-Bereich und der zweiten Source/Drain-Bereich zur ersten Kontaktöffnung bzw. zur zweiten Kontaktöffnung hin freigelegt sind. Ein Prozessgas wird verwendet, um den ersten Source/Drain-Bereich und den zweiten Source/Drain-Bereich gleichzeitig rückzuätzen, und eine erste Ätzrate des ersten Source/Drain-Bereichs ist höher als eine zweite Ätzrate des zweiten Source/Drain-Bereichs. Ein erster Silizidbereich und ein zweiter Silizidbereich werden auf dem ersten Source/Drain-Bereich bzw. dem zweiten Source/Drain-Bereich ausgebildet.

Description

  • ALLGEMEINER STAND DER TECHNIK
  • Werden die Abmessungen der integrierten Schaltungen immer kleiner, dann werden auch die jeweiligen Herstellungsverfahren immer komplizierter, und es können Probleme auftreten, wo üblicherweise keine Probleme aufgetreten sind. Zum Beispiel werden bei der Ausbildung von Finnen-Feldeffekttransistoren (FinFETs) die Abmessungen der Source/Drain-Bereiche immer kleiner, was den Kontaktwiderstand immer weiter erhöht.
  • KURZBESCHREIBUNG DER ZEICHNUNGEN
  • Ausbildungen der vorliegenden Offenbarung sind am besten anhand der nachfolgenden ausführlichen Beschreibung zu verstehen, wenn sie unter Einbeziehung der beigefügten Figuren gelesen wird. Es wird hervorgehoben, dass im Einklang mit der üblichen Vorgehensweise in der Industrie die verschiedenartigen Merkmale nicht maßstabsgerecht gezeichnet sind. Tatsächlich können die Abmessungen der verschiedenartigen Merkmale aus Gründen der Verständlichkeit der Darlegungen beliebig vergrößert oder verkleinert worden sein.
  • Die 1 bis 20 stellen die Querschnittsansichten und perspektivischen Ansichten von Zwischenstufen bei der Ausbildung von n-Typ-Finnen-Feldeffekttransistoren (FinFET) und eines p-Typ-FinFET gemäß einigen Ausführungsformen dar.
  • 21 stellt einen Prozessablauf zur Ausbildung von FinFETs gemäß einigen Ausführungsformen dar.
  • AUSFÜHRLICHE BESCHREIBUNG
  • In der nachfolgenden Offenbarung werden viele unterschiedliche Ausführungsformen oder Beispiele bereitgestellt, um die unterschiedlichen Merkmale der Erfindung zu realisieren. Nachfolgend werden spezielle Beispiele von Komponenten und Anordnungen beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich nur Beispiele, und sie sind nicht zur Einschränkung gedacht. Zum Beispiel kann die Ausbildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der nachfolgenden Beschreibung Ausführungsformen umfassen, in denen das erste und zweite Merkmal in einem direkten Kontakt ausgebildet sind, und sie kann auch Ausführungsformen umfassen, in denen zwischen dem ersten und zweiten Merkmal zusätzliche Merkmale derart ausgebildet werden können, dass das erste und zweite Merkmal nicht unmittelbar kontaktieren können. Außerdem können in der vorliegenden Offenbarung Bezugsziffern und/oder Buchstaben in den verschiedenartigen Beispielen wiederholt werden. Diese Wiederholung dient dem Zweck der Vereinfachung und Klarheit und gibt von sich aus keine Beziehung zwischen den erörterten verschiedenartigen Ausführungsformen und/oder Konfigurationen vor.
  • Ferner können hier räumliche Relationsbegriffe, wie z.B. „darunter liegend“, „unten“, „unterer“, „darüber liegend“, „oberer“ und dergleichen, zur Vereinfachung der Beschreibung verwendet werden, um die Beziehung eines Bestandteils oder Merkmals zu einem anderen Bestandteil oder Merkmal (anderen Bestandteilen oder Merkmalen) zu beschreiben, wie in den Figuren dargestellt ist. Die räumlichen Relationsbegriffe sind dazu gedacht, verschiedene Ausrichtungen der Vorrichtung bei der Verwendung oder im Betrieb zusätzlich zu der Ausrichtung einzuschließen, die in den Figuren dargestellt ist. Die Vorrichtung kann auf eine andere Weise ausgerichtet (um 90 Grad oder in andere Richtungen gedreht) sein, und die hier verwendeten räumlichen Relationsbeschreibungen können ebenfalls entsprechend interpretiert werden.
  • Gemäß verschiedenartigen Ausführungsformen werden Transistoren und die Verfahren zu ihrer Herstellung geschaffen. Die Zwischenstufen zum Ausbilden der Transistoren werden gemäß einigen Ausführungsformen dargestellt. Es werden einige Varianten von einigen Ausführungsformen erörtert. In den verschiedenartigen Ansichten und veranschaulichenden Ausführungsformen werden durchgängig gleiche Bezugsziffern verwendet, um gleiche Bestandteile zu kennzeichnen. In einigen dargestellten Ausführungsformen wird die Ausbildung von Finnen-Feldeffekttransistoren (FinFET) als ein Beispiel verwendet, um die Konzepte der vorliegenden Offenbarung zu erläutern. Auch in anderen Transistoren, wie z.B. den planaren Transistoren, kann das Konzept der vorliegenden Offenbarung, übernommen werden.
  • Die 1 bis 20 stellen die Querschnittsansichten und perspektivischen Ansichten von Zwischenstufen bei der Ausbildung von Transistoren (die zum Beispiel FinFETs sein können) gemäß einigen Ausführungsformen der vorliegenden Offenbarung dar. Die Schritte, die in den 1 bis 20 dargestellt sind, werden schematisch auch in dem Prozessablauf 300, der in 21 dargestellt ist, wiedergegeben. Die ausgebildeten Transistoren weisen einen ersten Transistor im Vorrichtungsbereich 100 und einen zweiten Transistor im Vorrichtungsbereich 200 auf. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung ist der Transistor, der im Vorrichtungsbereich 100 ausgebildet ist, ein n-Typ-FinFET und der Transistor, der im Vorrichtungsbereich 200 ausgebildet ist, ein p-Typ-FinFET.
  • 1 stellt eine perspektivische Ansicht einer Ausgangsstruktur dar. Die Ausgangsstruktur weist einen Wafer 10 auf, der ferner ein Substrat 20 aufweist. Das Substrat 20 kann ein Halbleitersubstrat sein, das ein Siliziumsubstrat, ein Silizium-Germanium-Substrat oder ein Substrat sein kann, das aus anderen Halbleitermaterialien ausgebildet ist. Gemäß einigen Ausführungsformen weist das Substrat 20 ein massives Siliziumsubstrat und über dem massiven Siliziumsubstrat eine Silizium-Germanium(SiGe)-Epitaxieschicht oder eine Germaniumschicht (ohne Silizium darin) auf. Das Substrat 20 kann mit einem p-Typ- oder einem n-Typ-Dotierstoff dotiert sein. Es können Isolationsbereiche 22, wie z.B. Flachgrabenisolations(STI)-Bereiche so ausgebildet sein, dass sie sich in das Substrat 20 hinein erstrecken. Die Teile des Substrats 20 zwischen benachbarten STI-Bereichen 22 werden als Halbleiterstreifen 124 und 224 bezeichnet, die in den Vorrichtungsbereichen 100 bzw. 200 liegen.
  • Die STI-Bereiche 22 können ein (nicht dargestelltes) Liner-Oxid aufweisen. Das Liner-Oxid kann mittels thermischer Oxidation einer Oberflächenschicht des Substrats 20 ausgebildet werden. Das Liner-Oxid kann auch eine abgeschiedene Siliziumoxidschicht sein, die zum Beispiel unter Verwendung einer Atomlagenabscheidung (ALD), Chemischen Gasphasenabscheidung von hochdichtem Plasma (HDPCVD) oder Chemischen Gasphasenabscheidung (CVD) abgeschieden werden kann. Die STI-Bereiche 22 können über dem Liner-Oxid auch ein dielektrisches Material aufweisen, wobei das dielektrische Material unter Verwendung einer Fließfähigen Chemischen Gasphasenabscheidung (FCVD), Aufschleuderbeschichtung oder dergleichen ausgebildet werden kann.
  • Mit Bezugnahme auf 2 werden die STI-Bereiche 22 zurückgesetzt, sodass die oberen Teile der Halbleiterstreifen 124 und 224 weiter als die Deckflächen 122A und 222A der benachbarten STI-Bereiche 22 vorstehen, um vorstehende Finnen 124' und 224' auszubilden. Wie in 21 dargestellt ist, wird der entsprechende Prozess als Prozess 302 im Prozessablauf 300 angezeigt. Das Ätzen kann durch einen Trockenätzprozesses ausgeführt werden, wobei NH3 und NF3 als die Ätzgase verwendet werden. Während des Ätzprozesses kann Plasma für das Ätzen erzeugt werden. Es kann auch Argon einbezogen werden. Gemäß alternativen Ausführungsformen der vorliegenden Offenbarung wird das Zurücksetzen der STI-Bereiche 22 durch einen Nassätzprozess ausgeführt. Die Ätzchemikalie kann zum Beispiel eine verdünnte HF-Lösung aufweisen.
  • Mit Bezugnahme auf 3 werden auf den Deckflächen und den Seitenwänden der vorstehenden Finnen 124' und 224' Dummy-Gatestapel 130 bzw. 230 ausgebildet. Wie in 21 dargestellt ist, wird der entsprechende Prozess als Prozess 304 im Prozessablauf 300 angezeigt. Die Dummy-Gatestapel 130 können Gatedielektrika 132 und Dummy-Gateelektroden 134 über den Dummy-Gatedielektrika 132 aufweisen. Die Dummy-Gatestapel 230 können Gatedielektrika 232 und Dummy-Gateelektroden 234 über den Dummy-Gatedielektrika 232 aufweisen. Die Dummy-Gateelektroden 134 und 234 können zum Beispiel unter Verwendung von amorphem Silizium oder Polysilizium ausgebildet werden, und es können auch andere Materialien verwendet werden. Jeder der Dummy-Gatestapel 130 und 230 kann auch eine oder mehrere Hartmaskenschichten 136 und 236 aufweisen. Die Hartmaskenschichten 136 und 236 können aus Siliziumnitrid, Siliziumcarbonitrid oder dergleichen ausgebildet werden. Jeder der Dummy-Gatestapel 130 und 230 überspannt eine einzige oder mehrere vorstehende Finnen 124' bzw. 224'. Die Dummy-Gatestapel 130 und 230 können ferner Längsrichtungen aufweisen, die senkrecht zu den Längsrichtungen der jeweiligen vorstehenden Finnen 124' bzw. 224' sind.
  • Anschließend werden Gate-Abstandshalter 138 und 238 auf den Seitenwänden der Dummy-Gatestapel 130 bzw. 230 ausgebildet. Zwischenzeitlich können auch (nicht dargestellte) Finnenabstandshalter auf den Seitenwänden der vorstehenden Finnen 124' und 224' ausgebildet werden. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung werden die Gate-Abstandshalter 138 und 238 aus einem dielektrischen Material (dielektrischen Materialien), wie z.B. Siliziumcarbonoxynitrid (SiCON), Siliziumnitrid oder dergleichen, ausgebildet und können eine Einschichtstruktur oder eine Mehrschichtstruktur mit mehreren dielektrischen Schichten aufweisen.
  • Gemäß einigen Ausführungsformen weist jeder der Gate-Abstandshalter 138 eine erste dielektrische Schicht 138A und eine zweite dielektrische Schicht 138B auf (die in 3 nicht dargestellt ist, siehe 6B), wobei jede der Schichten 138A und 138B durch einen Abdeckungsabscheidungsschritt ausgebildet wird, auf den ein anisotroper Ätzschritt folgt. Gemäß einigen Ausführungsformen ist die dielektrische Schicht 138A eine low-k-dielektrische Schicht und die dielektrische Schicht 138B eine nicht-low-k-dielektrische Schicht. Die dielektrische Schicht 138A kann aus einem low-k-dielektrischen Material ausgebildet werden, das eine Dielektrizitätskonstante (k-Wert) kleiner als circa 3,0 aufweist, welches aus SiON oder SiOCN mit darin ausgebildeten Poren bestehen kann, um seinen k-Wert auf einen gewünschten Low-k-Wert herabzusetzen. Die dielektrische Schicht 138B kann zum Beispiel aus Siliziumnitrid ausgebildet werden. Die Gate-Abstandshalter 238 weisen die gleiche Struktur wie die Gate-Abstandshalter 138 auf und können die Schichten 238A und 238B (6) umfassen, die aus den gleichen Materialien wie die Schichten 138A bzw. 138B ausgebildet sind. Gemäß anderen Ausführungsformen ist die dielektrische Schicht 138A eine nicht-low-k-dielektrische Schicht und die dielektrische Schicht 138B eine low-k-dielektrische Schicht, und das entsprechende low-k-dielektrische Material sowie das nicht-low-k-dielektrische Material können ähnlich zu den oben beschriebenen sein. Durch Auswählen eines low-k-Dielektrikums kann die parasitäre Kapazität zwischen den Gateelektroden und den Source/Drain-Bereichen verringert werden.
  • Dann wird ein Ätzschritt ausgeführt, um die Teile der vorstehenden Finnen 124' und 224' zu ätzen, die nicht durch die Dummy-Gatestapel 130 und 230 und die Gate-Abstandshalter 138 und 238 abgedeckt sind, woraus sich die Struktur ergibt, die in 4 dargestellt ist. Das Zurücksetzen kann anisotrop sein, und deswegen werden die Teile der Finnen 124' und 224', die unmittelbar unter dem jeweiligen Dummy-Gatestapel 130/230 und Gate-Abstandshalter 138/238 liegen, geschützt und nicht geätzt. Die Deckflächen der zurückgesetzten Halbleiterstreifen 124 und 224 können gemäß einigen Ausführungsformen tiefer liegen als die Deckflächen der angrenzenden STI-Bereiche 22. Zwischen den STI-Bereichen 22 werden demgemäß Auskehlungen 140 und 240 ausgebildet. Das Zurücksetzen in den Vorrichtungsbereichen 100 und 200 kann in einem gemeinsamen Ätzprozess oder in getrennten Prozessen ausgeführt werden, und die Tiefen der Auskehlungen 140 können gleich den Tiefen der Auskehlungen 240 sein, oder sie können unterschiedlich sein.
  • Anschließend werden durch selektives Aufwachsen eines Halbleitermaterials von den Auskehlungen 140 und 240 aus Epitaxiebereiche (Source/Drain-Bereiche) ausgebildet, wobei sich die in 5 dargestellte Struktur ergibt. Wie in 21 dargestellt ist, wird der entsprechende Prozess als Prozess 306 im Prozessablauf 300 angezeigt. Gemäß einigen Ausführungsformen werden die Epitaxiebereiche 142 aus Silizium-Phosphor (SiP) oder Siliziumcarbonphosphor (SiCP) gebildet, die vom n-Typ sind. Die Epitaxiebereiche 242 können aus Silizium-Germanium dotiert mit Bor (SiGeB) gebildet werden, wenn der jeweilige Transistor im Vorrichtungsbereich 200 ein p-Typ-Transistor ist. Die Epitaxiebereiche 242 können eine untere Schicht mit einer niedrigeren Germaniumkonzentration und eine obere Schicht mit einer höheren Konzentration aufweisen. Gemäß einigen Ausführungsformen kann eine Siliziumkappe (frei von Germanium) über der oberen Schicht mit der hohen Germaniumkonzentration vorhanden oder nicht vorhanden sein. Zum Beispiel kann die untere Schicht einen Germanium-Atomprozentsatz zwischen circa 20 Prozent und circa 40 Prozent aufweisen, und die obere Schicht kann einen Germanium-Atomprozentsatz zwischen circa 40 Prozent und circa 75 Prozent aufweisen.
  • Die Ausbildung der Epitaxiebereiche 142 und 242 kann in getrennten Prozessen und unter Verwendung unterschiedlicher Masken (die nicht dargestellt sind) erfolgen. Gemäß alternativen Ausführungsformen der vorliegenden Offenbarung werden die Epitaxiebereiche 142 und 242 aus III-V-Verbindungshalbleitern, wie z.B. GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AlAs, AlP, GaP, Kombinationen davon oder Mehrfachschichten davon, ausgebildet. Nachdem die Auskehlungen 140 und 240 mit dem Epitaxie-Halbleitermaterial gefüllt sind, verursacht das weitere epitaxiale Wachstum der Epitaxiebereiche 142 und 242, dass sich die Epitaxiebereiche 142 und 242 horizontal ausdehnen und Facetten ausgebildet werden können. Die Epitaxiebereiche, die von den benachbarten Auskehlungen aus gewachsen sind, können verschmelzen, um einen großen Epitaxiebereich zu bilden, oder sie können getrennte Epitaxiebereiche bleiben, wenn sie nicht verschmelzen. Die Epitaxiebereiche 142 und 242 bilden die Source/Drain-Bereiche der jeweiligen Transistoren.
  • 6A stellt eine perspektivische Ansicht vom Abscheiden der Kontakt-Ätzstoppschicht (CESL) 46 und des Zwischenschichtdielektrikums (ILD) 48 dar. Wie in 21 dargestellt ist, wird der entsprechende Prozess als Prozess 308 im Prozessablauf 300 angezeigt. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung wird die CESL 46 aus Siliziumnitrid, Siliziumcarbonitrid oder dergleichen ausgebildet. Die CESL 46 kann unter Verwendung eines formerhaltenden Abscheidungsverfahrens, so wie zum Beispiel ALD oder CVD, abgeschieden werden. Das ILD 48 wird über der CESL 46 ausgebildet und kann unter Verwendung von zum Beispiel FCVD, Aufschleudern, CVD oder dergleichen ausgebildet werden. Das ILD 48 kann aus Phosphorsilicatglas (PSG), Borsilicatglas (BSG), bordotiertem Phosphorsilicatglas (BPSG), Tetraethylorthosilicat(TEOS)-Oxid oder dergleichen gebildet werden. Es kann ein Planarisierungsprozess, wie z.B. ein chemisch-mechanischer Polierprozess (CMP-Prozess), oder ein mechanischer Abschleifprozess ausgeführt werden, um die Deckflächen des ILD 48, der Dummy-Gatestapel 130 und 230 und der Gate-Abstandshalter 138 und 238 auf die gleiche Höhe zu bringen.
  • 6B zeigt die Querschnittsansichten der in 6A dargestellten Struktur, wobei die Querschnittsansichten von der vertikalen Ebene, in der die Linie A-A liegt, und von der vertikalen Ebene, in der die Linie B-B in 6A liegt, genommen werden. Nach dem Ausbilden der in den 6A und 6B dargestellten Struktur werden die Dummy-Gatestapel 130 und 230, die die Hartmaskenschichten 136 und 236 aufweisen, die Dummy-Gateelektroden 134 und 234 sowie die Dummy-Gatedielektrika 132 und 232 durch Metallgates und Austausch-Gatedielektrika ersetzt. In 6B und den nachfolgenden Querschnittsansichten können die Deckflächen 122A und 222A der STI-Bereiche 22 dargestellt werden, und die vorstehenden Finnen 124' und 224' ragen höher als die Deckflächen 122A bzw. 222A heraus.
  • Um die Austausch-Gates auszubilden, werden die Hartmaskenschichten 136 und 236, die Dummy-Gateelektroden 134 und 234 und die Dummy-Gatedielektrika 132 und 232 gemäß den Darstellungen in den 6A und 6B durch Ätzen beseitigt, wobei Gräben zwischen den Gate-Abstandshaltern 138 und zwischen den Gate-Abstandshaltern 238 ausgebildet werden. Die Deckflächen und die Seitenwände der vorstehenden Finnen 124' und 224' werden somit zu den erzeugten Gräben hin freigelegt. Die 7A und 7B stellen eine perspektivische Ansicht und eine Querschnittsansicht von Teilen des Wafers 10 dar, nachdem die Austausch-Gatestapel 150 und 250 und die Hartmasken 160 und 260 in den Gräben ausgebildet sind, die von den beseitigten Dummy-Gatestapeln hinterlassen wurden. Wie in 21 dargestellt ist, wird der entsprechende Prozess als Prozess 310 im Prozessablauf 300 angezeigt. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung weisen die Gatedielektrika 152 und 252, wie in 7B dargestellt ist, die Grenzflächenschichten (IL) 154 bzw. 254 und die darüber liegenden High-k-Dielektrika 156 bzw. 256 auf. Die IL 154 und 254 werden auf den freiliegenden Flächen der vorstehenden Finnen 124' bzw. 224' ausgebildet. Jede von den IL 154 und 254 kann eine Oxidschicht, wie z.B. eine Siliziumoxidschicht, aufweisen, die durch die thermische Oxidation der Oberflächenschichten der vorstehenden Finnen 124' und 224', einen chemischen Oxidationsprozess oder einen Abscheidungsprozess ausgebildet wird.
  • Wie auch in 7B dargestellt ist, können die Gatedielektrika 152 und 252 high-k-dielektrische Schichten 156 bzw. 256 aufweisen, die über den IL 154 bzw. 254 ausgebildet wurden. Die high-k-dielektrischen Schichten 156 und 256 können ein high-k-dielektrisches Material, wie z.B. Hafniumoxid, Lanthanoxid, Aluminiumoxid, Zirkonoxid, Siliziumnitrid oder dergleichen, aufweisen. Die Dielektrizitätskonstante (k-Wert) des high-k-dielektrischen Materials ist höher als 3,9 und kann höher als circa 7,0 sein. Die high-k-dielektrischen Schichten 156 und 256 werden als formerhaltende Schichten ausgebildet und erstrecken sich auf den Seitenwänden der vorstehenden Finnen 124' und 224' und den Seitenwänden der Gate-Abstandshalter 138 und 238. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung werden die high-k-dielektrischen Schichten 156 und 256 unter Verwendung von ALD oder CVD ausgebildet.
  • Die Gateelektroden 158 und 258 (7B) können mehrere gestapelte leitfähige Teilschichten aufweisen. Die Ausbildung der Gateelektroden 158 und 258 kann unter Verwendung eines formerhaltenden Abscheidungsverfahrens, wie z.B. ALD oder CVD, erfolgen, sodass die Dicke der vertikalen Teile und die Dicke der horizontalen Anteile der unteren Teilschichten der Gateelektroden 158 und 258 im Wesentlichen zueinander gleich sind.
  • Die Gateelektroden 158 und 258 können eine Metallschicht 158A bzw. 258A aufweisen, von denen jede eine Diffusionssperrschicht und eine (oder mehrere) Austrittsarbeitschichten (die nicht extra dargestellt sind) über der Diffusionssperrschicht umfassen kann. Die Diffusionssperrschicht kann aus Titannitrid (TiN) ausgebildet sein, das mit Silizium dotiert sein kann (oder nicht dotiert sein kann). Die Austrittsarbeitschicht bestimmt die Austrittsarbeit des Gates und weist mindestens eine Schicht oder mehrere Schichten auf, die aus unterschiedlichen Materialien ausgebildet sind. Das Material der Austrittsarbeitschicht wird in Abhängigkeit davon ausgewählt, ob der jeweilige FinFET ein n-Typ-FinFET oder ein p-Typ-FinFET ist. Zum Beispiel kann die Austrittsarbeitschicht in der Metallschicht 158A (vom n-Typ-FinFET) eine TaN-Schicht und eine Titan-Aluminium((TiAl)-Schicht über der TaN-Schicht aufweisen. Die Austrittsarbeitschicht in der Metallschicht 258A (vom p-Typ-FinFET) kann eine TaN-Schicht, eine TiN-Schicht über der TaN-Schicht und eine TiAl-Schicht über der TiN-Schicht aufweisen. Nach dem Abscheiden der Austrittsarbeitschicht(en) wird eine Sperrschicht ausgebildet, die eine weitere TiN-Schicht sein kann.
  • Auch die Gateelektroden 158 und 258 können jeweilige Füllmetalle 158B und 258B aufweisen, welche die verbleibenden Gräben füllen, die von den darunter liegenden Teilschichten nicht ausgefüllt worden sind. Das Füllmetall kann zum Beispiel aus Wolfram oder Kobalt bestehen. Nach dem Ausbilden des Füllmaterials wird ein Planarisierungsprozess, wie z.B. ein CMP-Prozess oder ein mechanischer Abschleifprozess, ausgeführt, sodass die Teile der Schichten 152/252 und 158/258 über dem ILD 48 beseitigt werden. Der verbleibende Teil des Gate-Dielektrikums 152/252 und die Gateelektrode 158/258 werden im Verbund nachfolgend als Austausch-Gates 150 und 250 bezeichnet.
  • Dann werden die selbstjustierten Hartmasken 160 und 260 gemäß einigen Ausführungsformen ausgebildet. Die selbstjustierten Hartmasken 160 und 260 sind selbstjustiert zu den darunter liegenden Austausch-Gates 150 und 250 und werden aus dielektrischem(n) Material(ien), wie z.B. ZrO2, Al2O3, SiON, SiCN, SiO2 oder dergleichen, gebildet und können frei von SiN sein. Der Ausbildungsprozess kann ein Ätzen der Austausch-Gates 150 und 250 zum Ausbilden von Auskehlungen, ein Füllen des dielektrischen Materials in die Auskehlungen und ein Ausführen eines Planarisierungsprozesses zum Beseitigen von überschüssigen Teilen des dielektrischen Materials umfassen. Die Deckflächen der Hartmasken 160 und 260, der Gate-Abstandshalter 138 und 238, der CESL 46 und des ILD 48 können zu diesem Zeitpunkt im Wesentlichen in einer Ebene liegen.
  • Mit Bezugnahme auf die 8A und 8B werden das ILD 48 und die CESL 46 geätzt, um die Source/Drain-Kontaktöffnungen 162 und 262 auszubilden. Wie in 21 dargestellt ist, wird der entsprechende Prozess als Prozess 312 im Prozessablauf 300 angezeigt. Die CESL 46 wird als eine Ätzstoppschicht beim Ätzen des ILD 48 verwendet, und dann wird die CESL 46 geätzt, wobei die darunter liegenden Source/Drain-Bereiche 142 und 242 freigelegt werden. Die Kontaktöffnungen 162 und 262 können gleichzeitig ausgebildet werden, oder sie können getrennt ausgebildet werden. Die 8B stellt die Querschnittsansichten dar, die von den vertikalen Ebenen in 8A aus erhalten wurden, in denen die Linien A-A und B-B liegen. Infolge des Überätzens können sich die Öffnungen 162 und 262 ein wenig in die Source/Drain-Bereiche 142 und 242 hinein erstrecken, wie in 8B dargestellt ist, so zum Beispiel mit Tiefen Di kleiner als circa 5 nm.
  • Ebenfalls mit Bezugnahme auf 8B werden nach dem Ausbilden der Kontaktöffnungen 162 und 262 die Kontaktabstandshalter 164 und 264 auf den Seitenwänden der Source/Drain-Bereiche 142 und 242, der CESL 46 und des ILD 48 ausgebildet. Wie in 21 dargestellt ist, wird der entsprechende Prozess als Prozess 314 im Prozessablauf 300 angezeigt. Das Ausbilden der Kontaktabstandshalter 164 und 264 kann das Ausbilden einer dielektrischen Schicht und dann das Ausführen eines anisotropen Ätzens zum Beseitigen horizontaler Anteile der dielektrischen Schicht umfassen, wobei die vertikalen Anteile als die Kontaktabstandshalter verbleiben. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung wird die dielektrische Schicht unter Verwendung eines formerhaltenden Abscheidungsverfahrens, wie z.B. CVD oder ALD, ausgeführt. Die dielektrische Schicht kann eine high-k-dielektrische Schicht mit einem k-Wert größer als 3,9 sein, sodass sie ein gutes Isolationsvermögen aufweist. In Frage kommende Materialien umfassen AlxOy, HfO2 und SiOCN (ohne Poren oder im Wesentlichen ohne Poren im Inneren), und sie können frei von SiN sein, wenn CF4 oder ähnliche Gase bei dem nachfolgenden Rückätzen von Source/Drain-Bereichen eingesetzt werden. Die Dicke der dielektrischen Schicht kann zum Beispiel in dem Bereich zwischen circa 2 nm und circa 6 nm liegen. Jeder von den Kontaktabstandshaltern 164 und 264 kann von der Oberseite des Wafers 10 aus gesehen einen Ring bilden. Gemäß alternativen Ausführungsformen wird die Ausbildung von Kontaktabstandshaltern 164 und 264 übergangen.
  • 8C stellt eine Querschnittsansicht von einer der beiden Strukturen im Vorrichtungsbereich 100 und 200 dar, wobei die Querschnittsansicht von der Ebene erhalten aus wird, welche die Linie C1-C1 oder die Linie C2-C2 in 8A kreuzt. Die Querschnittsansicht, die in 8C dargestellt ist, wird von der Ebene aus erhalten, in der die Linie 8C1-8C1 oder die Linie 8C2-8C2 in 8B liegt.
  • Die 9 bis 11 stellen das Rückätzen der Source/Drain-Bereiche 142 dar. Wie in 21 dargestellt ist, wird der entsprechende Prozess als Prozess 316 im Prozessablauf 300 angezeigt. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung werden beim Rückätzen beide Source/Drain-Bereiche 142 und 242 dem gleichen Prozessgas ausgesetzt, um Herstellungskosten zu sparen, und folglich sind beide Source/Drain-Bereiche 142 und 242 Gegenstand des Ätzens. Das Rückätzen der n-Typ-Source/Drain-Bereiche 142 des sich ergebenden n-Typ-FinFET kann die Kontaktfläche vergrößern, wie in den nachfolgenden Abschnitten erörtert wird. Dementsprechend wird der Kontaktwiderstand der Kontaktanschlüsse zu den Source/Drain-Bereichen 142 verringert und die Leistungsfähigkeit der Vorrichtung verbessert. Andererseits wird angestrebt, dass das Rückätzen der p-Typ-Source/Drain-Bereiche 242 des sich ergebenden p-Typ-FinFET minimal ist. Der Grund dafür liegt in der Schwierigkeit, die gesamten Source/Drain-Bereiche 242 mit einem p-Typ-Dotierstoff, wie z.B. Bor, stark zu dotieren. Dementsprechend werden die Deckflächenschichten der Source/Drain-Bereich 242 stark dotiert, während die unteren Schichten schwächer als die Deckflächenschichten dotiert werden. Zum Beispiel kann die Deckflächenschicht der Source/Drain-Bereiche 242 eine p-Typ- oder n-Typ-Dotierstoffkonzentration aufweisen, die größer als circa 1×1020/cm3 ist oder in dem Bereich zwischen circa 1×1020/cm3 und circa 1×1022/cm3 liegt. Die Dotierstoffkonzentration der unteren Schichten kann eine oder zwei Größenordnungen kleiner als die Dotierstoffkonzentration der Deckflächenschicht sein. Zum Beispiel kann die Dotierstoffkonzentration der unteren Schichten im Bereich zwischen circa 1×1018/cm3 und circa 1×1020/cm3 liegen. Somit wird angestrebt, dass die Deckflächenschichten beim Rückätzen nicht geätzt werden, um die hohe elektrische Leitfähigkeit aufrechtzuerhalten, die sich aus den stark dotierten Deckflächenschichten der p-Typ-Source/Drain-Bereiche 242 ergeben hat.
  • Gemäß einigen Ausführungsformen weist das Ätzgas, wie es durch die Pfeile 66 dargestellt ist, ein schwefelhaltiges Gas, ein Polymererzeugungsgas und ein Ätzgas zum Ätzen der Source/Drain-Bereiche 142 auf. Gemäß einigen Ausführungsformen können das Polymererzeugungsgas und das Ätzgas das gleiche Gas sein. Das schwefelhaltige Gas kann SF6, Carbonylsulfid (COS, auch als Kohlenoxidsulfid bekannt) oder dergleichen aufweisen. Das Polymererzeugungsgas kann CxHyFz aufweisen, wobei x, y und z ganze Zahlen sind. Zum Beispiel kann das Polymererzeugungsgas CF4 (mit x=1, y=0 und z=4), CH3F, CH2F2 oder dergleichen aufweisen. Das Ätzgas kann CxHyFz, HBr, Cl2 und/oder dergleichen aufweisen. Dementsprechend kann CxHyFz sowohl als Polymererzeugungsgas als auch Ätzgas verwendet werden, wobei ein weiteres Ätzgas hinzugefügt oder nicht hinzugefügt werden kann. Zum Prozessgas 66 kann auch Wasserstoff (H2) hinzugefügt werden.
  • 9 stellt eine Zwischenstruktur beim Ätzen dar. Nach dem Beginn des Ätzens bildet das Germanium in den Source/Drain-Bereichen 242 mit dem schwefelhaltigen Gas Germaniumsulfid, wie z.B. GeS oder GeS2. Das Polymererzeugungsgas führt ferner zur Erzeugung eines Polymers, das Fluor und Kohlenstoff enthalten kann. Das Gemisch des Germaniumsulfids mit dem Polymer ergibt Polymerschichten 268, die an der Oberfläche der Source/Drain-Bereiche 242 auszubilden sind. Zwischenzeitlich hat das Polymererzeugungsgas die Erzeugung von Polymerschichten 168 auf den Source/Drain-Bereichen 142 zum Ergebnis. Wegen des Germaniumsulfids ist die Dicke T2 der Polymerschichten 268 größer als die Dicke T1 der Polymerschichten 168. Die Polymerschichten 168 und 268 haben zur Folge, dass die Ätzraten der Source/Drain-Bereiche 142 und 242 verringert werden, und die dickere Polymerschicht 268 hat zur Folge, dass die Source/Drain-Bereiche 242 eine niedrigere Ätzrate aufweisen als der Source/Drain-Bereich 142. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung kann das Verhältnis T2/T1 so eingestellt werden, dass es größer als circa 1,5, größer als circa 2,0 oder noch größer ist. Gleichzeitig werden die Polymerschichten 168 und 268 ausgebildet, das Ätzgas (welches das Polymererzeugungsgas sein kann oder auch nicht) im Prozessgas 66 ätzt die Source/Drain-Bereiche 142 und kann die Source/Drain-Bereiche 242 schwach ätzen. In der nachfolgenden Erörterung werden die Ätzrate des Source/Drain-Bereichs 142 mit ER142 und die Ätzrate des Source/Drain-Bereichs 242 mit ER242 bezeichnet. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung ist ER142 größer als ER242.
  • Um die Differenz zwischen ER142 und ER242 zu vergrößern, wird die Temperatur des Wafers 10 im Ätzprozess verringert. Die Verringerung der Temperatur kann eine Verringerung in der Dicke beider Polymerschichten 168 und 268 an den Grundflächen der Kontaktöffnungen 162 und 162 zur Folge haben, folglich werden die Ätzraten der Bereiche 142 verbessert. Da die Polymerschicht 268 dicker als die Polymerschicht 168 ist, wird das Verhältnis T2/T1 vergrößert, wenn die Temperatur verringert wird, folglich wird das Ätzratenverhältnis ER142/ER242 vergrößert. Aus experimentellen Ergebnissen folgt, dass bei einer Temperatur des Wafers 10 (und einer Temperatur der Source/Drain-Bereiche 142 und 242) von circa 50°C die Ätzrate von SiGe circa 3,0 nm/Minute und die Ätzrate von SiP circa 9,2 nm/Minute ist. Wird die Temperatur des Wafers 10 (und die Temperatur der Source/Drain-Bereiche 142 und 242) auf unter 20°C herabgesetzt, dann ist die Ätzrate von SiGe circa 3,5 nm/Minute und die Ätzrate von SiP circa 18,7 nm/Minute. Das zeigt, dass die Differenz zwischen den Ätzraten von SiP und SiGe bei der Verringerung der Wafertemperatur beträchtlich vergrößert worden ist. Dementsprechend wird gemäß einigen Ausführungsformen eine niedrige Temperatur verwendet, um den Source/Drain-Bereich 142 rückzuätzen, während das Rückätzen der Source/Drain-Bereiche 242 minimiert werden kann. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung wird die Temperatur des Wafers 10 so eingestellt (wie z.B. verringert), dass das Verhältnis ER142/ER242 größer als circa 1,5 ist und größer als 2,0, größer als circa 3,0 oder noch größer sein kann. Zum Beispiel kann das Verhältnis ER142/ER242 in dem Bereich zwischen circa 2,0 und circa 3,5 liegen. Die angenommene Wafertemperatur während des Ätzens kann niedriger als die Raumtemperatur und gemäß einer Ausführungsform niedriger als circa 20°C sein. Zum Beispiel kann die Temperatur des Wafers 10 gemäß einigen Ausführungsformen in dem Bereich zwischen circa o°C und circa 20°C oder zwischen circa o°C und circa 15°C liegen. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung wird der Wafer 10 mittels einer Kühlvorrichtung gekühlt, indem zum Beispiel ein Kühlmittel in eine Leitung im E-Chuck eingeleitet wird, der zum Festhalten des Wafers 10 dient.
  • Außerdem wird beim Rückätzen eine niedrige Ionenenergie (des Plasmas vom Prozessgas) verwendet, um die Bombardierungseffekt zu verringern, sodass das Ratenverhältnis ER142/ER242 vergrößert wird. Zum Beispiel kann die Ionenenergie kleiner als circa 0,5 keV sein. Beim Ätzen können SiF4- und CO2-Gas erzeugt werden, und sie werden abgeleitet.
  • Es wird eingeschätzt, dass die Ätzraten des Source/Drain-Bereichs 142 und des Source/Drain-Bereichs 242 und das Ätzratenverhältnis ER142/ER242 durch mehrere, sich auf das Ergebnis auswirkende Parameter beeinflusst werden, die die Arten und die Durchflussraten sowohl des schwefelhaltigen Gases als auch des Polymererzeugungsgases und des Ätzgases, die Wafertemperatur, die Zusammensetzung (wie z.B. die Germaniumkonzentration) der Source/Drain-Bereiche 142 und 242 und die Ionenenergie umfassen, aber nicht darauf beschränkt sind. Dementsprechend können Experimente durchgeführt werden, um die Parameter, die das Ergebnis beeinflussen, so einzustellen, dass ein großes Verhältnis ER142/ER242 erreicht wird. In den Experimenten werden mehrere Probewafer so ausgebildet, dass sie die gleichen Strukturen wie in 8A aufweisen (oder die Blanket-Halbleiterbereiche mit den gleichen Zusammensetzungen wie die Bereiche 142 und 242 aufweisen). Es werden unterschiedliche Kombinationen der obengenannten, das Ergebnis beeinflussenden Parameter, übernommen, um die Probewafer zu ätzen und die entsprechenden Ätzraten und Verhältnisse ER142/ER242 herauszufinden. Es wird eine Kombination von Parametern, die das Ergebnis beeinflussen, so ausgewählt, dass die Ätzraten und das Ätzratenverhältnis die gewünschten Werte aufweisen können. Die ausgewählte Kombination der das Ergebnis beeinflussenden Parameter kann verwendet werden, um das Rückätzen auf den Produktionswafern 10 durchzuführen.
  • 10A stellt den Wafer 10 zu dem Zeitpunkt dar, in dem das Rückätzen abgeschlossen ist. Gemäß einigen Ausführungsformen werden Auskehlungen 170 und 270 ausgebildet, sodass sie sich in die Source/Drain-Bereiche 142 bzw. 242 hinein erstrecken, wobei die Auskehlungen 170 und 270 die Tiefen D2 bzw. D3 aufweisen. Die Tiefen D2 und D3 können eine Differenz (D2-D3) größer als circa 4 nm aufweisen, die zwischen circa 4 nm und circa 10 nm liegen kann. Die Tiefe D3 ist auch so klein wie möglich, und sie kann kleiner als circa 1,5 nm sein. Die Tiefe D3 kann in dem Bereich zwischen circa 0,5 nm und circa 1,5 nm liegen. Die Tiefe D2 kann größer als circa 5 nm sein, und sie kann in dem Bereich zwischen circa 5 nm und circa 12 nm liegen.
  • 10B zeigt eine Querschnittsansicht der Struktur, die in 10A dargestellt ist, wobei die Querschnittsansicht von der Ebene aus erhalten wird, in der die Linie 10B1-10B1 oder die Linie 10B2-10B2 in 10A liegt. Dementsprechend kann die in 10B dargestellte Struktur in 10A die Struktur sein, die im Vorrichtungsbereich 100 dargestellt ist, oder die Struktur, die im Vorrichtungsbereich 200 dargestellt ist. In 10B sind auch die sich ergebenden Polymerschichten 168 und 268 dargestellt, wobei gestrichelte Linien verwendet wurden. Es wurde beobachtet, dass die Polymerschichten 168 und 268 dicker auf den Deckflächen der dargestellten Bereiche 48, 164/264 und 142/242 und dünner auf den Seitenwänden und tief in den Kontaktöffnungen 162/262 sind.
  • Danach werden die Polymerschichten 168 und 268 entfernt, woraus sich die Struktur ergibt, die in 11 dargestellt ist. Das Entfernen der Polymerschichten 168 und 268 kann unter Verwendung eines Trocken- oder Nassprozesses erfolgen. Wird der Trockenprozess eingesetzt, dann kann ein Mischgas aus N2 und H2 verwendet werden. Wird der Nassprozess eingesetzt, dann kann eine verdünnte (wässrige) Lösung von O3 verwendet werden. Das Germaniumsulfid kann entfernt werden. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung verbleibt infolge der Diffusion etwas Restschwefel in der Deckflächenschicht der Source/Drain-Bereiche 242, wobei die Deckflächenschicht der Auskehlung 270 zugewandt ist und in der Querschnittsansicht, die in 11 dargestellt ist, eine U-Form aufweist.
  • Die 12 und 13 stellen die Ausbildung von Source/Drain-Silizidbereichen dar. Mit Bezugnahme auf 12 wird eine Metallschicht 72 (wie z.B. eine Titanschicht oder eine Kobaltschicht) abgeschieden, wobei zum Beispiel eine physikalische Gasphasenabscheidung (PVD) verwendet wird. Dann wird eine Sperrschicht 74, die eine Metallnitridschicht, wie z.B. eine Titannitridschicht oder eine Tantalnitridschicht, sein kann, über der Metallschicht 72 abgeschieden. Wie in 21 dargestellt ist, wird der entsprechende Prozess als Prozess 318 im Prozessablauf 300 angezeigt. Die Sperrschicht 74 kann durch Nitridieren einer oberen Schicht der Metallschicht 72 ausgebildet werden, wobei die untere Schicht der Metallschicht 72 nicht nitridiert wird, oder sie kann unter Verwendung eines Abscheidungsverfahrens, wie z.B. CVD, ausgebildet werden. Die Schichten 72 und 74 sind beide formerhaltend und erstrecken sich in die Gräben 162/170 und 262/270 hinein.
  • Danach wird ein Tempern ausgeführt, um die Source/Drain-Silizidbereiche 176 und 276 auszubilden, wie in 13 dargestellt ist. Wie in 21 dargestellt ist, wird der entsprechende Prozess als Prozess 320 im Prozessablauf 300 angezeigt. Das Tempern kann durch ein schnelles thermisches Tempern (RTA), Ofentempern oder dergleichen ausgeführt werden. Entsprechend reagiert der Bodenanteil der Metallschicht 72 mit dem Source/Drain-Bereich 142 und 242, um die Silizidbereiche 176 bzw. 276 auszubilden. Einige Seitenwandanteile der Metallschicht 72 bleiben nach dem Silizidierungsprozess übrig. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung sind die Deckflächen der Silizidbereiche 176 und 276 in Kontakt mit der Bodenfläche der jeweiligen Sperrschichten 74. Wenn etwas Restschwefel in der Deckflächenschicht der Source/Drain-Bereiche 242 verbleibt, dann kann der Restschwefel in den entstandenen Source/Drain-Silizidbereichen 276 enthalten sein. Gemäß einigen Ausführungsformen können die darunterliegenden Bereiche der Source/Drain-Bereiche 242 in Kontakt mit den Source/Drain-Silizidbereichen 276 Restschwefel aufweisen oder nicht aufweisen.
  • Die 14 und 15 stellen das Zurückziehen der Sperrschicht 74 dar. Wie in 21 dargestellt ist, wird der entsprechende Prozess als Prozess 322 im Prozessablauf 300 angezeigt. Mit Bezugnahme auf 14, wird eine Opferschicht 78 ausgebildet. Gemäß einigen Ausführungsformen wird das Zurückziehen ausgeführt, indem einige Teile des Wafers 10 mit einem Boden-Antireflexionsbelag (BARC) und einem (nicht dargestellten) Fotoresist auf dem Wafer 10 abgedeckt werden und eine Belichtung sowie Entwicklung am Fotoresist ausgeführt wird, sodass der Teil des Fotoresists über den dargestellten Bereichen entfernt wird. Der BARC wirkt als die Opferschicht 78.
  • Anschließend wird, wie in 15 dargestellt ist, die Opferschicht 78 rückgeätzt, wobei ein Bodenanteil der Opferschicht 78 gemäß der Darstellung in 14 übrigbleibt. Dann wird ein isotroper Ätzprozess ausgeführt, der ein Nassätzprozess sein kann, um die oberen Teile der Sperrschicht 74 und Metallschicht 72 zu entfernen, wobei der Bodenanteil, der durch die Opferschicht 78 geschützt ist, ungeätzt bleibt. Die oberen Enden der verbleibenden Sperrschicht 74 sind höher als die oberen Enden der Silizidbereiche 176 und 276. Das Zurückziehen der Sperrschicht 74 vergrößert vorteilhaft die Größen der oberen Enden der Öffnungen 162 und 262, und folglich wird das anschließende Metalleinfüllen einfacher, und die Möglichkeit, dass sich Hohlräume in den entstehenden Source/Drain-Kontaktanschlüssen ausbilden, wird vermindert. Nach dem Zurückziehen werden die verbleibenden Teile der Opferschicht 78 beseitigt, wobei sich die Struktur ergibt, die in 16 dargestellt ist.
  • 17 stellt die Ausbildung einer zusätzlichen Sperrschicht 80 dar. Gemäß einigen Ausführungsformen wird die Sperrschicht 80 aus Titannitrid, Tantalnitrid oder dergleichen ausgebildet. In 17 ist die verbleibende Sperrschicht 74 nicht extra dargestellt, wobei es wahrnehmbare Grenzflächen zwischen den Sperrschichten 74 und 80 geben kann oder nicht.
  • Anschließend wird, wie in 18 dargestellt ist, metallisches Material 82 über und in Kontakt mit der Sperrschicht 80 abgeschieden. Das metallische Material 82 kann aus der gleichen Gruppe von Materialien ausgewählt werden, die für die Erzeugung eines metallhaltigen Materials 60 in Frage kommen, und es kann Wolfram oder Kobalt aufweisen. Dann wird ein Planarisierungsprozess, wie z.B. ein CMP-Prozess oder ein mechanischer Abschleifprozess, ausgeführt, um die Teile der Schichten 72, 80, und 82 über dem ILD 48 zu entfernen. Die sich ergebende Struktur, welche die Source/Drain-Kontaktanschlüsse 184 und 284 aufweist, ist in 19 dargestellt. Wie in 21 dargestellt ist, wird der entsprechende Prozess als Prozess 324 im Prozessablauf 300 angezeigt. Somit werden der n-Typ-FinFET 186 und der p-Typ-FinFET 286 ausgebildet.
  • In der 20 wird die Ausbildung der Ätzstoppschicht 88, des ILD 90 und der Kontaktanschlüsse 92 dargestellt. Gemäß einigen Ausführungsformen weisen die Kontaktanschlüsse 92 Gate-Kontaktanschlüsse auf, welche die Hartmasken 160 und 260 durchstoßen, um die Kontakt-Gateelektroden 158 und 258 zu kontaktieren.
  • Wie in 20 dargestellt ist, hat das Zurücksetzen des Source/Drain-Bereichs 142 zur Folge, dass in den Silizidbereichen 176 des n-Typ-FinFETs 186 Seitenwandanteile zusätzlich zu den Bodenanteilen hinzugefügt worden sind. Der Kontaktwiderstand zwischen den Kontaktanschlüssen 184 und den Silizidbereichen 176 wird wegen der vergrößerten Kontaktfläche verringert. Obwohl das Rückätzen des Source/Drain-Bereichs 242 auch eine vergrößerte Fläche zur Folge haben kann, kann andererseits die Gesamtleistung des p-Typ-FinFETs beeinträchtigt werden, wenn auch die Source/Drain-Bereiche 242 rückgeätzt werden, weil das Ätzen der hoch dotierten Bereiche des Source/Drain-Bereichs 242 ungünstig ist. Dementsprechend wird das Rückätzen des Source/Drain-Bereichs 242 minimal gehalten, um den Gesamtwiderstand von Source/Drain-Bereichen des Source/Drain-Bereichs 242 und der entsprechenden Kontakte gering zu halten.
  • In den oben dargestellten Ausführungsformen können die Finnen durch ein beliebiges geeignetes Verfahren strukturiert werden. Zum Beispiel können die Finnen unter Verwendung eines oder mehrerer Fotolithografieprozesse strukturiert werden, wobei Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse eingeschlossen sind. Im Allgemeinen werden in den Doppelstrukturierungs- oder Mehrfachstrukturierungsprozessen Fotolithografie und selbstjustierte Prozesse kombiniert, was die Erzeugung von Strukturen erlaubt, die zum Beispiel Abstände aufweisen, die kleiner sind als das, was sonst unter Verwendung eines einzigen, direkten Fotolithografieprozesses erreicht werden kann. Zum Beispiel wird in einer Ausführungsform eine Opferschicht über einem Substrat ausgebildet und unter Verwendung eines Fotolithografieprozesses strukturiert. Neben der strukturierten Opferschicht werden unter Verwendung eines selbstjustierten Prozesses Abstandshalter ausgebildet. Danach wird die Opferschicht beseitigt, und die verbleibenden Abstandshalter oder Mandrels können dann verwendet werden, um die Finnen zu strukturieren.
  • Die Ausführungsformen der vorliegenden Offenbarung weisen einige vorteilhafte Merkmale auf. Durch Einsatz von Ätzgasen, welche die Source/Drain-Bereiche von n-Typ-FinFETs selektiv ätzen können, können die n-Typ-FinFETs vergrößerte Flächen von Silizidbereichen aufweisen, und folglich wird der Kontaktwiderstand herabgesetzt. Das Ätzen von stark dotierten Teilen der Source/Drain-Bereiche von p-Typ-FinFETs wird andererseits minimal gehalten, und der Gesamtwiderstand der Source/Drain-Bereiche der p-Typ-FinFETs wird nicht beeinträchtigt. Dadurch dass die Source/Drain-Bereiche der n-Typ- und p-Typ-FinFETs den gleichen Ätzgasen ausgesetzt werden, ohne die p-Typ-FinFETs mit einer Maske zu versehen, kann der Lithographieprozess für das Maskieren der p-Typ-FinFETs eingespart werden, und folglich lassen sich Herstellungskosten einsparen.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfasst ein Verfahren: Ausbilden eines Zwischenschichtdielektrikums über einem ersten Source/Drain-Bereich und einem zweiten Source/Drain-Bereich, wobei der erste Source/Drain-Bereich und der zweite Source/Drain-Bereich vom n-Typ bzw. vom p-Typ sind; Ätzen des Zwischenschichtdielektrikums, um eine erste Kontaktöffnung und eine zweite Kontaktöffnung auszubilden, wobei der erste Source/Drain-Bereich und der zweiten Source/Drain-Bereich zur ersten Kontaktöffnung bzw. zur zweiten Kontaktöffnung hin freigelegt sind; Einleiten eines Prozessgases zum gleichzeitigen Rückätzen des ersten Source/Drain-Bereichs und des zweiten Source/Drain-Bereichs, wobei eine erste Ätzrate des ersten Source/Drain-Bereichs höher als eine zweite Ätzrate des zweiten Source/Drain-Bereichs ist; und Ausbilden eines ersten Silizidbereichs und eines zweiten Silizidbereichs auf dem ersten Source/Drain-Bereich bzw. dem zweiten Source/Drain-Bereich. In einer Ausführungsform weist das Prozessgas ein schwefelhaltiges Gas und ein Kohlenstoff und Fluor enthaltendes Gas auf. In einer Ausführungsform weist das Prozessgas ferner HBr oder Cl2 auf. In einer Ausführungsform umfasst das Verfahren ferner vor dem Einleiten des Prozessgases das Einstellen einer Temperatur eines Wafers, der den ersten Source/Drain-Bereich und den zweiten Source/Drain-Bereich aufweist, auf weniger als circa 20°C. In einer Ausführungsform weist der erste Source/Drain-Bereich Silizium auf und ist frei von Germanium, und der zweite Source/Drain-Bereich weist Silizium-Germanium auf. In einer Ausführungsform ist ein Verhältnis der ersten Ätzrate zur zweiten Ätzrate größer als circa 1,5. In einer Ausführungsform wird beim Ätzen eine erste Polymerschicht, die Kohlenstoff und Fluor aufweist, auf dem ersten Source/Drain-Bereich ausgebildet, und auf dem zweiten Source/Drain-Bereich wird eine zweite Polymerschicht ausgebildet, die Kohlenstoff, Fluor, Germanium und Schwefel aufweist. In einer Ausführungsform ist beim Ätzen ein Verhältnis einer ersten Dicke der ersten Polymerschicht zu einer zweiten Dicke der zweiten Polymerschicht größer als circa 2,0. In einer Ausführungsform umfasst das Verfahren ferner das Entfernen der ersten Polymerschicht und der zweiten Polymerschicht, bevor der erste Silizidbereich und der zweite Silizidbereich ausgebildet werden.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung weist ein Verfahren auf: Ausbilden einer dielektrischen Schicht über einem ersten Source/Drain-Bereich; Ätzen der dielektrischen Schicht, um eine erste Kontaktöffnung auszubilden, wobei eine Deckfläche des ersten Source/Drain-Bereichs zur ersten Kontaktöffnung hin freigelegt ist; Rückätzen des ersten Source/Drain-Bereichs unter Verwendung eines Prozessgases, das ein schwefelhaltiges Gas und ein Polymererzeugungsgas aufweist; und Erzeugen eines ersten Silizidbereichs auf dem zurückgesetzten ersten Source/Drain-Bereich. In einer Ausführungsform weist das schwefelhaltige Gas SF6 oder Kohlenoxidsulfid auf. In einer Ausführungsform weist das schwefelhaltige Gas SF6 auf. In einer Ausführungsform weist das schwefelhaltige Gas Kohlenoxidsulfid auf. In einer Ausführungsform ist der erste Source/Drain-Bereich vom n-Typ, und das Verfahren umfasst ferner: Ätzen der dielektrischen Schicht, um eine zweite Kontaktöffnung auszubilden, wobei eine Deckfläche eines zweiten Source/Drain-Bereichs zu der zweiten Kontaktöffnung hin freigelegt ist und wobei der zweite Source/Drain-Bereich vom p-Typ ist und dem Prozessgas ausgesetzt wird, wenn der erste Source/Drain-Bereich zurückgeätzt wird; und Erzeugen eines zweiten Silizidbereichs auf dem zweiten Source/Drain-Bereich. In einer Ausführungsform ist beim Rückätzen des ersten Source/Drain-Bereichs ein Verhältnis einer ersten Ätzrate des ersten Source/Drain-Bereichs zu einer zweiten Ätzrate des zweiten Source/Drain-Bereichs größer als circa 1,5. In einer Ausführungsform wird beim Rückätzen des ersten Source/Drain-Bereichs eine Temperatur des ersten Source/Drain-Bereichs eingestellt, um das Verhältnis zu erreichen.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfasst ein Verfahren: Ausführen eines ersten epitaktischen Aufwachsens zum Ausbilden eines ersten Source/Drain-Bereichs für einen n-Typ-FinFET; Rückätzen des ersten Source/Drain-Bereichs unter Verwendung eines Prozessgases, wobei das Prozessgas Kohlenoxidsulfid und ein Gas aufweist, das Kohlenstoff und Fluor enthält, wobei das Rückätzen eine Auskehlung erzeugt, die sich von einer Deckfläche des ersten Source/Drain-Bereichs in den ersten Source/Drain-Bereich hinein erstreckt; und Ausbilden eines ersten Silizidbereichs auf dem ersten Source/Drain-Bereich, wobei der erste Silizidbereich einen Bodenanteil und Seitenwandanteile aufweist, die über dem Bodenanteil liegen und mit dessen gegenüberliegenden Enden verbunden sind. In einer Ausführungsform weist das Prozessgas ferner ein Ätzgas auf, das eingerichtet ist, den ersten Source/Drain-Bereich rückzuätzen. In einer Ausführungsform umfasst das Verfahren ferner das Ausführen eines zweiten epitaktischen Aufwachsens, um einen zweiten Source/Drain-Bereich für einen p-Typ-FinFET auszubilden, wobei der zweite Source/Drain-Bereich beim Rückätzen dem Prozessgas ausgesetzt wird. In einer Ausführungsform umfasst das Verfahren ferner, dass eine Temperatur eines Wafers, der den ersten Source/Drain-Bereich aufweist, vor dem Rückätzen auf weniger als circa 20°C eingestellt wird, wobei der Wafer beim Rückätzen die Temperatur angenommen hat.
  • Vorangehend werden Merkmale verschiedener Ausführungsformen kurz dargestellt, sodass Fachleute die Aspekte der vorliegenden Offenbarung besser verstehen können. Fachleute sollten anerkennen, dass sie die vorliegende Offenbarung leicht als eine Grundlage dafür einsetzen können, andere Prozesse und Strukturen zu konzipieren oder abzuwandeln, um die gleichen Zielstellungen zu realisieren und/oder die gleichen Vorteile der hier dargelegten Ausführungsformen zu erreichen. Fachleute sollten auch erkennen, dass derartige gleichwertige Konstruktionen nicht vom Grundgedanken und Umfang der vorliegenden Offenbarung abweichen und dass sie hierin verschiedenartige Veränderungen, Ersetzungen und Abwandlungen erzeugen können, ohne vom Grundgedanken und Umfang der vorliegenden Offenbarung abzuweichen.

Claims (20)

  1. Verfahren, umfassend: Ausbilden eines Zwischenschichtdielektrikums über einem ersten Source/Drain-Bereich und einem zweiten Source/Drain-Bereich, wobei der erste Source/Drain-Bereich und der zweite Source/Drain-Bereich vom n-Typ bzw. vom p-Typ sind; Ätzen des Zwischenschichtdielektrikums, um eine erste Kontaktöffnung und eine zweite Kontaktöffnung auszubilden, wobei der erste Source/Drain-Bereich und der zweite Source/Drain-Bereich zur ersten Kontaktöffnung bzw. zur zweiten Kontaktöffnung hin freigelegt sind; Einleiten eines Prozessgases zum gleichzeitigen Rückätzen des ersten Source/Drain-Bereichs und des zweiten Source/Drain-Bereich, wobei eine erste Ätzrate des ersten Source/Drain-Bereichs höher als eine zweite Ätzrate des zweiten Source/Drain-Bereichs ist; und Ausbilden eines ersten Silizidbereichs und eines zweiten Silizidbereichs auf dem ersten Source/Drain-Bereich bzw. dem zweiten Source/Drain-Bereich.
  2. Verfahren nach Anspruch 1, wobei das Prozessgas aufweist: ein schwefelhaltiges Gas; und ein Kohlenstoff und Fluor enthaltendes Gas.
  3. Verfahren nach Anspruch 2, wobei das Prozessgas ferner HBr oder Cl2 aufweist.
  4. Verfahren nach einem der vorhergehenden Ansprüche, ferner umfassend, dass vor dem Einleiten des Prozessgases eine Temperatur eines Wafers, der den ersten Source/Drain-Bereich und den zweiten Source/Drain-Bereich aufweist, auf weniger als circa 20°C eingestellt wird.
  5. Verfahren nach einem der vorhergehenden Ansprüche, wobei der erste Source/Drain-Bereich Silizium aufweist und frei von Germanium ist und der zweite Source/Drain-Bereich Silizium-Germanium aufweist.
  6. Verfahren nach einem der vorhergehenden Ansprüche, wobei ein Verhältnis der ersten Ätzrate zur zweiten Ätzrate größer als circa 1,5 ist.
  7. Verfahren nach einem der vorhergehenden Ansprüche, wobei beim Ätzen eine erste Polymerschicht, die Kohlenstoff und Fluor aufweist, auf dem ersten Source/Drain-Bereich ausgebildet wird und auf dem zweiten Source/Drain-Bereich eine zweite Polymerschicht ausgebildet wird, die Kohlenstoff, Fluor, Germanium und Schwefel aufweist.
  8. Verfahren nach Anspruch 7, wobei beim Ätzen ein Verhältnis einer ersten Dicke der ersten Polymerschicht zu einer zweiten Dicke der zweiten Polymerschicht größer als circa 2,0 ist.
  9. Verfahren nach Anspruch 7 oder 8, ferner das Entfernen der ersten Polymerschicht und der zweiten Polymerschicht umfassend, bevor der erste Silizidbereich und der zweite Silizidbereich ausgebildet werden.
  10. Verfahren, umfassend: Ausbilden einer dielektrischen Schicht über einem ersten Source/Drain-Bereich; Ätzen der dielektrischen Schicht, um eine erste Kontaktöffnung auszubilden, wobei eine Deckfläche des ersten Source/Drain-Bereichs zu der ersten Kontaktöffnung hin freigelegt ist; Rückätzen des ersten Source/Drain-Bereichs unter Verwendung eines Prozessgases, das ein schwefelhaltiges Gas und ein Polymererzeugungsgas aufweist, wobei das schwefelhaltige Gas SF6 oder Kohlenoxidsulfid aufweist; und Erzeugen eines ersten Silizidbereichs auf dem zurückgesetzten ersten Source/Drain-Bereich.
  11. Verfahren nach Anspruch 10, wobei der erste Source/Drain-Bereich vom n-Typ ist und das Polymererzeugungsgas eingerichtet ist, eine erste Polymerschicht auf dem ersten Source/Drain-Bereich beim Rückätzen zu erzeugen, und beim Rückätzen ein zweiter Source/Drain-Bereich von einem p-Typ Source/Drain geätzt wird, wobei das Polymererzeugungsgas eingerichtet ist, eine zweite Polymerschicht auf dem zweiten Source/Drain-Bereich zu erzeugen, und die zweite Polymerschicht dicker als die erste Polymerschicht ist.
  12. Verfahren nach Anspruch 10 oder 11, wobei das schwefelhaltige Gas SF6 aufweist.
  13. Verfahren nach einem der vorhergehenden Ansprüche 10 bis 12, wobei das schwefelhaltige Gas Kohlenoxidsulfid aufweist.
  14. Verfahren nach einem der vorhergehenden Ansprüche 10 bis 13, wobei der erste Source/Drain-Bereich vom n-Typ ist und das Verfahren ferner umfasst: Ausbilden der dielektrischen Schicht über einem zweiten Source/Drain-Bereich; Ätzen der dielektrischen Schicht, um eine zweite Kontaktöffnung auszubilden, wobei eine Deckfläche eines zweiten Source/Drain-Bereichs zu der zweiten Kontaktöffnung hin freigelegt ist und wobei der zweite Source/Drain-Bereich vom p-Typ ist und dem Prozessgas ausgesetzt wird, wenn der erste Source/Drain-Bereich zurückgeätzt wird; und Erzeugen eines zweiten Silizidbereichs auf dem zweiten Source/Drain-Bereich.
  15. Verfahren nach Anspruch 14, wobei der erste Source/Drain-Bereich bis zu einer ersten Tiefe in einem Bereich zwischen circa 4 nm und circa 10 nm geätzt wird und der zweite Source/Drain-Bereich bis zu einer zweiten Tiefe in einem Bereich zwischen circa 0,5 nm und circa 1,5 nm geätzt wird.
  16. Verfahren nach Anspruch 14 oder 15, wobei beim Zurückätzen des ersten Source/Drain-Bereichs eine Temperatur des ersten Source/Drain-Bereichs eingestellt wird, um unterschiedliche Ätzraten des ersten Source/Drain-Bereichs und des zweiten Source/Drain-Bereichs zu erzielen.
  17. Verfahren, umfassend: Ausführen eines ersten epitaktischen Aufwachsens zum Ausbilden eines ersten Source/Drain-Bereichs für einen n-Typ-FinFET; Rückätzen des ersten Source/Drain-Bereichs unter Verwendung eines Prozessgases, wobei das Prozessgas Kohlenoxidsulfid und ein Gas aufweist, das Kohlenstoff und Fluor enthält, wobei das Rückätzen eine Auskehlung erzeugt, die sich von einer Deckfläche des ersten Source/Drain-Bereichs in den ersten Source/Drain-Bereich hinein erstreckt; und Ausbilden eines ersten Silizidbereichs auf dem ersten Source/Drain-Bereich, wobei der erste Silizidbereich einen Bodenanteil und Seitenwandanteile aufweist, die über dem Bodenanteil liegen und mit dessen gegenüberliegenden Enden verbunden sind.
  18. Verfahren nach Anspruch 17, wobei das Prozessgas ferner ein Ätzgas aufweist, das eingerichtet ist, den ersten Source/Drain-Bereich rückzuätzen.
  19. Verfahren nach Anspruch 17 oder 18 ferner umfassend: Ausführen eines zweiten epitaktischen Aufwachsens, um einen zweiten Source/Drain-Bereich für einen p-Typ-FinFET auszubilden, wobei der zweite Source/Drain-Bereich beim Rückätzen dem Prozessgas ausgesetzt wird.
  20. Verfahren nach einem der vorhergehenden Ansprüche 17 bis 19, ferner umfassend, dass die Temperatur eines Wafers, der den ersten Source/Drain-Bereich aufweist, vor dem Rückätzen auf weniger als circa 20°C eingestellt wird, wobei der Wafer beim Rückätzen die Temperatur angenommen hat.
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