JPH1079506A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

Info

Publication number
JPH1079506A
JPH1079506A JP8326507A JP32650796A JPH1079506A JP H1079506 A JPH1079506 A JP H1079506A JP 8326507 A JP8326507 A JP 8326507A JP 32650796 A JP32650796 A JP 32650796A JP H1079506 A JPH1079506 A JP H1079506A
Authority
JP
Japan
Prior art keywords
region
semiconductor device
manufacturing
nitrogen
gate electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP8326507A
Other languages
English (en)
Inventor
Mizuki Segawa
瑞樹 瀬川
Masatoshi Arai
雅利 荒井
Toshiki Yabu
俊樹 薮
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Priority to JP8326507A priority Critical patent/JPH1079506A/ja
Priority to TW086100931A priority patent/TW327240B/zh
Priority to CNB2005100893089A priority patent/CN100426525C/zh
Priority to US08/796,710 priority patent/US5972783A/en
Priority to KR1019970003662A priority patent/KR100400070B1/ko
Priority to EP97101990A priority patent/EP0789400A3/en
Publication of JPH1079506A publication Critical patent/JPH1079506A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28176—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation with a treatment, e.g. annealing, after the formation of the definitive gate conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H01L29/512—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being parallel to the channel plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66272—Silicon vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/73—Bipolar junction transistors
    • H01L29/732—Vertical transistors
    • H01L29/7322—Vertical transistors having emitter-base and base-collector junctions leaving at the same surface of the body, e.g. planar transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/2658—Bombardment with radiation with high-energy radiation producing ion implantation of a molecular ion, e.g. decaborane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26586—Bombardment with radiation with high-energy radiation producing ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/518—Insulating materials associated therewith the insulating material containing nitrogen, e.g. nitride, oxynitride, nitrogen-doped material

Abstract

(57)【要約】 【課題】 高性能かつ高信頼性のＭＯＳ型電界効果トラ
ンジスタを搭載した半導体装置及びその製造方法を提供
する。 【解決手段】 素子分離４を形成したシリコン基板１上
にゲート酸化膜２及びゲート電極３を形成する。次に、
４ステップの大傾角イオン注入法により、２５゜傾いた
方向から窒素イオンを注入し、ゲート酸化膜２の両端部
に酸窒化層５ａを形成し、シリコン基板１内に窒素拡散
層６ａを形成する。その後、不純物イオンの注入により
低濃度ソース・ドレイン領域７を形成し、ゲート電極３
の両側面上にサイドウォール８を形成した後、不純物イ
オンの注入により高濃度ソース・ドレイン領域９を形成
する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ＭＩＳ型電界効果
トランジスタやバイポーラトランジスタを搭載した半導
体装置及びその製造方法に係り、特に不純物拡散層やゲ
ート絶縁膜の構造の改善による半導体装置の性能、信頼
性の向上対策に関する。
【０００２】
【従来の技術】従来より、半導体基板上にゲート酸化膜
を介してゲート電極を設け、ゲート電極の両側に不純物
拡散領域（ソース・ドレイン領域）を設けてなるＭＩＳ
型電界効果トランジスタにおいて、ゲート酸化膜の役割
は極めて重要である。特に、最近のように素子の微細
化，駆動電圧の低電圧化，動作の高速化が要求される半
導体装置において、高い信頼性を維持しながらこれらの
要求に応えるためには、ゲート酸化膜の厚み等の物理的
寸法だけでなく、ゲート酸化膜の構造に関しても多様か
つ高度の工夫が必要である。
【０００３】このようなゲート酸化膜の構造を改質する
技術の１つに、ＣＭＯＳデバイス中の特にｎＭＯＳ型ト
ランジスタのホットキャリアによるゲート酸化膜の機能
の劣化（しきい値電圧の変動）を抑制し、信頼性の向上
を実現すべく、ゲート酸化膜中に酸窒化層を形成する技
術がある。例えば１９９３，ＩＥＥＥ，ＩＥＤＭ９３ダ
イジェストＰ３２５〜３２８に示される方法では、ゲー
ト電極の形成後、窒素イオンをゲート電極及び半導体基
板内に注入し、この窒素をゲート電極内で後の熱処理に
より拡散させてゲート酸化膜中に酸窒化層を形成させる
ようにしている。以下、この方法を利用して酸窒化層を
形成する工程について、図面を参照しながら具体的に説
明する。
【０００４】まず、図２２（ａ）に示す工程では、シリ
コン基板１の一部に素子分離４を形成し、素子分離４で
囲まれる活性領域内のシリコン基板１上に酸化膜を形成
しさらにポリシリコン膜を堆積した後、フォトリソグラ
フィー及びドライエッチング工程により酸化膜及びポリ
シリコン膜をパターニングして、ゲート酸化膜２及びゲ
ート電極３を形成する。
【０００５】次に、図２２（ｂ）に示す工程では、基板
の上方からゲート電極３及び活性領域内のシリコン基板
１の中に窒素イオン（Ｎ+ ）を注入した後、熱処理によ
り窒素イオンを拡散させて、ゲート酸化膜２中に酸窒化
層５を形成すると同時に、シリコン基板１内の表面付近
の領域に窒素拡散層６を形成する。
【０００６】次に、図２２（ｃ）に示す工程では、ほぼ
垂直方向から低濃度の砒素イオン（Ａｓ+ ）の注入を行
い、シリコン基板１内の表面付近の領域にｎ型低濃度ソ
ース・ドレイン領域７を形成する。
【０００７】次に、図２２（ｄ）に示す工程では、基板
上に厚めのシリコン酸化膜を堆積した後エッチバックを
行なって、ゲート電極３の両側面上にサイドウォール８
を形成した後、さらにほぼ垂直方向から高濃度の砒素イ
オン（Ａｓ+ ）の注入を行なって、上記ｎ型低濃度ソー
ス・ドレイン領域７の外方にｎ型高濃度ソース・ドレイ
ン領域９を形成する。
【０００８】ただし、ＣＭＯＳデバイス全体の構造とし
て、ｎＭＯＳ型電界効果トランジスタのゲート電極中に
はｎ型不純物（砒素）がドープされており、ｐＭＯＳ型
電界効果トランジスタのゲート電極中にはｐ型不純物
（ボロン）がドープされていて、いわゆるデュアルゲー
ト型の構造を採っている。
【０００９】この状態で、シリコン基板１上には、微細
化，低電圧化，高速動作化に適したいわゆるＬＤＤ構造
を有するｎＭＯＳ型電界効果トランジスタを形成しう
る。そして、トランジスタのゲート酸化膜２内に酸窒化
層５を形成することで、ホットキャリア劣化を抑制する
ようにしている。同文献には、窒素イオンの注入量が多
いほどホットキャリア劣化を抑制できることが示されて
おり、特にホットエレクトロンによる特性の劣化（しき
い値の上昇など）が問題となるｎＭＯＳ型電界効果トラ
ンジスタにおいて、その効果が大きい。
【００１０】なお、ｐＭＯＳ型電界効果トランジスタ側
においては、ボロンが基板内の表面チャネル領域まで突
き抜けてトランジスタの特性に悪影響を与えるのを、ゲ
ート酸化膜中の酸窒化層により防止する効果が得られ
る。
【００１１】
【発明が解決しようとする課題】しかしながら、従来の
方法のごとく、図２２（ｄ）に示すような酸窒化層５を
形成すると、かえってトランジスタの駆動力が低下する
などトランジスタの性能が劣化するという現象が観察さ
れた。その原因は、酸窒化層５によるゲート電極３内の
砒素やボロン等の不純物の拡散抑制作用が過大となって
デュアルゲート構造の利点を発揮できなくなったり、ゲ
ート電極の空乏化による抵抗の増大を招くことなどにあ
ると推測される。また、ｐＭＯＳ型電界効果トランジス
タのゲート酸化膜中に酸窒化層を形成すると、その原因
は不明であるが、トランジスタの相互コンダクタンスが
減少することも報告されている。
【００１２】一方、上記問題とは別の問題として、トラ
ンジスタの拡散層の特性上、以下のような問題がある。
【００１３】ＭＯＳデバイスの高速化、高集積化に必須
となっているゲート及びソースドレイン拡散層の低抵抗
化の代表的技術であるサリサイド（Ｓｅｌｆ−ａｌｉｇ
ｎ−ｓｉｌｉｃｉｄａｔｉｏｎ）プロセスでは、シリサ
イドを形成する際、拡散層であるシリコンを消費するこ
とを考慮して、安定で低抵抗なシリサイド膜を厚く形成
しようとすると浅い接合形成が困難となる。またシリサ
イド界面の不純物濃度も低下して寄生抵抗が高くなるた
めドレイン電流が低下する。
【００１４】上記の問題は、特に表面チャネル型ｐーＭ
ＯＳＦＥＴにおいてＢＦ2（ボロンフロライドーｂｏｒ
ｏｎ ｆｒｕｏｒｉｄｅ）イオンを注入してｐ型拡散層
を形成する場合に顕著となってくるわけであるが、その
場合には、さらに、以下のような新たな課題が生じてく
る。図２３は、シリコン基板中に、ＢＦ2 イオンを加速
エネルギー３０ｋｅＶ、ドーズ量２×１０15ｃｍ-2の条
件で注入したものと、Ｂ（ボロンーｂｏｒｏｎ）イオン
を加速エネルギー１０ｋｅＶ、ドーズ量２×１０15ｃｍ
-2の条件で注入したものの各々を、１０００℃，１０秒
間の条件で活性化熱処理した後のボロンＳＩＭＳプロフ
ァイルを示したものである。
【００１５】まず、ＢＦ2 注入の場合、弗素とボロンが
結合したものであるために乖離を起こし、不純物の濃度
のピークが２つ存在する（図２３参照）。特に濃度が高
いピークが基板表面側に存在しているが、このボロンは
後にシリサイド化される領域に存在するために、最終的
な拡散層の形成には寄与せず、結果としてシリサイドと
拡散層との界面の濃度も本来拡散層が有していたはずの
濃度のピークから低下した濃度となり、この部分のコン
タクト抵抗が増大してしまう。さらに、表面チャネル型
トランジスタの場合、拡散層へ不純物を導入する際、同
時にゲート電極内にも不純物が導入されるため、ゲート
電極からゲート絶縁膜を介して基板側へ不純物が抜けて
しまう染みだし（ｐｅｎｅｔｒａｔｉｏｎ）現象も注意
を払わなければならなくなる。
【００１６】次に、図２４は、ＢＦ2 注入（３０ｋｅ
Ｖ、２×１０15ｃｍ-2）とＢ注入（１０ｋｅＶ、２×１
０15ｃｍ-2）のＱｕａｓｉ−ｓｔａｔｉｃＣ−Ｖ特性を
示す。通常、染みだしの起こっていないものの波形のフ
ラットバンド電圧は０．８６Ｖであるが、ＢＦ2 注入の
場合少々シフトして０．８８Ｖとなっており、若干染み
だしが生じていることがわかる。
【００１７】図２５は、フラットバンド電圧のボロン及
びＢＦ2 の注入ドーズ量依存性を示す図である。ＢＦ2
注入の場合、加速エネルギーやドーズ量の増加に伴って
フラットバンド電圧のシフトも大きくなり、染みだしが
顕著になってくる。これらのことから、ＢＦ2 注入の場
合、シリサイド形成後のシリサイドと拡散層との界面に
おける不純物濃度を高くするために、不純物注入の際の
加速エネルギーやドーズ量を大きくする手段をとること
は、ゲート電極から基板への不純物の染みだしを助長す
ることにつながるため、性能の良いトランジスタを形成
することは困難となってきている。
【００１８】上述の問題点に関する説明はＢＦ2 注入の
場合について行ったが、一方で、Ｂ注入の場合は、ゲー
ト電極から基板へのボロンの染みだしに対してはＢＦ2
注入の場合よりも不具合が緩和されるが（図２４及び図
２５参照）、図１３に示されるように、ソース・ドレイ
ン領域と基板領域との間のｐｎ接合部が深い部位に形成
されるために微細なデバイスへの適用は困難である。
【００１９】本発明の第１の目的は、ゲート酸化膜中に
おける酸窒化層の構造を改善することにより、高性能で
かつ信頼性の高い半導体装置及びその製造方法の提供を
図ることにある。
【００２０】また、本発明の第２の目的は、浅い接合形
成を必要とする半導体素子に関して、特性劣化やコスト
を増加させることなく拡散を抑制して浅接合を形成し
て、高性能の微細デバイスを実現することにあり、特
に、拡散層をシリサイド化するサリサイドプロセスと表
面チャネル型のｐーＭＯＳＦＥＴを有するデュアルゲー
トをともに実現するに当り、ボロンの染みだしを抑さえ
ながら、且つ低抵抗のシリサイド膜を形成し、浅い接合
を形成することにある。
【００２１】
【課題を解決するための手段】上記第１の目的を達成す
るために本発明が講じた手段は、ゲート酸化膜の少なく
ともドレイン側端部に酸窒化層を設けることにより、ホ
ットキャリア劣化の抑制と、ゲートの空乏化等による性
能の低下とを防止することにある。具体的には、請求項
１〜８に記載されている第１の半導体装置に関する手段
と、請求項１８〜３２に記載されている第１の半導体装
置の製造方法に関する手段とを講じている。
【００２２】上記第２の目的を達成するために本発明が
講じた手段は、不純物拡散層に窒素と半導体原子との衝
突に起因する検知レベル以上の欠陥を生ぜしめない状態
で窒素を導入することにより、欠陥による特性の劣化を
防止しながら不純物拡散層の濃度プロファイルを改善す
ることにある。具体的には、請求項９〜１８に記載され
ている第２の半導体装置に関する手段と、請求項３４〜
４７に記載されている第２の半導体装置の製造方法に関
する手段とを講じている。
【００２３】本発明の第１の半導体装置は、請求項１に
記載されているように、半導体基板上にＭＩＳ型電界効
果トランジスタを搭載した半導体装置において、上記Ｍ
ＩＳ型電界効果トランジスタは、上記半導体基板の一部
に形成された活性領域と、上記活性領域の上に形成され
たゲート酸化膜と、上記ゲート酸化膜の上に形成された
ゲート電極と、上記活性領域のうち上記ゲート電極の両
側方に位置する領域に不純物を導入して形成されたソー
ス領域及びドレイン領域と、上記ゲート酸化膜の両端部
のうち少なくとも上記ドレイン領域側の端部に形成され
た酸窒化層とを備えている。
【００２４】これにより、酸窒化層がゲート酸化膜の端
部にのみ形成されているので、ゲート電極中の不純物の
下方への拡散が妨げられることやゲート電極の空乏化な
どに起因するトランジスタの性能の劣化が防止される。
一方、ホットキャリア劣化はホットキャリアがドレイン
側のゲート絶縁膜に捕獲されることが原因になるが、こ
のように、劣化の原因となるドレイン側のゲート酸化膜
に効果的に酸窒化層が形成されているので、ホットキャ
リア信頼性を向上することができる。
【００２５】請求項２に記載されているように、請求項
１において、上記酸窒化層を上記ゲート酸化膜の両端部
に形成することが好ましい。
【００２６】これにより、ホットキャリア劣化の抑制機
能がより確実に得られる。
【００２７】請求項３に記載されているように、請求項
１において、上記ソース領域及びドレイン領域のうち少
なくともドレイン領域の一部に形成された窒素拡散層を
さらに備えることができる。
【００２８】これにより、半導体基板内に形成される窒
素拡散層によってイオン注入時のチャネリングが防止さ
れるので、ソース領域及びドレイン領域を安定して形成
しうる構造となり、トランジスタの特性が安定する。
【００２９】請求項４に記載されているように、請求項
２において、上記窒素拡散層を上記ソース領域及びドレ
イン領域よりも浅く形成することができる。
【００３０】これにより、半導体基板内の特に表面付近
の領域における不純物濃度が高くなるので、シート抵抗
を低減することができる。
【００３１】請求項５に記載されているように、請求項
１において、半導体基板上にｎＭＩＳ型電界効果トラン
ジスタ及びｐＭＩＳ型電界効果トランジスタを備え、上
記ＭＩＳ型電界効果トランジスタを上記ｎＭＩＳ型電界
効果トランジスタとし、上記ｐＭＩＳ型電界効果トラン
ジスタが、上記半導体基板の一部に形成された活性領域
と、上記活性領域の上に形成されたゲート酸化膜と、上
記ゲート酸化膜の上に形成されたゲート電極と、上記活
性領域のうち上記ゲート電極の両側方に位置する領域に
不純物を導入して形成されたソース領域及びドレイン領
域とを備え、上記ｐＭＩＳ型電界効果トランジスタのゲ
ート酸化膜には、酸窒化層は形成されていないものとす
ることができる。
【００３２】これにより、ｎＭＩＳ型電界効果トランジ
スタにおいて、上述の請求項１の作用と同じ作用が奏さ
れる。一方、ｐＭＩＳ型電界効果トランジスタにおいて
は、ゲート酸化膜に酸窒化層が形成されていないので、
相互コンダクタンスの低下を回避することができる。
【００３３】請求項６に記載されているように、請求項
５において、上記ｎＭＩＳ型電界効果トランジスタは、
上記ソース領域及びドレイン領域内の少なくとも一部に
形成された窒素拡散層をさらに備えることができる。
【００３４】これにより、それぞれ請求項２，３と同じ
作用が奏される。
【００３５】請求項７に記載されているように、請求項
６において、上記窒素拡散層を、上記ソース領域及びド
レイン領域のいずれよりも浅く形成することができる。
【００３６】これにより、請求項４と同じ作用が奏され
る。
【００３７】請求項８に記載されているように、請求項
１，２，３，４，５，６又は７において、上記ゲート電
極の上に、上記ゲート電極と同時にパターニングされた
ゲート上絶縁膜をさらに備えることができる。
【００３８】これにより、不純物のイオン注入や熱拡
散，プラズマ窒化等によりゲート酸化膜の端部に窒素を
導入して酸窒化層を形成する際に、ゲート電極の上が絶
縁膜によって保護された構造となっているので、ゲート
電極の空乏化等に起因するトランジスタの性能の劣化を
確実に防止することが可能となる。
【００３９】本発明の第２の半導体装置は、請求項９に
記載されているように、半導体基板と、上記半導体基板
に形成されキャリア生成用の第１導電型不純物を含む不
純物拡散層と、上記不純物拡散層の少なくとも一部を含
む領域に半導体原子との衝突に起因する欠陥が検知レベ
ルを越えない状態で導入された窒素を含む窒素拡散層と
を備えている。
【００４０】これにより、不純物拡散層内の第１導電型
不純物の拡散が窒素の存在によって抑制されるので、不
純物拡散層内のうち第１導電型不純物の濃度が高い領域
は半導体基板の表面付近の領域に集中することになる。
したがって、不純物拡散層のシート抵抗が極めて小さく
なり、このような小さなシート抵抗を有する不純物拡散
層を利用して、特性の優れた各種の半導体装置を得るこ
とができる。しかも、不純物拡散層内における欠陥が極
めて少ないので、半導体装置の特性に与える悪影響も回
避される。
【００４１】請求項１０に記載されているように、請求
項９において、上記不純物拡散層内における上記第１導
電型不純物の濃度が、半導体基板内の表面付近の領域の
最大濃度位置から上記半導体基板の奥方に向かって減少
するとともに、その減少割合が上記最大濃度位置を通過
したその下方の所定位置に達するまでは大きく、上記所
定位置よりも奥方に向かう領域では減少割合が小さくな
る分布を有しているように構成することが好ましい。
【００４２】これにより、不純物拡散層内のうち第１導
電型不純物の濃度プロファイルが理想的となり、請求項
１の作用効果が顕著に奏されることになる。
【００４３】請求項１１に記載されているように、請求
項９又は１０において、上記不純物拡散層の上に形成さ
れたシリサイド膜をさらに備え、上記不純物拡散層内に
おける上記第１導電型不純物の最大濃度位置が、上記シ
リサイド膜との界面の直下方にあるものとすることがで
きる。
【００４４】これにより、ＢＦ2 注入によって拡散を制
限した場合のごとく濃度のピークが基板表面の直下付近
ではなく基板表面から少し入ったところにあるので、シ
リサイド膜が形成されるとシリサイド膜の直下方に濃度
のピーク位置が存在することになる。したがって、不純
物拡散層のシート抵抗が極めて小さくなるとともに、接
合リークも低減されることになる。
【００４５】請求項１２に記載されているように、請求
項９又は１０において、上記半導体装置を、半導体基板
内の活性領域の上に形成されたゲート絶縁膜と、該ゲー
ト絶縁膜の上に形成されたゲート電極と、上記活性領域
のうち上記ゲート電極の両側方に位置する領域内に形成
され第１導電型不純物を含むソース領域及びドレイン領
域と、上記活性領域のうち上記ソース領域及びドレイン
領域との間に形成され第２導電型不純物を含むチャネル
領域とを有するＭＩＳ型電界効果トランジスタとし、上
記窒素拡散層を、上記ソース領域及びドレイン領域各々
の少なくとも一部を含む領域に形成しておくことができ
る。
【００４６】これにより、シート抵抗の小さいソース・
ドレイン領域を有する半導体装置が得られる。
【００４７】請求項１３に記載されているように、請求
項１２において、上記ゲート電極の両側面上に形成され
た絶縁性材料からなるサイドウォールと、上記ソース領
域及びドレイン領域と上記ゲート電極の直下方領域との
間にそれぞれ形成され上記ソース領域及びドレイン領域
よりも低濃度の第１導電型不純物を含むエクステンショ
ン領域とをさらに備え、上記窒素拡散層を、上記エクス
テンション領域にも亘って形成しておくことができる。
【００４８】請求項１４に記載されているように、請求
項１２又は１３において、上記窒素拡散層が、上記チャ
ネル領域にも亘っていてもよい。
【００４９】請求項１２又は１３により、チャネル領域
においてｐｎ接合部分が浅くなるので、チャネル抵抗を
低減することができる。
【００５０】請求項１５に記載されているように、請求
項１２において、上記ソース領域及びドレイン領域のう
ち上記キャリア生成用不純物の濃度が所定値以上の領域
を、上記チャネル領域に隣接する部分において、上記窒
素がない場合に対して上記半導体基板内の表面付近の領
域では上記チャネル領域側に入り込む一方その奥方では
チャネル領域側から遠ざかるように構成することが好ま
しい。
【００５１】これにより、トランジスタの寄生抵抗が小
さくなり、パンチスルーに対する耐性が大きくなって短
チャネル効果の抑制機能が向上するとともに、寄生容量
も小さくなる。つまり、動作速度が高くかつ微細化に適
した構造が得られることになる。
【００５２】請求項１６に記載されているように、請求
項１２，１３，１４又は１５において、上記ソース領域
及び上記ドレイン領域の上に形成されたシリサイド膜を
さらに備え、上記ソース領域及びドレイン領域のうち上
記窒素拡散層が形成された領域における上記キャリア生
成用不純物の最大濃度位置は、上記シリサイド膜との界
面付近にあるものとすることができる。
【００５３】これにより、ソース・ドレイン領域におけ
るシート抵抗が小さくかつ接合リークの小さいＭＩＳ型
電界効果トランジスタが得られる。
【００５４】請求項１７に記載されているように、請求
項９において、上記半導体装置を、上記半導体基板内の
活性領域の一部に形成され第２導電型不純物を含むエミ
ッタ領域と、上記活性領域内で上記エミッタ領域を囲む
ように形成され第１導電型不純物を含むベース領域と、
上記活性領域内で上記ベース領域の下方を含む領域に形
成され第２導電型不純物を含むコレクタ領域とを有する
バイポーラトランジスタとし、上記窒素拡散層を、上記
エミッタ領域の少なくとも一部を含む領域に形成するこ
とができる。
【００５５】これにより、エミッタ領域における不純物
濃度の高い領域が半導体基板の表面付近に集中するの
で、エミッタ領域の抵抗が小さくなり、電流増幅率の高
いバイポーラトランジスタが得られる。
【００５６】請求項１８に記載されているように、請求
項９において、上記半導体装置を、上記半導体基板内の
活性領域の一部に形成され第２導電型不純物を含むエミ
ッタ領域と、上記活性領域内で上記エミッタ領域を囲む
ように形成され第１導電型不純物を含むベース領域と、
上記活性領域内で上記ベース領域の下方を含む領域に形
成され第２導電型不純物を含むコレクタ領域とを有する
バイポーラトランジスタとし、上記窒素拡散層を、上記
ベース領域の少なくとも一部を含む領域に形成すること
ができる。
【００５７】これにより、ベース領域における不純物濃
度分布が急峻となりかつベース領域の厚みが小さくなる
ので、ベース抵抗が低減され、高い遮断周波数を有する
バイポーラトランジスタが得られる。
【００５８】本発明に係る第１の半導体装置の製造方法
は、請求項１９に記載されているように、ＭＩＳ型電界
効果トランジスタを搭載した半導体装置の製造方法にお
いて、半導体基板上に活性領域を囲む素子分離を形成す
る第１の工程と、上記活性領域の上に酸化膜及び導体膜
を堆積する第２の工程と、上記酸化膜及び導体膜をパタ
ーニングして、上記ＭＩＳ型電界効果トランジスタのゲ
ート酸化膜及びゲート電極をそれぞれ形成する第３の工
程と、上記ゲート酸化膜の両端部のうち少なくともドレ
イン領域側の端部に窒素を導入して酸窒化層を形成する
第４の工程と、上記活性領域のうち上記ゲート電極の両
側方に位置する領域に第１導電型不純物を導入して上記
ＭＩＳ型電界効果トランジスタのソース領域及びドレイ
ン領域を形成する第５の工程とを備えている。
【００５９】この方法により、請求項１の構成を有する
半導体装置が得られる。
【００６０】請求項２０に記載されているように、請求
項１９において、上記第４の工程は、上記第３の工程の
後上記第５の工程の前に行ない、かつ上記ゲート酸化膜
及びゲート電極の上方から大傾角イオン注入法により少
なくともドレイン領域側に傾いた方向を含む方向から窒
素イオンを注入することにより上記酸窒化層を形成する
ことができる。
【００６１】この方法により、窒素イオンが大傾角で注
入されるので、ゲート酸化膜の端部のみに酸窒化層が形
成される。その際、ゲート電極全体に窒素イオンを注入
するのに比べ、注入エネルギーを弱くかつ窒素イオンの
濃度を薄くしても、ホットキャリア劣化を抑制するのに
十分な酸窒化層が形成できるので、ゲート電極の空乏化
を招くことはない。また、半導体基板内に注入される窒
素量が少なくなるので、活性領域における結晶性の乱れ
も可及的に低減される。したがって、信頼性の高いかつ
性能の良好なトランジスタが形成されることになる。
【００６２】請求項２１に記載されているように、請求
項２０において、上記第４の工程では、上記ドレイン側
に傾いた方向と上記ソース領域側に傾いた方向とを含む
少なくとも２以上の方向から不純物イオンを注入するこ
とができる。
【００６３】この方法により、ゲート酸化膜の両端部に
酸窒化層が形成されるので、ホットキャリア劣化のより
少ないトランジスタが形成される。
【００６４】請求項２２に記載されているように、請求
項２０又は２１において、上記第４の工程では、上記ト
ランジスタのチャネル方向に平行な断面内で上記半導体
基板の表面に垂直な方向に対して１０°以上傾いた方向
から不純物イオンを注入することができる。
【００６５】この方法により、確実にゲート酸化膜の端
部に酸窒化層を形成することができる。
【００６６】請求項２３に記載されているように、請求
項１９において、上記第４の工程を、少なくとも窒素を
含むガス雰囲気中で上記半導体基板を加熱処理すること
により行うことができる。
【００６７】請求項２４に記載されているように、請求
項２３において、上記第４の工程を、アンモニアガス雰
囲気中で行うことができる。
【００６８】請求項２５に記載されているように、請求
項１９において、上記第４の工程を、窒素を含むガス雰
囲気中でプラズマを発生させることにより行うことがで
きる。
【００６９】請求項２３〜２５の方法によっても、請求
項１９と同じ効果を得ることができる。
【００７０】請求項２６に記載されているように、請求
項１９，２０，２１，２２，２３，２４又は２５におい
て、上記第４の工程を、上記ソース領域及びドレイン領
域にも窒素を導入するように行うことができる。
【００７１】この方法により、シート抵抗の小さいソー
ス・ドレイン領域を有するトランジスタが形成されるこ
とになる。
【００７２】請求項２７に記載されているように、請求
項１９，２０，２１，２２，２３，２４又は２５におい
て、上記第４の工程の前に、上記ゲート電極をマスクと
して半導体基板内に低濃度の第１導電型不純物を導入し
て低濃度ソース・ドレイン領域を形成する工程と、上記
第４の工程の後上記第５の工程の前に、上記ゲート電極
の両側面上に絶縁体サイドウォールを形成する工程とを
さらに備えることができる。
【００７３】この方法により、ＬＤＤ構造を有し、かつ
シート抵抗の小さいソース・ドレイン領域を有するトラ
ンジスタが形成されることになる。
【００７４】請求項２８に記載されているように、請求
項１９，２０，２１，２２，２３，２４又は２５におい
て、上記第５の工程の後に、上記ソース領域及びドレイ
ン領域の上に少なくとも金属を含む低抵抗膜を形成する
工程をさらに備えることができる。
【００７５】この方法により、シート抵抗が極めて小さ
いソース・ドレイン領域を有するトランジスタが形成さ
れることになる。
【００７６】請求項２９に記載されているように、請求
項１９，２０，２１，２２，２３，２４，２５，２６，
２７又は２８において、上記第２の工程では、上記導体
膜の上に絶縁膜をさらに堆積し、上記第３の工程では、
上記導体膜及び酸化膜と同時に上記絶縁膜をパターニン
グして、上記ゲート電極の上にゲート上絶縁膜を形成す
ることができる。
【００７７】この方法により、ゲート電極内への窒素の
導入量を抑制できるので、ゲート電極の空乏化に起因す
るトランジスタの駆動力の低下を確実に防止することが
できる。
【００７８】請求項３０に記載されているように、請求
項１９において、上記第１の工程では、ｎＭＩＳ型電界
効果トランジスタを形成するための第１の活性領域と上
記ｐＭＩＳ型電界効果トランジスタを形成するための第
２の活性領域とを個別に囲む素子分離を形成し、上記第
２の工程では、上記第１及び第２の活性領域の上に酸化
膜及び導体膜を堆積し、上記第３の工程では、上記酸化
膜及び導体膜をパターニングして、上記第１及び第２の
活性領域の上に、ｎＭＩＳ型，ｐＭＩＳ型電界効果トラ
ンジスタのゲート酸化膜及びゲート電極をそれぞれ形成
し、上記第４の工程では、上記ｎＭＩＳ型電界効果トラ
ンジスタのゲート酸化膜の両端部のうち少なくともドレ
イン領域側の端部に窒素を導入して酸窒化層を形成し、
上記第５の工程では、上記第１及び第２活性領域のうち
上記ゲート電極の両側方に位置する領域に第１，第２導
電型不純物をそれぞれ導入して、上記ｎＭＩＳ型及びｐ
ＭＩＳ型電界効果トランジスタのソース領域及びドレイ
ン領域を形成することができる。
【００７９】この方法により、第１の活性領域では、信
頼性の高いかつ性能の良好なｎＭＩＳ型電界効果トラン
ジスタが製造される。一方、第２の活性領域では、酸窒
化層が形成されないことにより、相互コンダクタンス特
性の良好なｐＭＩＳ型電界効果トランジスタが形成され
ることになる。
【００８０】請求項３１に記載されているように、請求
項３０において、上記第３の工程の後上記第５の工程の
前に、上記第２の活性領域を覆う第１のマスク部材を形
成する工程をさらに備えており、上記第４の工程では、
上記マスク部材を形成した状態で、上記第１の活性領域
上の上記ゲート酸化膜及びゲート電極の上方から大傾角
イオン注入法により少なくともドレイン領域側に傾いた
方向から窒素イオンを注入することにより上記酸窒化層
を形成することができる。
【００８１】この方法により、信頼性の高い性能の良好
なｎＭＩＳ型電界効果トランジスタが容易に製造され
る。
【００８２】請求項３２に記載されているように、請求
項３０又は３１において、上記第３の工程の後上記第５
の工程の前に、上記第１の活性領域を覆う第２のマスク
部材を形成する工程と、上記第２のマスク部材を形成し
た状態で、上記半導体基板の表面に対してほぼ垂直な方
向から上記第２の活性領域内に窒素イオンを注入する工
程とをさらに備えることができる。
【００８３】この方法により、第２の活性領域内に窒素
拡散層が形成されるので、第５の工程におけるソース領
域及びドレイン領域の際の不純物イオンのチャネリング
が防止され、ソース領域及びドレイン領域の形成が安定
する。
【００８４】請求項３３に記載されているように、請求
項３０，３１又は３２において、上記第２の工程では、
上記導体膜の上に絶縁膜をさらに堆積し、上記第３の工
程では、上記導体膜及び酸化膜と同時に上記絶縁膜をパ
ターニングして、上記第１及び第２の活性領域内の上記
ゲート電極の上にゲート上絶縁膜を形成することができ
る。
【００８５】この方法により、ゲート電極の空乏化の小
さい駆動力の大きいＣＭＯＳ型電界効果トランジスタが
形成されることになる。
【００８６】本発明の第２の半導体装置の製造方法は、
請求項３４に記載されているように、半導体基板の半導
体領域内にキャリア生成用不純物を導入して第１の不純
物拡散層を形成する第１の工程と、上記半導体基板の半
導体領域内に半導体原子との衝突に起因する検知レベル
以上の欠陥を生ぜしめないように窒素を導入して窒素拡
散層を形成する第２の工程と、第２の工程と、上記半導
体基板を加熱して、上記キャリア生成用不純物を活性化
させる第３の工程とを備え、上記第１の工程及び第２の
工程は、両工程のうちいずれか一方を先に、かつ上記第
１の不純物拡散層と上記窒素拡散層とが少なくともオー
バーラップするように行う方法である。
【００８７】この方法により、請求項９の作用を奏する
半導体装置が容易に形成されることになる。ただし、第
２の工程と第３の工程とは連続的に行うことができる。
【００８８】請求項３５に記載されているように、請求
項３４において、上記第１の工程を、少なくとも窒素を
含むガス雰囲気中で上記半導体基板を加熱処理すること
により行うことができる。
【００８９】この方法により、窒素拡散層中において、
窒素イオンを注入する場合のような窒素イオンと半導体
原子との衝突に起因する欠陥が生じないので、欠陥に起
因する特性の劣化のない半導体装置が得られる。
【００９０】請求項３６に記載されているように、請求
項３５において、上記第３の工程を、アンモニアガス雰
囲気中で行うことができる。
【００９１】この方法により、半導体基板内への窒素の
導入機能が特に高くなるので、容易かつ迅速に窒素拡散
層を形成することができる。
【００９２】請求項３７に記載されているように、請求
項３６において、上記第３の工程を、温度が９００°以
上、時間が１０秒以下の条件下で行うことが好ましい。
【００９３】請求項３８に記載されているように、請求
項３４において、上記第１の工程を、少なくとも窒素を
含むガス雰囲気中でプラズマを発生させることにより行
うことができる。
【００９４】この方法によっても、欠陥のほとんどない
状態で窒素拡散層を形成することができる。
【００９５】請求項３９に記載されているように、請求
項３４において、上記第３の工程の後に、上記ソース領
域及びドレイン領域の上にシリサイド膜を形成する工程
をさらに備えることができる。
【００９６】請求項４０に記載されているように、請求
項３４，３５，３６，３７又は３８において、上記半導
体基板内に、ＭＩＳ型電界効果トランジスタ形成領域を
設け、上記ＭＩＳ型電界効果トランジスタ形成領域の上
にゲート絶縁膜及びゲート電極を形成する工程をさらに
備え、上記第１の工程では、上記ゲート絶縁膜及びゲー
ト電極を形成した後に、上記ＭＩＳ型電界効果トランジ
スタ形成領域のうち上記ゲート電極の両側方に位置する
領域に上記キャリア生成用不純物を導入して上記ＭＩＳ
型電界効果トランジスタのソース領域及びドレイン領域
を形成することができる。
【００９７】この方法により。シート抵抗の小さいソー
ス・ドレイン領域を有するＭＩＳ型電界効果トランジス
タを形成することができる。
【００９８】請求項４１に記載されているように、請求
項４０において、上記ゲート絶縁膜及びゲート電極を形
成する工程では、酸化膜からなるゲート絶縁膜を形成
し、上記第２の工程は、上記ゲート絶縁膜及びゲート電
極を形成する工程の後に行い、かつ、上記第２の工程で
は上記ゲート絶縁膜の両端部にも窒素を導入して酸窒化
層を形成することができる。
【００９９】この方法により、シート抵抗が小さくかつ
ホットキャリア耐性の大きいトランジスタを得ることが
できる。
【０１００】請求項４２に記載されているように、請求
項４０において、上記ゲート絶縁膜及びゲート電極を形
成する工程の後かつ上記第１の工程の前に、上記ＭＩＳ
型電界効果トランジスタ形成領域内に上記ソース領域及
びドレイン領域に導入した上記キャリア生成用不純物よ
りも低濃度かつ同じ導電型の第２のキャリア生成用不純
物を導入してエクステンション領域を形成する工程と、
上記ゲート電極の両側面上に絶縁体サイドウォールを形
成する工程とをさらに備え、上記第１の工程では、上記
ＭＩＳ型電界効果トランジスタ形成領域のうち上記ゲー
ト電極及びサイドウォールの両側方に位置する領域内に
上記キャリア生成用不純物を導入し、上記第２の工程で
は、上記エクステンション領域の少なくとも一部を含む
ように上記窒素拡散層を形成することができる。
【０１０１】この方法により、ＬＤＤ構造を有しチャネ
ル抵抗の小さいトランジスタが形成されることになる。
【０１０２】請求項４３に記載されているように、請求
項４２において、上記ゲート絶縁膜及びゲート電極を形
成する工程の後かつ上記第１の工程の前に、上記ＭＩＳ
型電界効果トランジスタ形成領域内に上記ソース領域及
びドレイン領域に導入した上記キャリア生成用不純物よ
りも低濃度かつ逆導電型の第３のキャリア生成用不純物
を導入してポケット領域を形成する工程をさらに備える
ことができる。
【０１０３】この方法により、短チャネル効果抑制機能
の極めて高いトランジスタを形成することができる。
【０１０４】請求項４４に記載されているように、請求
項４０，４２又は４３において、上記第２の工程は、上
記ゲート絶縁膜及びゲート電極を形成する工程及び上記
第１の工程の前に行い、上記ＭＩＳ型電界効果トランジ
スタ形成領域の横方向全体に亘って窒素拡散層を形成す
ることができる。
【０１０５】この方法により、チャネル抵抗が極めて小
さいトランジスタが得られることになる。
【０１０６】請求項４５に記載されているように、請求
項４０，４１，４２，４３又は４４において、上記第３
の工程の後に、上記ソース領域及びドレイン領域及びゲ
ート電極の上にシリサイド膜を形成する工程をさらに備
えることができる。
【０１０７】この方法により、請求項４６に記載されて
いるように、請求項３４，３５，３６，３７又は３８に
おいて、上記半導体基板内に、バイポーラトランジスタ
形成領域を設け、上記バイポーラトランジスタ形成領域
に第１導電型不純物を導入してバイポーラトランジスタ
のコレクタ領域を形成する工程と、上記コレクタ領域内
に第２導電型不純物を導入してバイポーラトランジスタ
のベース領域を形成する工程とをさらに備え、上記第１
の工程では、上記ベース領域内に第１導電型不純物を導
入して上記バイポーラトランジスタのエミッタ領域を形
成し、上記第２の工程では、上記エミッタ領域の少なく
とも一部を含む領域に窒素を導入することができる。
【０１０８】この方法により、電流増幅率の高いバイポ
ーラトランジスタを形成することができる。
【０１０９】請求項４７に記載されているように、請求
項３４，３５，３６，３７又は３８において、上記半導
体基板内に、バイポーラトランジスタ形成領域を設け、
上記バイポーラトランジスタ形成領域に第１導電型不純
物を導入してバイポーラトランジスタのコレクタ領域を
形成する工程と、上記第１の工程の後に、上記コレクタ
領域内に第１導電型不純物を導入して上記バイポーラト
ランジスタのエミッタ領域を形成する工程とをさらに備
え、上記第２の工程では、上記コレクタ領域内かつ上記
エミッタ領域を取り囲む領域に第２導電型不純物を導入
してバイポーラトランジスタのベース領域を形成し、上
記第２の工程では、上記ベース領域の少なくとも一部を
含む領域に窒素を導入することができる。
【０１１０】この方法により、遮断周波数の高いバイポ
ーラトランジスタを形成することができる。
【０１１１】
【発明の実施の形態】
（第１の実施形態）図１（ａ）〜（ｄ）は、第１のｎＭ
ＯＳ型電界効果トランジスタの工程を示す断面図であ
る。
【０１１２】まず、図１（ａ）に示す工程では、シリコ
ン基板１の一部に素子分離４を形成し、素子分離４で囲
まれる活性領域内のシリコン基板１上に熱酸化等により
厚みが７ｎｍの酸化膜を形成し、さらにその上に厚みが
１５０ｎｍのポリシリコン膜を堆積した後、フォトリソ
グラフィー及びドライエッチング工程により酸化膜及び
ポリシリコン膜をパターニングして、ゲート酸化膜２及
びゲート電極３を形成する。なお、ゲート電極３の導電
性を確保するためにポリシリコン膜にはＣＶＤ法による
堆積時あるいは堆積後のイオン注入によってｎ型不純物
がドープされている。これは、後述する各実施形態にお
いても同様である。
【０１１３】次に、図１（ｂ）に示す工程では、トラン
ジスタのチャネル方向に平行な断面において半導体基板
面に垂直な方向に対して２５°斜めに傾いた方向からの
４ステップイオン注入法により、窒素イオン（Ｎ+ ）を
エネルギー１０ｋｅＶ，ドーズ量１×１０15ｃｍ-2で注
入する。その際、４ステップイオン注入法では、不純物
イオンの注入方向は固定しておき、シリコン基板１を水
平面内で９０゜ずつ順次回転させた４つの位置で不純物
イオンの注入を行なう。その後、熱処理により窒素イオ
ンを拡散させて、ゲート酸化膜２の両端部に酸窒化層５
ａを、シリコン基板１内に窒素拡散層６ａをそれぞれ形
成する。この工程では、窒素イオンの注入エネルギーは
５〜２０ｋｅＶ、ドーズ量は１×１０13〜５×１０15
ｃｍ-2，注入方向の傾き角度は７゜〜４５°が好まし
い。
【０１１４】なお、本実施形態では、４ステップイオン
注入法により窒素イオンを注入するので、ゲート酸化膜
２の両端に不純物イオンが打ち込まれるが、単にドレイ
ン領域側に傾いた１つの方向から不純物イオンを注入し
てもよい。また、不純物イオンを打ち込む方向は、必ず
しもトランジスタのチャネル方向（つまり図１の紙面に
平行な方向）に一致していなくてもよい。つまり、イオ
ン打ち込み方向がゲート幅方向に直交する面（図１の紙
面）上に投影された線と基板面の法線との間の角度が１
０゜以上であれば、本発明の効果は発揮しうる。上述の
ことは、後の各実施形態についても同じである。
【０１１５】次に、図１（ｃ）に示す工程では、ほぼ垂
直方向からのイオン注入法により、砒素イオン（Ａｓ+
）をエネルギー１０ｋｅＶ，ドーズ量１×１０15ｃｍ
-2で注入し、シリコン基板１内の表面付近の領域にｎ型
低濃度ソース・ドレイン領域７を形成する。なお、シリ
コン基板１内に窒素拡散層６ａが形成されているので、
垂直方向から不純物イオンを注入してもチャネリングは
生じない。
【０１１６】次に、図１（ｄ）に示す工程では、基板上
に厚めのシリコン酸化膜を堆積した後エッチバックを行
なって、ゲート電極３の両側面上にサイドウォール８を
形成した後、さらにほぼ垂直方向からのイオン注入法に
より、砒素イオン（Ａｓ+ ）をエネルギー３０ｋｅＶ，
ドーズ量５×１０15ｃｍ-2で注入し、サイドウォール８
の両側にｎ型高濃度ソース・ドレイン領域９を形成す
る。
【０１１７】本実施形態の製造工程によって形成される
ｎＭＯＳ型電界効果トランジスタには、上記従来の酸窒
化層を設けたトランジスタの構造と異なり、ゲート酸化
膜２の両端部のみに酸窒化層５ａが形成されている。一
般に、ホットキャリア劣化の主原因は、ホットキャリア
がドレイン側のゲート酸化膜に捕獲されることにある。
したがって、本実施形態のごとく、ゲート酸化膜２の少
なくともドレイン側の端部（本実施形態では両端部）に
酸窒化層５ａが形成されていればホットキャリア劣化を
防止することができる。
【０１１８】一方、このように大傾角方向からのイオン
注入によってゲート酸化膜２の端部のみに窒素イオンを
注入すればよいので、１×１０15ｃｍ-2程度の低いドー
ズ量でかつ１０ｋｅＶという低い注入エネルギーにより
窒素イオンを注入しても、酸窒化層５ａを形成できる。
上記従来の方法のようにゲート酸化膜中の全域に酸窒化
層を形成する場合には、窒素イオンのドーズ量を濃くす
る必要があるので、ゲート電極の空乏化を招いていた。
それに対し、本実施形態の方法ではドーズ量は僅かでよ
いのでゲート電極３の空乏化を招くことがない。
【０１１９】また、図１（ｂ）に示す工程でシリコン基
板１内に形成される窒素拡散層６ａの深さも浅いので、
結晶性が乱れた領域はわずかの部分である。さらに、窒
素拡散層６ａにおける窒素イオンの濃度も低いので、シ
リコン基板１中の結晶性の乱れの度合いも最小限度にと
どめることができる。よって、トランジスタの性能の劣
化を抑制でき、かつトランジスタの信頼性の向上を図る
ことができるのである。
【０１２０】なお、本実施形態では、ゲート酸化膜２の
両端部に酸窒化層５ａを形成したが、ゲート酸化膜２の
少なくともドレイン側の端部に酸窒化層５ａが形成され
ていればよい。このことは後述の各実施形態においても
同様である。
【０１２１】（第２の実施形態）図２（ａ）〜（ｄ）
は、第２の実施形態に係るｎＭＯＳ型電界効果トランジ
スタの工程を示す断面図である。
【０１２２】まず、図２（ａ）に示す工程では、シリコ
ン基板１の一部に素子分離４を形成し、素子分離４で囲
まれる活性領域内のシリコン基板１上に熱酸化等により
厚みが７ｎｍの酸化膜を形成し、さらにその上に厚みが
１５０ｎｍのポリシリコン膜と厚みが１５０ｎｍの酸化
膜とを堆積した後、フォトリソグラフィー及びドライエ
ッチング工程により２つの酸化膜及びポリシリコン膜を
パターニングして、ゲート酸化膜２，ゲート電極３及び
ゲート上酸化膜１０を形成する。
【０１２３】次に、図２（ｂ）に示す工程では、４ステ
ップイオン注入法により、シリコン基板１の表面に垂直
な方向に対して基板の法線方向に対して２５°傾いた方
向から窒素イオン（Ｎ+ ）をエネルギー１０ｋｅＶ，ド
ーズ量１×１０15ｃｍ-2で注入する。その際、４ステッ
プイオン注入法では、不純物イオンの注入方向は固定し
ておき、シリコン基板１を水平面内で９０゜ずつ順次回
転させた４つの位置で不純物イオンの注入を行なう。そ
の後、熱処理により窒素イオンを拡散させて、ゲート酸
化膜２の両端部に酸窒化層５ａを、シリコン基板１内に
窒素拡散層６ａをそれぞれ形成する。この工程では、窒
素イオンの注入エネルギーは５〜３０ｋｅＶ、ドーズ量
は１×１０13〜５×１０16ｃｍ-2，注入方向の傾き角度
は７゜〜４５°が好ましい。
【０１２４】次に、図２（ｃ）に示す工程では、ほぼ垂
直方向からのイオン注入法により、砒素イオン（Ａｓ+
）をエネルギー１０ｋｅＶ，ドーズ量１×１０14ｃｍ
-2で注入し、シリコン基板１内の表面付近の領域にｎ型
低濃度ソース・ドレイン領域７を形成する。
【０１２５】次に、図２（ｄ）に示す工程では、基板上
に厚めのシリコン酸化膜を堆積した後エッチバックを行
なって、ゲート電極３の両側面上にサイドウォール８を
形成した後、さらにほぼ垂直方向からのイオン注入法に
より、砒素イオン（Ａｓ+ ）をエネルギー３０ｋｅＶ，
ドーズ量５×１０15ｃｍ-2で注入し、サイドウォール８
の両側にｎ型高濃度ソース・ドレイン領域９を形成す
る。
【０１２６】本実施形態では、上述の第１の実施形態の
効果に加えて、ゲート電極３の上にゲート上酸化膜１０
が形成されているので、図２（ｂ）に示す工程におい
て、ゲート電極３内に注入される窒素量が大幅に減少す
る。したがって、ゲート電極３の空乏化によるトランジ
スタの特性劣化をより確実に抑制することができる。ま
た、窒素イオンの注入エネルギーや注入量を増大して
も、ゲート電極３の空乏化を招くことがないので、条件
の選択幅を拡大しうる。
【０１２７】（第３の実施形態）図３（ａ）〜（ｄ）
は、第３の実施形態に係るＣＭＯＳデバイスの工程を示
す断面図である。
【０１２８】まず、図３（ａ）に示す工程では、シリコ
ン基板１の上に、第１の活性領域であるｎＭＯＳＦＥＴ
形成領域Ｒnfetと、第２の活性領域であるｐＭＯＳＦＥ
Ｔ形成領域Ｒpfetとを区画する素子分離４を形する。そ
して、素子分離４で囲まれる各領域Ｒnfet，Ｒpfet内の
シリコン基板１上に熱酸化等により厚みが７ｎｍの酸化
膜を形成し、さらにその上に厚みが１５０ｎｍのポリシ
リコン膜を堆積した後、フォトリソグラフィー及びドラ
イエッチング工程により酸化膜及びポリシリコン膜をパ
ターニングして、各領域Ｒnfet，Ｒpfetに、それぞれゲ
ート酸化膜２及びゲート電極３を形成する。なお、ゲー
ト電極３の導電性を確保するために、各領域Ｒnfet，Ｒ
pfet上のポリシリコン膜にはＣＶＤ法による堆積時ある
いは堆積後のイオン注入によってｎ型不純物，ｐ型不純
物がそれぞれドープされている。これは、後述する第４
〜第６の実施形態においても同様である。
【０１２９】次に、図３（ｂ）に示す工程では、ｐＭＯ
ＳＦＥＴ形成領域Ｒpfetを覆うフォトレジスト膜Ｆr1を
形成し、このフォトレジスト膜Ｆr1をマスクとして、シ
リコン基板１の表面に垂直な方向に対して２５°斜めに
傾いた方向からの４ステップイオン注入法により、窒素
イオン（Ｎ+ ）をエネルギー１０ｋｅＶ，ドーズ量１×
１０15ｃｍ-2で注入した後、熱処理により窒素イオンを
拡散させて、ｎＭＯＳＦＥＴ形成領域Ｒnfetのゲート酸
化膜２の両端部に酸窒化層５ａを、シリコン基板１内に
窒素拡散層６ａをそれぞれ形成する。そして、ｐＭＯＳ
ＦＥＴ形成領域Ｒpfetには酸窒化層５ａ及び窒素拡散層
６ａを形成することなく、次の工程に進む。
【０１３０】次に、図３（ｃ）に示す工程では、ｎＭＯ
ＳＦＥＴ形成領域ＲnfetとｐＭＯＳＦＥＴ形成領域Ｒpf
etとで個別にフォトレジスト膜を形成して（図示せ
ず）、各領域Ｒnfet，Ｒpfetにそれぞれ低濃度ソース・
ドレイン領域７，１２を形成する。すなわち、ｎＭＯＳ
ＦＥＴ形成領域Ｒnfetには、ほぼ垂直方向からのイオン
注入法により、砒素イオン（Ａｓ+ ）をエネルギー１０
ｋｅＶ，ドーズ量１×１０14ｃｍ-2で注入し、ｎ型低濃
度ソース・ドレイン領域７を形成する。ｐＭＯＳＦＥＴ
形成領域Ｒpfetには、ほぼ垂直方向からのイオン注入法
により、フッ化ボロンイオン（ＢＦ2+）をエネルギー１
０ｋｅＶ、ドーズ量１×１０14ｃｍ-2で注入し、ｐ型低
濃度ソース・ドレイン領域１２を形成する。
【０１３１】次に、図３（ｄ）に示す工程では、基板上
に厚めのシリコン酸化膜を堆積した後エッチバックを行
なって、ゲート電極３の両側面上にサイドウォール８を
形成した後、ｎＭＯＳＦＥＴ形成領域ＲnfetとｐＭＯＳ
ＦＥＴ形成領域Ｒpfetとで個別にフォトレジスト膜を形
成して（図示せず）、各領域Ｒnfet，Ｒpfetに高濃度ソ
ース・ドレイン領域９，１３を形成する。すなわち、ｎ
ＭＯＳＦＥＴ形成領域Ｒnfetには、ほぼ垂直方向からの
イオン注入法により、砒素イオン（Ａｓ+ ）をエネルギ
ー３０ｋｅＶ，ドーズ量５×１０15ｃｍ-2で注入し、サ
イドウォール８の両側にｎ型高濃度ソース・ドレイン領
域９を形成する。ｐＭＯＳＦＥＴ形成領域Ｒpfetには、
ほぼ垂直方向からのイオン注入法により、フッ化ボロン
イオン（ＢＦ2+）をエネルギー３０ｋｅＶ，ドーズ量５
×１０15ｃｍ-2で注入し、サイドウォール８の両側にｐ
型高濃度ソース・ドレイン領域１３を形成する。
【０１３２】本実施形態では、最終的にｎＭＯＳ型電界
効果トランジスタのみに窒素が注入され酸窒化層５ａと
窒素拡散層６ａが形成されているので、上記第３の実施
形態の効果に加え、ｐＭＯＳ型電界効果トランジスタに
おける相互コンダクタンスの劣化を抑制することができ
る。
【０１３３】（第４の実施形態）図４（ａ）〜（ｄ）
は、第４の実施形態に係るＣＭＯＳデバイスの製造工程
を示す断面図である。
【０１３４】本実施形態では、図４（ａ）に示す工程
で、ゲート電極３の上にゲート上酸化膜１０が形成され
ている点を除くと、上記第３の実施形態における図３
（ａ）〜（ｄ）に示す工程と同じ処理を行なう。
【０１３５】したがって、本実施形態では、上記第３の
実施形態と同じ効果に加え、ゲート上酸化膜１０によっ
てゲート電極３内に注入される窒素量が大幅に低減され
るので、ゲート電極３の空乏化に起因するトランジスタ
の性能の劣化をより確実に防止できる。
【０１３６】（第５の実施形態）図５（ａ）〜（ｅ）
は、第５の実施形態に係るＣＭＯＳデバイスの製造工程
を示す断面図である。
【０１３７】まず、図５（ａ）に示す工程では、シリコ
ン基板１の一部に素子分離４を形成し、素子分離４で囲
まれる活性領域内のシリコン基板１上に熱酸化等により
厚みが７ｎｍの酸化膜を形成し、さらにその上に厚みが
１５０ｎｍのポリシリコン膜を堆積した後、フォトリソ
グラフィー及びドライエッチング工程により酸化膜及び
ポリシリコン膜をパターニングして、ｎＭＯＳＦＥＴ形
成領域Ｒnfet及びｐＭＯＳＦＥＴ形成領域Ｅpfetに、そ
れぞれゲート酸化膜２及びゲート電極３を形成する。
【０１３８】次に、図５（ｂ）に示す工程では、ｐＭＯ
ＳＦＥＴ形成領域ＲPfetを覆うフォトレジスト膜Ｆr1を
形成し、このフォトレジスト膜Ｆr1をマスクとして、シ
リコン基板１の表面に垂直な方向に対して２５°斜めに
傾いた方向からの４ステップイオン注入法により、窒素
イオン（Ｎ+ ）をエネルギー１０ｋｅＶ，ドーズ量１×
１０15ｃｍ-2で注入した後、熱処理により窒素イオンを
拡散させて、ｎＭＯＳＦＥＴ形成領域Ｒnfetのゲート酸
化膜２の両端部に酸窒化層５ａを、シリコン基板１内に
窒素拡散層６ａをそれぞれ形成する。
【０１３９】次に、図５（ｃ）に示す工程では、ｎＭＯ
ＳＦＥＴ形成領域Ｒnfetを覆うフォトレジスト膜Ｆr2を
形成し、このフォトレジスト膜Ｆr2をマスクとして、ほ
ぼ垂直方向からのイオン注入法により、窒素イオン（Ｎ
+ ）をエネルギー１０ｋｅＶ，ドーズ量１×１０15ｃｍ
-2で注入した後、熱処理により窒素イオンを拡散させ
て、ｐＭＯＳＦＥＴ形成領域Ｒpfetのシリコン基板１内
に窒素拡散層６を形成する。なお、ゲート酸化膜２内に
は、弱い酸窒化層５が形成されている。
【０１４０】次に、図５（ｄ）に示す工程では、ｎＭＯ
ＳＦＥＴ形成領域ＲnfetとｐＭＯＳＦＥＴ形成領域Ｒpf
etとで個別にフォトレジスト膜を形成して（図示せ
ず）、各領域Ｒnfet，Ｒpfetにそれぞれ低濃度ソース・
ドレイン領域７，１２を形成する。すなわち、ｎＭＯＳ
ＦＥＴ形成領域Ｒnfetには、ほぼ垂直方向からのイオン
注入法により、砒素イオン（Ａｓ+ ）をエネルギー１０
ｋｅＶ，ドーズ量１×１０14ｃｍ-2で注入し、ｎ型低濃
度ソース・ドレイン領域７を形成する。ｐＭＯＳＦＥＴ
形成領域Ｒpfetには、ほぼ垂直方向からのイオン注入法
により、フッ化ボロンイオン（ＢＦ2+）をエネルギー１
０ｋｅＶ、ドーズ量１×１０14ｃｍ-2で注入し、ｐ型低
濃度ソース・ドレイン領域１２を形成する。
【０１４１】次に、図５（ｅ）に示す工程では、基板上
に厚めのシリコン酸化膜を堆積した後エッチバックを行
なって、ゲート電極３の両側面上にサイドウォール８を
形成した後、ｎＭＯＳＦＥＴ形成領域ＲnfetとｐＭＯＳ
ＦＥＴ形成領域Ｒpfetとで個別にフォトレジスト膜を形
成して（図示せず）、各領域Ｒnfet，Ｒpfetに高濃度ソ
ース・ドレイン領域９，１３を形成する。すなわち、ｎ
ＭＯＳＦＥＴ形成領域Ｒnfetには、ほぼ垂直方向からの
イオン注入法により、砒素イオン（Ａｓ+ ）をエネルギ
ー３０ｋｅＶ，ドーズ量５×１０15ｃｍ-2で注入し、サ
イドウォール８の両側にｎ型高濃度ソース・ドレイン領
域９を形成する。ｐＭＯＳＦＥＴ形成領域Ｒpfetには、
ほぼ垂直方向からのイオン注入法により、フッ化ボロン
イオン（ＢＦ2+）をエネルギー３０ｋｅＶ，ドーズ量５
×１０15ｃｍ-2で注入し、サイドウォール８の両側にｐ
型高濃度ソース・ドレイン領域１３を形成する。
【０１４２】本実施形態の製造工程によって形成される
ＣＭＯＳデバイスは、上記第３の実施形態の製造工程で
形成されるＣＭＯＳ型デバイスとほぼ同様の構造を有す
るが、上記第３実施形態とは異なり、ｐＭＯＳ型電界効
果トランジスタのシリコン基板１内に窒素拡散層６が形
成されている。したがって、上述のような第３の実施形
態の効果と同様の効果に加え、ｐＭＯＳＦＥＴ形成領域
Ｒpfetにおいてもイオン注入時のチャネリングを防止す
る効果があり、ソース・ドレイン領域を安定して形成す
ることができる。また、ｐＭＯＳ型電界効果トランジス
タにおいて、ほぼ垂直方向からの窒素イオンの注入によ
り、ゲート酸化膜２のゲート電極３内にわずかながら酸
窒化層が形成されるので、ゲート電極３中のボロンがシ
リコン基板側に突き抜けるのを可及的に抑制することが
できる利点もある。
【０１４３】（第６の実施形態）図６（ａ）〜（ｅ）
は、第６の実施形態に係るＣＭＯＳデバイスの製造工程
を示す断面図である。
【０１４４】本実施形態の製造工程では、上記第５の実
施形態とほぼ同様の工程を行なっており、図６（ａ）に
示す状態で、ゲート電極３の上にゲート上酸化膜１０を
形成している点のみが第５の実施形態と異なる。
【０１４５】本実施形態の製造工程によって形成される
ＣＭＯＳデバイスにおいては、ゲート電極の上にゲート
上酸化膜１０が設けられているので、上記第５の実施形
態と同様の効果に加え、ゲート電極３内に注入される窒
素量を大幅に低減することができる。よって、ゲート電
極３の空乏化に起因するトランジスタの特性の劣化をよ
り確実に防止することができる。
【０１４６】（第７の実施形態）図７は、本実施形態に
おける半導体装置の製造工程を示す断面図であり、本実
施形態では、図７（ａ）−（ｃ）を参照しながら、ｐ型
拡散層における不純物濃度の分布を改良するための工程
について説明することとする。
【０１４７】まず、図７（ａ）に示す工程では、ｎ型シ
リコン基板２１に、ボロンイオン（Ｂ+ ）を加速エネル
ギー１０ｋｅＶ、ドーズ量２×１０15ｃｍ-2で注入す
る。このとき、ボロンイオンのかわりにＢＦ2 イオンを
加速エネルギー３０ｋｅＶ、ドーズ量２×１０15ｃｍ-2
で注入してもよい。ボロン又はＢＦ2 のイオンを注入す
ることにより、後に活性化処理が施されるｐ型拡散層２
２が形成される。
【０１４８】次に、図７（ｂ）に示す工程では、通常の
急速加熱熱処理（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎ
ｅａｌｉｎｇ）装置内に基板を設置して、５リットル／
分のアンモニアガスを流したアンモニアガス雰囲気中
で、９００℃、１０秒間、熱処理を行う。これにより、
シリコン基板２１内に窒素が導入され、シリコン基板１
の表面から所定深さに達するまでの領域にボロン・窒素
混在層２３（窒素拡散層）が形成される。
【０１４９】さらに、図７（ｃ）に示す工程では、通常
急速加熱熱処理（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎ
ｅａｌｉｎｇ）装置を用いて、１０００℃で１０秒間の
活性化のための熱処理を行うことにより、ｐ型拡散層２
２内のボロン（又はＢＦ2 ）が活性化されるととも拡散
して、ｐ型拡散層２２の範囲が定まる。なお、ボロン
（又はＢＦ2 ）とともに窒素も拡散する。
【０１５０】図８は、本実施形態によって形成されたｐ
型拡散層２２内におけるボロン，ＢＦ2 （実線の濃度分
布曲線Ｌ１，Ｌ２）と窒素（破線の濃度分布曲線Ｌｎ）
の深さ方向における濃度プロファイルを示す。なお、比
較のために、アンモニアガス雰囲気中での急速加熱熱処
理を行わずに活性化のための熱処理を行った場合におけ
るボロン，ＢＦ2 の濃度分布曲線Ｌ３，Ｌ４（点線）を
示す。ただし、以下の説明においては、本実施形態の製
造方法によって形成されたｐ型拡散層、つまり、ボロン
を注入した後アンモニアガス雰囲気中での急速加熱熱処
理を行ったソース・ドレイン領域を有するものをサンプ
ルａとし、３０ｋｅＶでＢＦ2 イオンを注入した後アン
モニアガス雰囲気中で急速加熱熱処理を行ったｐ型拡散
層をサンプルｂとし、１０ｋｅＶでボロンイオンを注入
した後アンモニアガス雰囲気中での急速加熱熱処理を行
っていないｐ型拡散層をサンプルｃとし、３０ｋｅＶで
ＢＦ2 イオンを注入した後アンモニアガス雰囲気中での
急速加熱熱処理を行っていないｐ型拡散層をサンプルｄ
という。ただし、ＢＦ2 イオンを注入する場合とボロン
イオンの注入する場合とで注入エネルギーが異なるの
は、質量差に起因する注入深さの相違を補償するためで
ある。
【０１５１】同図からわかるように、ボロン及び窒素を
導入してアンモニアガス雰囲気中で急速加熱熱処理した
サンプルａの濃度プロファイル曲線Ｌ１は、元の不純物
拡散層２２のうち約０．１μｍの深さまでの領域がボロ
ン・窒素混在層２３となっているので、このボロン・窒
素混在層２３内でのボロン濃度が高いという特徴を有す
る。サンプルａ中のボロンの濃度は、窒素を導入してい
ないサンプルｃ（曲線Ｌ３）に比べてそのピーク位置Ｐ
ebをすぎた後急激に濃度が減少するが（図中の領域Ｌ1
a）、ある点Ｐch１付近でその濃度の減少割合が小さく
なり、その後濃度が比較的緩やかに減少して、窒素を導
入していないサンプルｃに近い濃度となる（図中の領域
Ｌ1b）。言い換えると、図中の点Ｐch１は、濃度を深さ
の関数としたときの濃度の変曲点に相当する。サンプル
ａ中のボロンの濃度分布がこのような形態を示すのは、
活性化のための熱処理の際、ボロン・窒素混在層２３内
の窒素によってボロンの拡散が抑制され、その結果、活
性化後のボロンが、窒素の濃度の高い領域（深さが約
０．１μｍの位置よりも上方）に偏在する傾向が生じる
ためである。
【０１５２】なお、従来より半導体基板内への窒素の導
入は提案されているが、その場合、窒素イオンの注入に
よって行われている。そして、一般的な常識では、アン
モニアガス等の窒素雰囲気中での熱処理によっては、半
導体基板中に実用的に意義のある窒素の導入を行うこと
ができないと考えられていた。しかし、本実施形態のよ
うな条件で、つまりアンモニアガス雰囲気中で比較的高
温の急速加熱処理を行うことによって、シリコン基板内
に比較的高濃度の窒素拡散層を形成できることがわかっ
た。
【０１５３】しかも、本実施形態のような熱処理による
窒素の導入方法によっては、シリコン基板内に窒素イオ
ンを注入した場合とは異なり、シリコン基板内に欠陥は
生じない。したがって、窒素の導入の際に欠陥を生じさ
せ、この欠陥により不純物の拡散を抑制したのではない
ことがわかる。また、ＢＦ2 のみを導入し窒素を導入せ
ずに活性化処理を行ったサンプルｄの不純物濃度分布曲
線Ｌ４は、表面のごく近傍にピーク値を有しその後全体
的になだらかな減少特性を示しておりピーク値も小さ
い。これは、フッ素イオンの存在によってＢＦ2 の拡散
が全体的に抑制されるためと思われる。したがって、Ｂ
Ｆ2 のみの導入によっては本実施形態のような特徴を持
った不純物濃度プロファイルを得ることはできない。
【０１５４】一方、ＢＦ2 及び窒素を導入してアンモニ
アガス雰囲気中で急速加熱熱処理したサンプルｂの濃度
分布曲線Ｌ２は、深さが０．１μｍよりも小さい０．０
７付近に変曲点Ｐch２を有している。したがって、この
場合には、さらに小さい範囲に高濃度領域を集中させる
ことができる。
【０１５５】図８には、ある特定の条件で、窒素の導入
とアンモニアガス雰囲気中における急速加熱熱処理を行
った場合における濃度プロファイルを示したが、アンモ
ニア雰囲気中の急速加熱熱処理の温度や時間等を調整し
たり、ボロンイオンの注入工程とアンモニアガス雰囲気
中における急速加熱熱処理工程との実施順序を変えたり
することにより、ボロンの濃度プロファイルを制御する
ことが可能である。
【０１５６】また、アンモニアガス雰囲気中での急速加
熱処理は、９００℃以上、１０秒以下の条件で行うのが
好ましい。一般にアンモニアガスは、８００℃以上で熱
分解し、９００℃以上でより活性化されるからである。
ただし、すでにｐ型不純物あるはｎ型不純物が導入され
たソース・ドレイン領域に窒素を急速加熱処理によって
導入する際には、これらの不純物の拡散を抑制すべく、
ｐＭＯＳトランジスタでは１０００℃以下、ｎＭＯＳト
ランジスタでは１０５０℃以下の条件で行うことが好ま
しい。アンモニアガス流量は、一般的には１〜１０ｓｌ
ｍ程度であるが、これに限定されるものではない。特
に、加熱処理時間を極めて短く、例えば目標温度に達す
ると瞬時に冷却するようにパルス的な加熱を行うことに
よって図８の濃度分布曲線Ｌ１に示す濃度プロファイル
の表面付近の濃度分布がさらに急峻になることが確認さ
れている。つまり、ピーク値Ｐebがさらに高くなり、か
つ変曲点Ｐch1 が左方に移動する。
【０１５７】さらに、アンモニアガス雰囲気中の急速加
熱熱処理工程と不純物活性化のための熱処理工程とを共
通化することも可能であり、或いは２つの工程を多段処
理として連続処理することも可能である。
【０１５８】なお、半導体基板内にボロン又はＢＦ2 を
注入する際の条件が多少変化しても、その後のアンモニ
アガス雰囲気中における急速加熱熱処理条件を適宜選択
することにより、本実施形態と同様の効果を発揮するこ
とができる。
【０１５９】また、半導体基板内に導入するキャリア生
成用不純物としてはボロンだけでなく、リン、砒素、イ
ンジュウム、アンチモン等に適用できる。また、窒素を
導入することにより、キャリア生成用不純物だけでなく
フッ素等のキャリアを生成しない不純物の拡散を抑制す
る効果もある。すなわち、その濃度プロファイル曲線中
に変曲点を生ぜしめる効果がある。
【０１６０】なお、アンモニアガスに窒素ガスやアルゴ
ンガス等の不活性ガスを添加したガス雰囲気中で急速加
熱熱処理を行っても、本実施形態と同様の効果を期待で
きる。また、窒素ガスと水素ガス等の他のガスとの混合
ガス雰囲気中や、ＮＦ3 ガス雰囲気中で急速加熱熱処理
を行っても、本実施形態と同じ効果が得られる。
【０１６１】さらに、本発明における半導体領域は、半
導体基板内の単結晶半導体領域だけでなく、例えばポリ
シリコン等の多結晶半導体領域や、アモルファスシリコ
ン等の非晶質半導体領域であってもよい。多結晶半導体
領域や非晶質半導体領域においても導電性を上げるため
にボロン，燐，砒素等のキャリア生成用不純物を導入す
ることがあり、かかる場合にも、当該不純物が導入され
た領域に窒素を導入することにより、本実施形態と同様
の不純物濃度プロファイルを生ぜしめることができる。
【０１６２】（第８の実施形態）次に、上述の第７の実
施形態における不純物濃度分布の改良技術をｐＭＯＳデ
バイスの特性の改善に利用した例である第８の実施形態
について説明する。図９は本実施形態の製造工程の手順
を示すフロー図であり、図１０は本実施形態に係るｐＭ
ＯＳデバイスの製造工程を示す断面図である。
【０１６３】まず、図１０（ａ）に示す工程では、半導
体基板内にｎウエル３１を形成し、このｎウエル３１の
上に厚みが４ｎｍ程度の酸化膜を形成し、さらにゲート
酸化膜３２の上に厚みが２００ｎｍ程度のポリシリコン
膜を形成した後、リソグラフィー工程、反応性イオンエ
ッチング（ＲＩＥ）工程により酸化膜及びポリシリコン
膜をパターニングして、ゲート酸化膜３２及びゲート電
極３３を形成する。その後、ゲート電極３３をマスクと
して加速エネルギーが約１０ｋｅＶ、ドーズ量が約１×
１０14ｃｍ-2の条件でＢＦ2 イオンの注入を行ってソー
ス・ドレインのエクステンション領域３４（ｐ型拡散
層）を形成する。さらに、ゲート電極３３をマスクとし
て加速エネルギーが約１６０ｋｅＶ、ドーズ量が約６×
１０12ｃｍ-2、注入角度が２０°程度の条件で砒素イオ
ンの注入を行ってパンチスルー耐圧を向上させるための
ポケット領域３５（ｎ型拡散層）を形成する。
【０１６４】続いて、図１０（ｂ）に示す工程では、Ｔ
ＥＯＳガスによるＬＰＣＶＤにより厚さ１２０ｎｍの酸
化膜を堆積した後、ドライエッチングによってこの酸化
膜をエッチバックして、ゲート電極３３の両側面上に酸
化膜の一部を残存させてサイドウオール３６を形成す
る。さらに、加速エネルギーが約１０ｋｅＶ、ドーズ量
が約２×１０15ｃｍ-2の条件でボロンイオンの注入を行
って、ソース・ドレイン領域３７（ｐ型拡散層）を形成
する。この時、ゲートにもボロンが導入されて、ｐ型ト
ランジスタの電極となる。
【０１６５】続いて、図１０（ｃ）に示す工程では、通
常の急速加熱熱処理（ＲａｐｉｄＴｈｅｒｍａｌ Ａｎ
ｎｅａｌｉｎｇ）装置内に基板を設置して、５リットル
／分のアンモニアを流したアンモニア雰囲気中、約９０
０℃，約１０秒間の条件で熱処理を行う。これにより、
半導体基板内に窒素が導入され、ソース・ドレイン領域
３７のうち表面付近の領域にボロン・窒素混在層３８
（窒素拡散層）が形成される。さらに、通常の急速加熱
熱処理（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉ
ｎｇ）装置により、不純物を活性化するための熱処理と
して約１０００℃，約１０秒間の熱処理を加えることに
より、ｐ型のエクステンション領域３４と、ｐ型のソー
ス・ドレイン領域３７と、ｎ型のポケット領域３５との
範囲が定まる。この時、上記第１の実施形態のｐ型拡散
層２２におけると同様に、ソース・ドレイン領域３７内
には、窒素が約０．１μｍの深さまで高濃度で拡散して
いる。したがって、ソース・ドレイン領域３７内におけ
るボロンの濃度プロファイルは、図８に示すプロファイ
ルにほぼ一致している。つまり、高濃度のボロンが存在
する領域が表面付近に集中した濃度プロファイルを有し
ている。また、エクステンション領域３４内においても
窒素により不純物の拡散が抑制されるので、エクステン
ション領域３４内のうち表面付近の領域に比較的高濃度
のボロンが存在し、その直下では急峻な濃度勾配（濃度
の減少）を示す濃度プロファイルを有している。
【０１６６】なお、本実施形態では、ソース・ドレイン
領域３７内にエクステンション領域３４及びポケット領
域３５を形成するための不純物も導入されているが、ソ
ース・ドレイン形成用の不純物濃度に比べると微量であ
るため、ソース・ドレイン領域３７内においては、それ
らの不純物の存在はほぼ無視しうる。ただし、後述する
ように、ソース・ドレイン領域３７の形状に影響を与え
ることはあり得る。
【０１６７】続いて、図１０（ｄ）に示す工程では、チ
タンのような高融点金属をスパッタリング法により３０
ｎｍ堆積し、７００℃，１分間の熱処理を加える。この
熱処理によって、シリコンで構成されるソース・ドレイ
ン領域３７やポリシリコンからなるゲート電極３３等の
表面付近の領域はチタンと反応するので、ソース・ドレ
イン領域３７ａやゲート電極３３の表面付近にはチタン
シリサイド膜３９が形成される。その後、シリサイド化
しなかった未反応のチタン膜はウエットエッチングによ
って除去される。さらにその後、基板上に、層間絶縁膜
４０や，コンタクトホールへの埋め込みプラグ４１、配
線（図示せず）等が形成されて、表面チャネル型のｐ型
ＭＯＳＦＥＴが製造される。
【０１６８】以上のような製造方法にすることで、窒素
による不純物の拡散抑制作用によって、ソースドレイン
領域３７における高濃度領域や、エクステンション領域
３４ａ内の比較的高濃度の領域が表面付近に集中される
ので、トランジスタのパンチスルー耐圧が向上し、短チ
ャネル効果の抑制機能も向上する。この点については後
に詳しく説明する。
【０１６９】次に、本実施形態について行ったトランジ
スタの特性に関する測定結果について説明する。ただ
し、以下の説明においては、本実施の形態の製造方法に
よって形成されたｐ型ＭＯＳＦＥＴ、つまり、ボロンを
注入した後アンモニアガス雰囲気中での急速加熱熱処理
を行ったソース・ドレイン領域を有するものをサンプル
Ａとし、３０ｋｅＶでＢＦ2 イオンを注入した後アンモ
ニアガス雰囲気中で急速加熱熱処理を行ったｐ型ＭＯＳ
ＦＥＴをサンプルＢとし、１０ｋｅＶでボロンイオンを
注入した後アンモニアガス雰囲気中で急速加熱熱処理を
行っていないｐ型ＭＯＳＦＥＴをサンプルＣとし、３０
ｋｅＶでＢＦ2 イオンを注入した後アンモニアガス雰囲
気中で急速加熱熱処理を行っていないｐ型ＭＯＳＦＥＴ
をサンプルＤという。ただし、ＢＦ2 イオンを注入する
場合とボロンイオンの注入する場合とで注入エネルギー
が異なるのは、質量差に起因する注入深さの相違を補償
するためである。
【０１７０】図１１は、サンプルＡ，Ｃ ，Ｄについて
のしきい値電圧のゲート長依存性を示す特性図である。
ただし、しきい値電圧がゲート長によって変化する程度
が小さいほど短チャネル効果抑制機能が大きいことを示
す。図１２は、サンプルＡとＤとをゲート長としきい値
電圧とがほぼ同じになるように形成した上で、両者のト
ランジスタ特性（Ｉ−Ｖ特性）を測定した結果を示すデ
ータである。図１３は、サンプルＡ，Ｂ，Ｃ，Ｄについ
て、さらにソース・ドレイン領域上にシリサイド膜を形
成したときのシリサイド膜−ソース・ドレイン領域間界
面の面積に対する当該界面のコンタクト抵抗の変化を示
すデータである。
【０１７１】図１１からわかるように、ボロンイオンを
１０ｋｅＶで注入したもの同士について比較すると、ア
ンモニアガス雰囲気中での急速加熱熱処理を行なった本
実施形態のサンプルＡは、アンモニアガス雰囲気中での
急速加熱熱処理を行わなかったサンプルＣよりも短チャ
ネル効果の抑制機能が大きく、ＢＦ2 イオンを３０ｋｅ
Ｖで注入した後アンモニア雰囲気中で急速加熱熱処理を
行なっていないサンプルＤと同等の短チャネル効果抑制
機能を有する。一方、図１２からわかるように、サンプ
ルＡとＤのトランジスタ特性を比較すると、ボロン１０
ｋｅＶ注入でアンモニアガス雰囲気中で急速加熱熱処理
を行なった本実施形態のサンプルＡの方が飽和ドレイン
電流が１５％大きい。これは、図１３に示すシリサイド
膜−ソース・ドレイン領域間界面の抵抗が本実施形態の
サンプルＡの方が低いことと、図８に示すように、ボロ
ン１０ｋｅＶ注入によってソース・ドレイン領域のプロ
ファイルの裾がブロードにつまりソース・ドレイン領域
の奥方の領域における不純物濃度が高いことからサンプ
ルＡのソース・ドレイン領域の抵抗が低くなっているこ
とに起因していると思われる。つまり、本実施形態のＭ
ＯＳデバイスは、ＢＦ2 イオンの注入のみ行いアンモニ
アガス雰囲気での急速加熱熱処理を行っていないＭＯＳ
デバイスに比べて、短チャネル効果抑制機能は同等であ
るがより大きな飽和ドレイン電流を実現できる。
【０１７２】なお、図１４は、砒素イオンの注入後にア
ンモニアガス雰囲気中での急速加熱熱処理を行ったｎ型
ＭＯＳＦＥＴと、アンモニアガス雰囲気中での急速加熱
熱処理を行っていないｎ型ＭＯＳＦＥＴとについて、そ
のｎ−ｃｈゲート抵抗のゲート幅依存性を比較するデー
タを示す。また、図１５はｐ型ＭＯＳＦＥＴの上述のサ
ンプルＡ，Ｂ，Ｃ，Ｄのソース・ドレイン領域における
シート抵抗のシリサイド幅依存性を示すデータである。
図１４に示すように、本実施形態のごとく窒素を導入す
ることによって、シリサイド化によって低抵抗化を図る
というシリサイド技術の目的を阻害するような不具合は
生じていない。一般的には、窒素の導入によってシリサ
イド化処理が阻害されることが指摘されているが、本実
施形態の方法では、窒素の濃度が極めて微量であるの
で、かかる不具合が生じていないことがわかる。また、
図１５に示すように、ＢＦ2 イオンの注入によるシート
抵抗の増大という不具合が窒素の導入によって緩和され
ていることがわかる。つまり、ＢＦ2 イオンの注入の場
合表面のごく近傍に不純物濃度のピーク値があるので均
一なシリサイド膜の形成が阻害されることは知られてい
るが、ボロンイオンの注入の場合、表面よりも少し下方
の位置つまりシリサイド化される領域の直下に不純物濃
度のピーク値が存在するので、均一なシリサイド膜の形
成が阻害されることない。しかも、本実施形態のＭＯＳ
デバイスでは、シート抵抗の低減にもっとも重要な機能
を果たすシリサイド膜直下の領域の不純物濃度を高くす
ることでシート抵抗を大幅に改善できるのである。
【０１７３】加えて、接合リークの低減することもでき
るという著効が得られることがわかっている。
【０１７４】次に、ＭＯＳＦＥＴのソース・ドレイン領
域に窒素を導入することによって生じる構造上の特徴と
利点とについて説明する。
【０１７５】図１６は、ＭＯＳＦＥＴの一般的なソース
・ドレイン領域とチャネル領域付近の構造を示す断面図
である。ただし、同図においてはドレイン領域のみが示
されており、ソース領域は一般的にはドレイン領域と対
称構造を有しているので図示が省略されている。また、
図１７は、上述の図８中のデータから本実施形態のボロ
ンと窒素とを導入したソース・ドレイン領域と従来のボ
ロン注入のみによるソース・ドレイン領域とについて、
基板の深さ方向に対する不純物濃度分布曲線Ｌ１，Ｌ２
を取り出した図である。図１６に示すように、ボロンイ
オンのみの導入によって形成される従来のソース・ドレ
イン領域ＳＤb は、一般的に破線で示されるような形状
を有する。一般に、不純物の拡散（イオン注入による拡
散と加熱による拡散との双方を含む）は拡散源から一定
の速度で各方向に均一に進む。そして、この場合にはソ
ース・ドレイン領域の表面が拡散源に相当するので、図
１６に示す断面内では直線状の拡散源から拡散が進行す
ることになるからである。一方、実施形態のソース・ド
レイン領域ＳＤbnは、図中の実線で示す形状を示す。こ
のような相違が生じるのは以下の理由によると考えられ
る。
【０１７６】ソース・ドレイン領域は、チャネル領域と
隣接する領域Ｒchと、パンチスルーを生じる方向となる
領域Ｒpaと、基板領域と隣接する底部の領域Ｒsbとに大
別できる。一方、半導体基板中には、しきい値制御のた
めのｎ型不純物（砒素，燐など）やパンチスルー防止用
のｎ型不純物がドープされており、このｎ型不純物の高
濃度領域は半導体基板の表面から奥方に入ったある深さ
範囲に存在している（図１７参照）。以上のことから、
本実施形態に係るソース・ドレイン領域ＳＤbnは、従来
のソース・ドレイン領域ＳＤb に対して、以下のような
形状的特徴を示す。まず、基板表面付近の領域Ｒchにお
いては、本実施形態のソース・ドレイン領域ＳＤbn内の
不純物濃度は従来のソース・ドレイン領域ＳＤb 内の濃
度よりも濃いので、表面付近の領域Ｒchでは、本実施形
態のソース・ドレイン領域ＳＤbnは、従来のソース・ド
レイン領域ＳＤb よりもチャネル領域側にせり出してい
る。これは、高濃度領域を表面付近の狭い領域に制限で
きることによって、ソース・ドレイン形成用不純物のイ
オン注入時に窒素を導入しないときの条件よりも大きな
エネルギーで注入できるからである。そして、チャネル
領域よりも深い領域Ｒpaでは、本実施形態のソース・ド
レイン領域における不純物濃度はピークを過ぎた後に急
激に低下することから、ｎ型不純物によるキャリア生成
を低減する効果を強く受ける。したがって、領域Ｒpaで
は従来のＭＯＳＦＥＴのソース・ドレイン領域ＳＤbfよ
りもチャネル領域から遠ざかる方向に後退する。さら
に、上述のごとくイオン注入エネルギーを大きくできる
ことで、ソース・ドレイン領域の底部の領域Ｒsbは窒素
を導入しないときのソース・ドレイン領域ＳＤb よりも
深くなる。つまり、本実施形態のソース・ドレイン領域
ＳＤbnの基板奥方における濃度分布は、窒素を導入しな
いときの濃度分布に比べるとブロードな分布を示してお
り、ソース・ドレイン領域ＳＤbnが深くなる。
【０１７７】そして、以上の構造上の特徴によって、本
実施形態のＭＯＳＦＥＴは、以下のような動作状の利点
を有する。まず、基板表面付近の領域Ｒchがチャネル領
域側にせり出していることにより、寄生抵抗が小さくな
る。そして、その直下の領域Ｒpaが後退していること
で、パンチスルーに対する耐性が大きくなり、短チャネ
ル効果の抑制機能が大きくなる。さらに、領域Ｒpaにお
ける傾斜が緩やかになっているので、寄生容量が小さく
なる。
【０１７８】なお、上述の説明では、ポケット領域の存
在を無視しているが、ポケット領域が存在することで、
図１６に示す領域Ｒpaの後退が顕著になる。ただし、ポ
ケット領域を設けなくても、基本的に図１６に示す不純
物濃度プロファイルが得られるので、工程をより簡素化
できる利点がある。
【０１７９】なお、本実施形態では低抵抗化の手段とし
てＴｉサリサイドプロセスの場合について説明したが、
ＣｏやＮｉ等のその他のサリサイドプロセスや選択タン
グステン堆積によるタングステン張り付け技術等のその
他の技術を適用しても同様の効果が期待できる。
【０１８０】なお、ここでのボロン及びＢＦ2 の注入条
件としてはあらゆる条件でも同様の効果がある。
【０１８１】なお、不純物としてはボロンだけでなく、
リン、砒素、インジュウム、アンチモン等あらゆる不純
部を導入した拡散層を形成する場合でも同様である。ま
た、フッ素等の拡散層を形成しない不純物の拡散を抑制
する場合でも同様である。
【０１８２】なお、アンモニア雰囲気中の急速加熱熱処
理に関しては、窒素、アルゴン等の雰囲気でも同様の効
果が期待できる。ただし、窒素をボロンとは異なる第２
の不純物として導入することが望ましいと考えられる。
【０１８３】さらに、シリコン基板だけでなく、ポリシ
リコン中に対しても同様の効果が期待できる。
【０１８４】なお、本実施形態では、ソース・ドレイン
領域及びソース・ドレイン領域のエクステンション領域
に窒素を導入した場合の効果について説明したが、ウエ
ルやチャネル領域に窒素を導入した場合についても、本
実施形態と同様に、キャリア生成用不純物の拡散を抑制
する効果がある。
【０１８５】（第９の実施形態）図１８（ａ）〜（ｄ）
は、本実施形態に係るＭＯＳＦＥＴの製造工程を示す断
面図である。
【０１８６】まず、図１８（ａ）に示す工程では、シリ
コン基板５１の一部に素子分離５２を形成し、素子分離
５２で囲まれる活性領域の上にゲート酸化膜５３及びゲ
ート電極５４を形成する。このときの条件は、上記各実
施形態におけるゲート酸化膜及びゲート電極形成時の条
件と同じでよい。
【０１８７】次に、図１８（ｂ）に示す工程では、ボロ
ンイオン（Ｂ+ ）を注入し、ソース・ドレインのエクス
テンション領域５５を形成する。このときの条件は、上
記第８の実施形態におけるエクステンション形成時の条
件と条件と同じでよい。
【０１８８】次に、図１８（ｃ）に示す工程では、アン
モニアガス雰囲気中での加熱処理によって、シリコン基
板内に窒素を導入する。このとき、上記第８の実施形態
における窒素の導入領域よりも浅い領域に高濃度の窒素
が導入されるように、処理時間を第８の実施形態におけ
る処理時間よりも短くするか、処理温度を低くする。こ
の処理によって、エクステンション領域５５の表面付近
の領域に窒素拡散層５５が形成される。同時に、ゲート
酸化膜５３の両端部に酸窒化層５７が形成される。
【０１８９】次に、図１８（ｄ）に示す工程では、ゲー
ト電極５４の両側面上にサイドウォール５８を形成し、
その後、シリコン基板内にボロンイオンを注入して、ソ
ース・ドレイン領域５９を形成する。このときの条件
は、上記第８の実施形態におけるソース・ドレイン形成
時と同じでよい。
【０１９０】その後、不純物の活性化のための熱処理を
行うことで、エクステンション領域５６，ソース・ドレ
イン領域５９の範囲が定まる。
【０１９１】なお、その後、ソース・ドレイン領域及び
ゲート電極の上にシリサイド膜を形成する工程を行うこ
とが好ましい。ただし、必ずしもシリサイド膜を形成す
る必要はない。
【０１９２】本実施形態においては、エクステンション
領域５５内の比較的高濃度の領域が表面付近に限られる
ので、チャネル領域におけるｐｎ接合部を浅くでき、チ
ャネル抵抗を低減できる。しかも、ゲート酸化膜の両端
に酸窒化層５７が形成されているので、上記第１の実施
形態と同じ効果つまり信頼性の向上を図ることができる
という利点をも有する。また、ソース・ドレイン領域上
にシリサイド膜を形成した場合には、上記第８の実施形
態と同様に、コンタクト抵抗を極めて小さくできること
はいうまでもない。
【０１９３】なお、本実施形態では、ｐ型ＭＯＳＦＥＴ
を形成する場合について説明したが、シリコン基板をｐ
型基板とし、ソース・ドレイン領域及びエクステンショ
ン領域を形成する際に砒素イオンを注入することによっ
て、ｎ型ＭＯＳＦＥＴにも上記実施形態の製造工程を適
用できる。その場合にも、チャネル領域におけるｐｎ接
合部を浅くすることができるので、チャネル抵抗を低減
でき、かつ信頼性を向上することができる利点がある。
【０１９４】また、アンモニアガス雰囲気中での加熱熱
処理を行う代わりに、窒素プラズマ処理によって不純物
を基板内に導入してもよい。
【０１９５】（第１０の実施形態）図１９（ａ）〜
（ｄ）は、第１０の実施形態に係るＭＯＳＦＥＴの製造
工程を示す断面図である。
【０１９６】本実施形態では、上記第９の実施形態と基
本的には同じであるが、エクステンション領域５５を形
成する前に窒素拡散層５６を形成する点のみが上記第９
の実施形態と異なる。本実施形態においても、上記第９
の実施形態と全く同様の効果を得ることができ、かつ同
じ変形形態を採ることができる。
【０１９７】（第１１の実施形態）図２０（ａ）〜
（ｄ）は、第１１の実施形態に係るＭＯＳＦＥＴの製造
工程を示す断面図である。
【０１９８】まず、図２０（ａ）に示す工程で、シリコ
ン基板５１の一部に素子分離５２を形成し、この状態で
アンモニアガス雰囲気中での熱処理を行って、素子分離
５２で囲まれる活性領域の表面付近の領域に窒素を導入
する。このとき、上記第８の実施形態における窒素の導
入領域よりも浅い領域に高濃度の窒素が導入されるよう
に、処理時間を第８の実施形態における処理時間よりも
短くするか、処理温度を低くする。この処理によって、
活性領域の表面付近の領域に窒素拡散層５５が形成され
る。ただし、本実施形態では、この工程ではまだゲート
酸化膜が形成されていないので、上記第９，第１０の実
施形態におけるようなゲート酸化膜５３の両端部の酸窒
化層５７は形成されない。
【０１９９】次に、図２０（ｂ）に示す工程で、活性領
域の上にゲート酸化膜５３及びゲート電極５４を形成す
る。このときの条件は、上記各実施形態におけるゲート
酸化膜及びゲート電極形成時の条件と同じでよい。
【０２００】次に、図２０（ｂ）に示す工程では、ボロ
ンイオン（Ｂ+ ）を注入し、ソース・ドレインのエクス
テンション領域５５を形成する。このときの条件は、上
記第８の実施形態におけるエクステンション形成時の条
件と条件と同じでよい。
【０２０１】次に、図２０（ｄ）に示す工程では、ゲー
ト電極５４の両側面上にサイドウォール５８を形成し、
その後、シリコン基板内にボロンイオンを注入して、ソ
ース・ドレイン領域５９を形成する。このときの条件
は、上記第８の実施形態におけるソース・ドレイン形成
時と同じでよい。
【０２０２】その後、不純物の活性化のための熱処理を
行うことで、エクステンション領域５６，ソース・ドレ
イン領域５９の範囲が定まる。
【０２０３】本実施形態においては、チャネル領域及び
エクステンション領域５５内の比較的高濃度の領域が表
面付近に限られるので、チャネル領域におけるｐｎ接合
部を浅くでき、チャネル抵抗を低減できる。また、ソー
ス・ドレイン領域上にシリサイド膜を形成した場合に
は、上記第８の実施形態と同様に、コンタクト抵抗を極
めて小さくできることはいうまでもない。
【０２０４】なお、本実施形態では、ｐ型ＭＯＳＦＥＴ
を形成する場合について説明したが、シリコン基板をｐ
型基板とし、ソース・ドレイン領域及びエクステンショ
ン領域を形成する際に砒素イオンを注入することによっ
て、ｎ型ＭＯＳＦＥＴにも上記実施形態の製造工程を適
用できる。その場合にも、チャネル領域及びエクステン
ション領域におけるｐｎ接合部を浅くすることができる
ので、チャネル抵抗を低減でき、かつ信頼性を向上する
ことができる利点がある。
【０２０５】また、アンモニアガス雰囲気中での加熱熱
処理を行う代わりに、窒素プラズマ処理によって不純物
を基板内に導入してもよい。
【０２０６】（第１２の実施形態）図２１（ａ）〜
（ｄ）は、本実施形態に係る縦型ｎｐｎバイポーラトラ
ンジスタの製造工程を示す断面図である。
【０２０７】図２１（ａ）に示す工程では、シリコン基
板７１の表面付近の領域にｎ型不純物を導入してｎ型の
埋め込みコレクタ層７２を形成した後、基板の全面上に
ｎ型エピタキシャル層７３を形成する。さらに、ｎ型エ
ピタキシャル層７３内にｐ型分離層７４を形成した後、
フォトレジスト膜８１ａをマスクとしてｐ型分離層７４
で囲まれる領域つまりコレクタ層７５内の一部に濃いｎ
型不純物を注入して、ｎ型のコレクタウオール層７６を
形成する。
【０２０８】次に、図２１（ｂ）に示す工程で、上記フ
ォトレジスト膜８１ａを除去した後、アンモニアガス雰
囲気中で熱処理を行って、第８の実施形態よりも深い領
域まで、具体的には後に形成されるベース層を含む領域
に窒素拡散層７７を形成する。このときの熱処理条件
は、アンモニアガスの流量が約５ｓｌｍ、温度が約９５
０°、時間が約３０ｓｅｃ程度である。次に、フォトレ
ジスト膜８１ｂをマスクとしてコレクタ層７５内の一部
に低濃度のボロンイオンを注入し、ｐ型のベース層７８
を形成する。このときのイオン注入の条件は、注入エネ
ルギーが約３０ｋｅＶで、ドーズ量が約２×１０13ｃｍ
-2である。
【０２０９】さらに、図２１（ｃ）に示す工程で、フォ
トレジスト膜８１ｃをマスクとしてベース層７７内及び
コレクタウオール層７６内に高濃度の砒素イオンを注入
し、ｎ型のエミッタ層７９及びコレクタコンタクト層８
０を形成する。
【０２１０】その後、活性化のための熱処理を行って、
各層に導入された不純物を活性化する。
【０２１１】本実施形態では、ベース層７８に窒素拡散
層７７が形成されているので、活性化のための熱処理の
際に、ベース層７８内のボロンの拡散が抑制され、ベー
ス層７８は比較的高濃度で厚みが薄く形成されので、ベ
ース抵抗は小さくなる。エミッタ接地回路の高周波限界
を与えるｆT はベース領域の幅（本実施形態では厚さ）
をＷとし、拡散定数をＤとすると、Ｄ／Ｗ2 に比例する
ことが知られているので、本実施形態の構造によりバイ
ポーラトランジスタの遮断周波数ｆT を高くすることが
できるという効果を発揮することができる。また、本実
施形態の方法では、エミッタ層にも窒素拡散層が形成さ
れるので、エミッタ層の表面付近の濃度を高めることが
でき、エミッタ抵抗の低減によって電流増幅率の向上を
図ることができるという利点がある。
【０２１２】なお、本実施形態では、ベース層及びエミ
ッタ層に窒素拡散層を形成した例について説明したが、
バイポーラトランジスタのエミッタ層或いはベース層の
みに窒素拡散層を形成してもよいことはいうまでもな
い。
【０２１３】（各実施形態に関する変形形態）上記各実
施形態における図３（ａ），図４（ａ），図５（ａ）及
び図６（ａ）に示す工程又はそれらの工程の前に、窒素
ガス，アンモニアガス等の窒素を含むガス中で加熱する
か、プラズマ窒化処理を行って、シリコン基板内に窒素
を導入することができる。これによっても、上記第９，
１０又は１１の実施形態と同様の効果を得ることができ
る。ＮＨ3 ガス雰囲気中，８００℃で１５秒間の熱処理
を行なう。その後は各実施形態における工程と同じ工程
を行なうことで、各実施形態と同様の構成，機能を有す
るデバイスを形成することができる。他の実施形態にお
いても、窒素イオンの注入に代えて、この処理を行なう
ことで、上記各実施形態と同様の効果を発揮することが
できる。
【０２１４】なお、熱窒化の条件は、Ｎ2 ガス雰囲気
中，１０００〜１２００℃で３０分間、あるいはＮＨ3
ガス雰囲気中，６００〜８００℃で１０〜３０秒間の熱
処理を行なえば、第１の実施形態等と同様の機能を有す
る酸窒化層をゲート酸化膜中に形成しうる。
【０２１５】プラズマ窒化の条件は、Ｎ2 ガスの流量が
１０〜１００ｃｃｍ、ガス圧力が１０〜３００ｍＴorr
，高周波電力が５０〜３００Ｗ程度である。その後、
各実施形態における工程と同じ工程を行なうことで、各
実施形態と同様の構成，機能を有する半導体装置を形成
することができる。
【０２１６】
【発明の効果】請求項１〜８によれば、ＭＩＳ型電界効
果トランジスタを搭載した半導体装置又はその製造方法
として、ゲート酸化膜の少なくともドレイン側の端部に
酸窒化層を設けたので、ホットキャリア劣化がほとんど
ない信頼性の高い、かつゲートの空乏化等のない性能の
高い半導体装置の提供を図ることができる。
【０２１７】請求項９〜１８によれば、半導体基板の不
純物拡散層に半導体原子との衝突に起因する欠陥が検知
レベル以下の状態で導入された窒素を含む窒素拡散層を
設け、この窒素拡散層を有する不純物拡散層をＭＩＳ型
電界効果トランジスタのソース・ドレイン領域，エクス
テンション領域，チャネル領域など、或いはバイポーラ
トランジスタのベース領域又はエミッタ領域などに適用
したので、高濃度の領域が集中した不純物拡散層を有し
特性のよい半導体装置の提供を図ることができる。
【０２１８】請求項１９〜３３によれば、ＭＩＳ型電界
効果トランジスタを搭載した半導体装置の製造方法とし
て、ゲート酸化膜の少なくともドレイン側の端部に酸窒
化層を形成する葉にしたので、ホットキャリア劣化がほ
とんどない信頼性の高い、かつゲートの空乏化等のない
性能の高い半導体装置の製造を図ることができる。
【０２１９】請求項３４〜４７によれば、半導体装置の
製造方法として、半導体基板の不純物拡散層に半導体原
子との衝突に起因する検知レベル以上の欠陥を生ぜしめ
ないように窒素を導入して、高濃度領域が集中している
不純物拡散層を形成するようにしたので、特性のよい半
導体装置の製造を図ることができる。
【図面の簡単な説明】
【図１】第１の実施形態に係るｎＭＯＳ型電界効果トラ
ンジスタの製造工程を示す断面図である。
【図２】第２の実施形態に係るｎＭＯＳ型電界効果トラ
ンジスタの製造工程を示す断面図である。
【図３】第３の実施形態に係るＣＭＯＳデバイスの製造
工程を示す断面図である。
【図４】第４の実施形態に係るＣＭＯＳデバイスの製造
工程を示す断面図である。
【図５】第５の実施形態に係るＣＭＯＳデバイスの製造
工程を示す断面図である。
【図６】第６の実施形態に係るＣＭＯＳデバイスの製造
工程を示す断面図である。
【図７】第７の実施形態に係る不純物拡散層の製造工程
を示す断面図である。
【図８】窒素を導入したボロン，ＢＦ2 拡散層及び窒素
を導入していないボロン，ＢＦ2 拡散層の濃度プロファ
イルを示す図である。
【図９】第８の実施形態に係るｐＭＯＳ型電界効果トラ
ンジスタの製造工程を示すフロー図である。
【図１０】第８の実施形態に係るｐＭＯＳ型電界効果ト
ランジスタの製造工程を示す断面図である。
【図１１】第８の実施形態に関する効果を説明するため
のしきい値のゲート長依存特性に関するデータを示す図
である。
【図１２】第８の実施形態に関する効果を説明するため
の飽和電流特性に関するデータを示す図である。
【図１３】第８の実施形態に関する効果を説明するため
のシリサイド化領域界面の面積に対するコンタクト抵抗
の依存特性に関するデータを示す図である。
【図１４】第８の実施形態に関する効果を説明するため
のｎチャネル側トランジスタのゲート抵抗のゲート幅依
存特性に関するデータを示す図である。
【図１５】第８の実施形態に関する効果を説明するため
のシート抵抗のシリサイド幅依存特性に関するデータを
示す図である。
【図１６】第８の実施形態に係るｐＭＯＳ型電界効果ト
ランジスタのソース・ドレイン領域と、ボロンのみを注
入して得られる従来のｐＭＯＳ型電界効果トランジスタ
のソース・ドレイン領域との相違を説明するための断面
図である。
【図１７】第８の実施形態に係るｐＭＯＳ型電界効果ト
ランジスタのソース・ドレイン領域と、ボロンのみを注
入して得られる従来のｐＭＯＳ型電界効果トランジスタ
のソース・ドレイン領域との相違が生じる理由を説明す
るための図である。
【図１８】第９の実施形態に係るｐＭＯＳ型電界効果ト
ランジスタの製造工程を示す断面図である。
【図１９】第１０の実施形態に係るｐＭＯＳ型電界効果
トランジスタの製造工程を示す断面図である。
【図２０】第１１の実施形態に係るｐＭＯＳ型電界効果
トランジスタの製造工程を示す断面図である。
【図２１】第１２の実施形態に係るｎｐｎバイポーラト
ランジスタの製造工程を示す断面図である。
【図２２】従来のｎＭＯＳ型電界効果トランジスタの製
造工程を示す断面図である。
【図２３】従来のｐＭＯＳ型電界効果トランジスタのソ
ース・ドレイン領域におけるボロン，ＢＦ2 の濃度プロ
ファイルを示す図である。
【図２４】従来のボロン，ＢＦ2 を注入して形成される
ソース・ドレイン領域を有するｐＭＯＳ型電界効果トラ
ンジスタのＱｕａｓｉ−ｓｔａｔｉｃＣ−Ｖ特性を示す
図である。
【図２５】従来のｐＭＯＳ型電界効果トランジスタのフ
ラットバンド電圧のボロン及びＢＦ2 の注入ドーズ量依
存性を示す図である。
【符号の説明】
１ シリコン基板 ２ ゲート酸化膜 ３ ゲート電極 ４ 素子分離 ５，５ａ 酸窒化層 ６，６ａ 窒素拡散層 ７ ｎ型低濃度ソース・ドレイン領域 ８ サイドウォール ９ ｎ型高濃度ソース・ドレイン領域 １０ ゲート上酸化膜 １２ ｐ型低濃度ソース・ドレイン領域 １３ ｐ型高濃度ソース・ドレイン領域 ２１ ｎ型シリコン基板 ２２ ｐ型拡散層 ２３ ボロン・窒素混在層（窒素拡散層） ３１ ｎウエル ３２ ゲート酸化膜 ３３ ゲート電極 ３４ エクステンション領域 ３５ ポケット領域 ３６ 絶縁体サイドウォール ３７ ソース・ドレイン領域 ３８ ボロン・窒素混在層（窒素拡散層） ３９ シリサイド膜 ４０ 層間絶縁膜 ４１ 埋め込みプラグ
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成９年１月２４日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００９７
【補正方法】変更
【補正内容】
【００９７】この方法により、シート抵抗の小さいソー
ス・ドレイン領域を有するＭＩＳ型電界効果トランジス
タを形成することができる。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０１０７
【補正方法】変更
【補正内容】
【０１０７】この方法により、ボロン等の不純物の染み
だしの少ない、かつシート抵抗の小さいソース・ドレイ
ン領域を有するＭＩＳ型電界効果トランジスタを形成す
ることができる。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０１２３
【補正方法】変更
【補正内容】
【０１２３】次に、図２（ｂ）に示す工程では、４ステ
ップイオン注入法により、シリコン基板１の表面に垂直
な方向に対して２５°傾いた方向から窒素イオン（Ｎ+
）をエネルギー１０ｋｅＶ，ドーズ量１×１０15ｃｍ
-2で注入する。その際、４ステップイオン注入法では、
不純物イオンの注入方向は固定しておき、シリコン基板
１を水平面内で９０゜ずつ順次回転させた４つの位置で
不純物イオンの注入を行なう。その後、熱処理により窒
素イオンを拡散させて、ゲート酸化膜２の両端部に酸窒
化層５ａを、シリコン基板１内に窒素拡散層６ａをそれ
ぞれ形成する。この工程では、窒素イオンの注入エネル
ギーは５〜３０ｋｅＶ、ドーズ量は１×１０13〜５×１
０16ｃｍ-2，注入方向の傾き角度は７゜〜４５°が好ま
しい。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】０１３７
【補正方法】変更
【補正内容】
【０１３７】まず、図５（ａ）に示す工程では、シリコ
ン基板１の一部に素子分離４を形成し、素子分離４で囲
まれる活性領域内のシリコン基板１上に熱酸化等により
厚みが７ｎｍの酸化膜を形成し、さらにその上に厚みが
１５０ｎｍのポリシリコン膜を堆積した後、フォトリソ
グラフィー及びドライエッチング工程により酸化膜及び
ポリシリコン膜をパターニングして、ｎＭＯＳＦＥＴ形
成領域Ｒnfet及びｐＭＯＳＦＥＴ形成領域Ｒpfetに、そ
れぞれゲート酸化膜２及びゲート電極３を形成する。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】０１７５
【補正方法】変更
【補正内容】
【０１７５】図１６は、ＭＯＳＦＥＴの一般的なソース
・ドレイン領域とチャネル領域付近の構造を示す断面図
である。ただし、同図においてはドレイン領域のみが示
されており、ソース領域は一般的にはドレイン領域と対
称構造を有しているので図示が省略されている。また、
図１７は、上述の図８中のデータから本実施形態のボロ
ンと窒素とを導入したソース・ドレイン領域と従来のボ
ロン注入のみによるソース・ドレイン領域とについて、
基板の深さ方向に対する不純物濃度分布曲線Ｌ１，Ｌ３
を取り出した図である。図１６に示すように、ボロンイ
オンのみの導入によって形成される従来のソース・ドレ
イン領域ＳＤb は、一般的に破線で示されるような形状
を有する。一般に、不純物の拡散（イオン注入による拡
散と加熱による拡散との双方を含む）は拡散源から一定
の速度で各方向に均一に進む。そして、この場合にはソ
ース・ドレイン領域の表面が拡散源に相当するので、図
１６に示す断面内では直線状の拡散源から拡散が進行す
ることになるからである。一方、実施形態のソース・ド
レイン領域ＳＤbnは、図中の実線で示す形状を示す。こ
のような相違が生じるのは以下の理由によると考えられ
る。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】０２００
【補正方法】変更
【補正内容】
【０２００】次に、図２０（ｃ）に示す工程では、ボロ
ンイオン（Ｂ+ ）を注入し、ソース・ドレインのエクス
テンション領域５５を形成する。このときの条件は、上
記第８の実施形態におけるエクステンション形成時の条
件と条件と同じでよい。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/78 ３０１Ｇ

Claims (47)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板上にＭＩＳ型電界効果トラン
    ジスタを搭載した半導体装置において、 上記ＭＩＳ型電界効果トランジスタは、 上記半導体基板の一部に形成された活性領域と、 上記活性領域の上に形成されたゲート酸化膜と、 上記ゲート酸化膜の上に形成されたゲート電極と、 上記活性領域のうち上記ゲート電極の両方に位置する領
    域に不純物を導入して形成されたソース領域及びドレイ
    ン領域と、 上記ゲート酸化膜の両端部のうち少なくとも上記ドレイ
    ン領域側の端部に形成された酸窒化層とを備えているこ
    とを特徴とする半導体装置。
  2. 【請求項２】 請求項１記載の半導体装置において、 上記酸窒化層は、上記ゲート酸化膜の両端部に形成され
    ていることを特徴とする半導体装置。
  3. 【請求項３】 請求項１記載の半導体装置において、 上記ソース領域及びドレイン領域のうち少なくともドレ
    イン領域の一部に形成された窒素拡散層をさらに備えて
    いることを特徴とする半導体装置。
  4. 【請求項４】 請求項３記載の半導体装置において、 上記窒素拡散層は、上記ソース領域及びドレイン領域よ
    りも浅く形成されていることを特徴とする半導体装置。
  5. 【請求項５】 請求項１記載の半導体装置において、 半導体基板上にｎＭＩＳ型電界効果トランジスタ及びｐ
    ＭＩＳ型電界効果トランジスタを備えており、 上記ＭＩＳ型電界効果トランジスタは、上記ｎＭＩＳ型
    電界効果トランジスタであり、 上記ｐＭＩＳ型電界効果トランジスタは、 上記半導体基板の一部に形成された活性領域と、 上記活性領域の上に形成されたゲート酸化膜と、 上記ゲート酸化膜の上に形成されたゲート電極と、 上記活性領域のうち上記ゲート電極の両側方に位置する
    領域に不純物を導入して形成されたソース領域及びドレ
    イン領域とを備え、 上記ｐＭＩＳ型電界効果トランジスタのゲート酸化膜に
    は、酸窒化層は形成されていないことを特徴とする半導
    体装置。
  6. 【請求項６】 請求項５記載の半導体装置において、 上記ｎＭＩＳ型電界効果トランジスタ及びｐＭＩＳ型電
    界効果トランジスタは、上記ソース領域及びドレイン領
    域内の少なくとも一部に形成された窒素拡散層をさらに
    備えていることを特徴とする半導体装置。
  7. 【請求項７】 請求項６記載の半導体装置において、 上記窒素拡散層は、上記ソース領域及びドレイン領域の
    いずれよりも浅く形成されていることを特徴とする半導
    体装置。
  8. 【請求項８】 請求項１，２，３，４，５，６又は７記
    載の半導体装置において、 上記ゲート電極の上に、上記ゲート電極と同時にパター
    ニングされたゲート上絶縁膜をさらに備えていることを
    特徴とする半導体装置。
  9. 【請求項９】 半導体基板と、 上記半導体基板に形成されキャリア生成用の第１導電型
    不純物を含む不純物拡散層と、 上記不純物拡散層の少なくとも一部を含む領域に半導体
    原子との衝突に起因する欠陥が検知レベルを越えない状
    態で導入された窒素を含む窒素拡散層とを備えているこ
    とを特徴とする半導体装置。
  10. 【請求項１０】 請求項９記載の半導体装置において、 上記不純物拡散層内における上記第１導電型不純物の濃
    度が、半導体基板内の表面付近の領域の最大濃度位置か
    ら上記半導体基板の奥方に向かって減少するとともに、
    その減少割合が上記最大濃度位置を通過したその下方の
    所定位置に達するまでは大きく、上記所定位置よりも奥
    方に向かう領域では減少割合が小さくなる分布を有する
    こと特徴とする半導体装置。
  11. 【請求項１１】 請求項９又は１０記載の半導体装置に
    おいて、 上記不純物拡散層の上に形成されたシリサイド膜をさら
    に備え、 上記不純物拡散層内における上記第１導電型不純物の最
    大濃度位置は、上記シリサイド膜との界面の直下方にあ
    ることを特徴とする半導体装置。
  12. 【請求項１２】 請求項９又は１０記載の半導体装置に
    おいて、 上記半導体装置は、半導体基板内の活性領域の上に形成
    されたゲート絶縁膜と、該ゲート絶縁膜の上に形成され
    たゲート電極と、上記活性領域のうち上記ゲート電極の
    両側方に位置する領域内に形成され第１導電型不純物を
    含むソース領域及びドレイン領域と、上記活性領域のう
    ち上記ソース領域及びドレイン領域との間に形成され第
    ２導電型不純物を含むチャネル領域とを有するＭＩＳ型
    電界効果トランジスタであり、 上記窒素拡散層は、上記ソース領域及びドレイン領域各
    々の少なくとも一部を含む領域に形成されていることを
    特徴とする半導体装置。
  13. 【請求項１３】 請求項１２記載の半導体装置におい
    て、 上記ゲート電極の両側面上に形成された絶縁性材料から
    なるサイドウォールと、 上記ソース領域及びドレイン領域と上記ゲート電極の直
    下方領域との間にそれぞれ形成され上記ソース領域及び
    ドレイン領域よりも低濃度の第１導電型不純物を含むエ
    クステンション領域とをさらに備え、 上記窒素拡散層は、上記エクステンション領域にも亘っ
    て形成されていることを特徴とする半導体装置。
  14. 【請求項１４】 請求項１２又は１３記載の半導体装置
    において、 上記窒素拡散層は、上記チャネル領域にも亘っているこ
    とを特徴とする半導体装置。
  15. 【請求項１５】 請求項１２記載の半導体装置におい
    て、 上記ソース領域及びドレイン領域のうち上記キャリア生
    成用不純物の濃度が所定値以上の領域が、上記チャネル
    領域に隣接する部分において、上記窒素がない場合に対
    して上記半導体基板内の表面付近の領域では上記チャネ
    ル領域側に入り込む一方その奥方ではチャネル領域側か
    ら遠ざかるように構成されていることを特徴とする半導
    体装置。
  16. 【請求項１６】 請求項１２，１３，１４又は１５記載
    の半導体装置において、 上記ソース領域及び上記ドレイン領域の上に形成された
    少なくとも金属を含む導体膜をさらに備え、 上記ソース領域及びドレイン領域のうち上記窒素拡散層
    が形成された領域における上記キャリア生成用不純物の
    最大濃度位置は、上記導体膜との界面付近にあることを
    特徴とする半導体装置。
  17. 【請求項１７】 請求項９記載の半導体装置において、 上記半導体装置は、上記半導体基板内の活性領域の一部
    に形成され第２導電型不純物を含むエミッタ領域と、上
    記活性領域内で上記エミッタ領域を囲むように形成され
    第１導電型不純物を含むベース領域と、上記活性領域内
    で上記ベース領域の下方を含む領域に形成され第２導電
    型不純物を含むコレクタ領域とを有するバイポーラトラ
    ンジスタであって、 上記窒素拡散層は、上記エミッタ領域の少なくとも一部
    を含む領域に形成されていることを特徴とする半導体装
    置。
  18. 【請求項１８】 請求項９記載の半導体装置において、 上記半導体装置は、上記半導体基板内の活性領域の一部
    に形成され第２導電型不純物を含むエミッタ領域と、上
    記活性領域内で上記エミッタ領域を囲むように形成され
    第１導電型不純物を含むベース領域と、上記活性領域内
    で上記ベース領域の下方を含む領域に形成され第２導電
    型不純物を含むコレクタ領域とを有するバイポーラトラ
    ンジスタであって、 上記窒素拡散層は、上記ベース領域の少なくとも一部を
    含む領域に形成されていることを特徴とする半導体装
    置。
  19. 【請求項１９】 ＭＩＳ型電界効果トランジスタを搭載
    した半導体装置の製造方法において、 半導体基板上に活性領域を囲む素子分離を形成する第１
    の工程と、 上記活性領域の上に酸化膜及び導体膜を堆積する第２の
    工程と、 上記酸化膜及び導体膜をパターニングして、上記ＭＩＳ
    型電界効果トランジスタのゲート酸化膜及びゲート電極
    をそれぞれ形成する第３の工程と、 上記ゲート酸化膜の両端部のうち少なくともドレイン領
    域側の端部に窒素を導入して酸窒化層を形成する第４の
    工程と、 上記活性領域のうち上記ゲート電極の両側方に位置する
    領域に第１導電型不純物を導入して上記ＭＩＳ型電界効
    果トランジスタのソース領域及びドレイン領域を形成す
    る第５の工程とを備えていることを特徴とする半導体装
    置の製造方法。
  20. 【請求項２０】 請求項１９記載の半導体装置の製造方
    法において、 上記第４の工程は、上記第３の工程の後上記第５の工程
    の前に行ない、かつ基板上方の少なくともドレイン領域
    側に傾いた方向を含む方向から窒素イオンを注入するこ
    とにより上記酸窒化層を形成することを特徴とする半導
    体装置の製造方法。
  21. 【請求項２１】 請求項１９記載の半導体装置の製造方
    法において、 上記第４の工程では、上記ドレイン側に傾いた方向と上
    記ソース領域側に傾いた方向とを含む少なくとも２以上
    の方向から不純物イオンを注入することを特徴とする半
    導体装置の製造方法。
  22. 【請求項２２】 請求項２０又は２１記載の半導体装置
    の製造方法において、 上記第４の工程では、上記トラ
    ンジスタのチャネル方向に平行な断面内で上記半導体基
    板の表面に垂直な方向に対して１０°以上傾いた方向か
    ら不純物イオンを注入することを特徴とする半導体装置
    の製造方法。
  23. 【請求項２３】 請求項１９記載の半導体装置の製造方
    法において、 上記第４の工程は、少なくとも窒素を含むガス雰囲気中
    で上記半導体基板を加熱処理することにより行われるこ
    とを特徴とする半導体装置の製造方法。
  24. 【請求項２４】 請求項２３記載の半導体装置の製造方
    法において、 上記第４の工程は、アンモニアガス雰囲気中で行われる
    ことを特徴とする半導体装置の製造方法。
  25. 【請求項２５】 請求項１９記載の半導体装置の製造方
    法において、 上記第４の工程は、窒素を含むガス雰囲気中でプラズマ
    を発生させることにより行われることを特徴とする半導
    体装置の製造方法。
  26. 【請求項２６】 請求項１９，２０，２１，２２，２
    ３，２４又は２５記載の半導体装置の製造方法におい
    て、 上記第４の工程は、上記ソース領域及びドレイン領域に
    も窒素を導入するように行われることを特徴とする半導
    体装置の製造方法。
  27. 【請求項２７】 請求項１９，２０，２１，２２，２
    ３，２４又は２５記載の半導体装置の製造方法におい
    て、 上記第４の工程の前に、上記ゲート電極をマスクとして
    半導体基板内に低濃度の第１導電型不純物を導入して低
    濃度ソース・ドレイン領域を形成する工程と、 上記第４の工程の後上記第５の工程の前に、上記ゲート
    電極の両側面上に絶縁体サイドウォールを形成する工程
    とをさらに備えていることを特徴とする半導体装置の製
    造方法。
  28. 【請求項２８】 請求項１９，２０，２１，２２，２
    ３，２４又は２５記載の半導体装置の製造方法におい
    て、 上記第５の工程の後に、上記ソース領域及びドレイン領
    域の上に少なくとも金属を含む低抵抗膜を形成する工程
    をさらに備えていることを特徴とする半導体装置の製造
    方法。
  29. 【請求項２９】 請求項１９，２０，２１，２２，２
    ３，２４，２５，２６，２７又は２８記載の半導体装置
    の製造方法において、 上記第２の工程では、上記導体膜の上に絶縁膜をさらに
    堆積し、 上記第３の工程では、上記導体膜及び酸化膜と同時に上
    記絶縁膜をパターニングして、上記ゲート電極の上にゲ
    ート上絶縁膜を形成することを特徴とする半導体装置の
    製造方法。
  30. 【請求項３０】 請求項１９記載の半導体装置の製造方
    法において、 上記第１の工程では、ｎＭＩＳ型電界効果トランジスタ
    を形成するための第１の活性領域と上記ｐＭＩＳ型電界
    効果トランジスタを形成するための第２の活性領域とを
    個別に囲む素子分離を形成し、 上記第２の工程では、上記第１及び第２の活性領域の上
    に酸化膜及び導体膜を堆積し、 上記第３の工程では、上記酸化膜及び導体膜をパターニ
    ングして、上記第１及び第２の活性領域の上に、ｎＭＩ
    Ｓ型，ｐＭＩＳ型電界効果トランジスタのゲート酸化膜
    及びゲート電極をそれぞれ形成し、 上記第４の工程では、上記ｎＭＩＳ型電界効果トランジ
    スタのゲート酸化膜の両端部のうち少なくともドレイン
    領域側の端部に窒素を導入して酸窒化層を形成し、 上記第５の工程では、上記第１及び第２活性領域のうち
    上記ゲート電極の両側方に位置する領域に第１，第２導
    電型不純物をそれぞれ導入して、上記ｎＭＩＳ型及びｐ
    ＭＩＳ型電界効果トランジスタのソース領域及びドレイ
    ン領域を形成することを特徴とする半導体装置の製造方
    法。
  31. 【請求項３１】 請求項３０記載の半導体装置の製造方
    法において、 上記第３の工程の後上記第５の工程の前に、上記第２の
    活性領域を覆う第１のマスク部材を形成する工程をさら
    に備えており、 上記第４の工程では、上記第１のマスク部材を形成した
    状態で、上記第１の活性領域上の上方かつ少なくともド
    レイン領域側に傾いた方向を含む方向から窒素イオンを
    注入することにより上記酸窒化層を形成することを特徴
    とする半導体装置の製造方法。
  32. 【請求項３２】 請求項３０又は３１記載の半導体装置
    の製造方法において、 上記第３の工程の後上記第５の工程の前に、上記第１の
    活性領域を覆う第２のマスク部材を形成する工程と、 上記第２のマスク部材を形成した状態で、上記半導体基
    板の表面に対してほぼ垂直な方向から上記第２の活性領
    域内に窒素イオンを注入する工程とをさらに備えている
    ことを特徴とする半導体装置の製造方法。
  33. 【請求項３３】 請求項３０，３１又は３２記載の半導
    体装置の製造方法において、 上記第２の工程では、上記導体膜の上に絶縁膜をさらに
    堆積し、 上記第３の工程では、上記導体膜及び酸化膜と同時に上
    記絶縁膜をパターニングして、上記第１及び第２の活性
    領域内の上記ゲート電極の上にゲート上絶縁膜を形成す
    ることを特徴とする半導体装置の製造方法。
  34. 【請求項３４】 半導体基板の半導体領域内にキャリア
    生成用不純物を導入して第１の不純物拡散層を形成する
    第１の工程と、 上記半導体基板の半導体領域内に半導体原子との衝突に
    起因する検知レベル以上の欠陥を生ぜしめないように窒
    素を導入して窒素拡散層を形成する第２の工程と、 上記半導体基板を加熱して、上記キャリア生成用不純物
    を活性化させる第３の工程とを備え、 上記第１の工程及び第２の工程は、両工程のうちいずれ
    か一方を先に、かつ上記第１の不純物拡散層と上記窒素
    拡散層とが少なくともオーバーラップするように行うこ
    とを特徴とする半導体装置の製造方法。
  35. 【請求項３５】 請求項３４記載の半導体装置の製造方
    法において、 上記第１の工程は、少なくとも窒素を含むガス雰囲気中
    で上記半導体基板を加熱処理することにより行われるこ
    とを特徴とする半導体装置の製造方法。
  36. 【請求項３６】 請求項３５記載の半導体装置の製造方
    法において、 上記第３の工程は、アンモニアガス雰囲気中で行われる
    ことを特徴とする半導体装置の製造方法。
  37. 【請求項３７】 請求項３６記載の半導体装置の製造方
    法において、 上記第３の工程は、温度が９００°以上、時間が１０秒
    以下の条件下で行われることを特徴とする半導体装置の
    製造方法。
  38. 【請求項３８】 請求項３４記載の半導体装置の製造方
    法において、 上記第１の工程は、少なくとも窒素を含むガス雰囲気中
    でプラズマを発生させることにより行われること特徴と
    する半導体装置の製造方法。
  39. 【請求項３９】 請求項３４記載の半導体装置の製造方
    法において、 上記第３の工程の後に、上記ソース領域及びドレイン領
    域の上にシリサイド膜を形成する工程をさらに備えてい
    ることを特徴とする半導体装置の製造方法。
  40. 【請求項４０】 請求項３４，３５，３６，３７又は３
    ８記載の半導体装置の製造方法において、 上記半導体基板内には、ＭＩＳ型電界効果トランジスタ
    形成領域が設けられており、 上記ＭＩＳ型電界効果トランジスタ形成領域の上にゲー
    ト絶縁膜及びゲート電極を形成する工程をさらに備え、 上記第１の工程では、上記ゲート絶縁膜及びゲート電極
    を形成した後に、上記ＭＩＳ型電界効果トランジスタ形
    成領域のうち上記ゲート電極の両側方に位置する領域に
    上記キャリア生成用不純物を導入して上記ＭＩＳ型電界
    効果トランジスタのソース領域及びドレイン領域を形成
    することを特徴とする半導体装置の製造方法。
  41. 【請求項４１】 請求項４０記載の半導体装置の製造方
    法において、 上記ゲート絶縁膜及びゲート電極を形成する工程では、
    酸化膜からなるゲート絶縁膜を形成し、 上記第２の工程は、上記ゲート絶縁膜及びゲート電極を
    形成する工程の後に行い、かつ、上記第２の工程では上
    記ゲート絶縁膜の両端部にも窒素を導入して酸窒化層を
    形成することを特徴とする半導体装置の製造方法。
  42. 【請求項４２】 請求項４０記載の半導体装置の製造方
    法において、 上記ゲート絶縁膜及びゲート電極を形成する工程の後か
    つ上記第１の工程の前に、 上記ＭＩＳ型電界効果トランジスタ形成領域内に上記ソ
    ース領域及びドレイン領域に導入した上記キャリア生成
    用不純物よりも低濃度かつ同じ導電型の第２のキャリア
    生成用不純物を導入してエクステンション領域を形成す
    る工程と、 上記ゲート電極の両側面上に絶縁体サイドウォールを形
    成する工程とをさらに備え、 上記第１の工程では、上記ＭＩＳ型電界効果トランジス
    タ形成領域のうち上記ゲート電極及びサイドウォールの
    両側方に位置する領域内に上記キャリア生成用不純物を
    導入し、 上記第２の工程では、上記エクステンション領域の少な
    くとも一部を含むように上記窒素拡散層を形成すること
    を特徴とする半導体装置の製造方法。
  43. 【請求項４３】 請求項４２記載の半導体装置の製造方
    法において、 上記ゲート絶縁膜及びゲート電極を形成する工程の後か
    つ上記第１の工程の前に、上記ＭＩＳ型電界効果トラン
    ジスタ形成領域内に上記ソース領域及びドレイン領域に
    導入した上記キャリア生成用不純物よりも低濃度かつ逆
    導電型の第３のキャリア生成用不純物を導入してポケッ
    ト領域を形成する工程をさらに備えていることを特徴と
    する半導体装置の製造方法。
  44. 【請求項４４】 請求項４０，４２又は４３記載の半導
    体装置の製造方法において、 上記第２の工程は、上記ゲート絶縁膜及びゲート電極を
    形成する工程及び上記第１の工程の前に行い、上記ＭＩ
    Ｓ型電界効果トランジスタ形成領域の横方向全体に亘っ
    て窒素拡散層を形成することを特徴とする半導体装置の
    製造方法。
  45. 【請求項４５】 請求項４０，４１，４２，４３又は４
    ４記載の半導体装置の製造方法において、 上記第３の工程の後に、上記ソース領域，ドレイン領域
    及びゲート電極の上にシリサイド膜を形成する工程をさ
    らに備えていることを特徴とする半導体装置の製造方
    法。
  46. 【請求項４６】 請求項３４，３５，３６，３７又は３
    ８記載の半導体装置の製造方法において、 上記半導体基板内には、バイポーラトランジスタ形成領
    域が設けられており、 上記バイポーラトランジスタ形成領域に第１導電型不純
    物を導入してバイポーラトランジスタのコレクタ領域を
    形成する工程と、 上記コレクタ領域内に第２導電型不純物を導入してバイ
    ポーラトランジスタのベース領域を形成する工程とをさ
    らに備え、 上記第１の工程では、上記ベース領域内に第１導電型不
    純物を導入して上記バイポーラトランジスタのエミッタ
    領域を形成し、 上記第２の工程では、上記エミッタ領域の少なくとも一
    部を含む領域に窒素を導入することを特徴とする半導体
    装置の製造方法。
  47. 【請求項４７】 請求項３４，３５，３６，３７又は３
    ８記載の半導体装置の製造方法において、 上記半導体基板内には、バイポーラトランジスタ形成領
    域が設けられており、 上記バイポーラトランジスタ形成領域に第１導電型不純
    物を導入してバイポーラトランジスタのコレクタ領域を
    形成する工程と、 上記第１の工程の後に、上記コレクタ領域内に第１導電
    型不純物を導入して上記バイポーラトランジスタのエミ
    ッタ領域を形成する工程とをさらに備え、 上記第１の工程では、上記コレクタ領域内かつ上記エミ
    ッタ領域を取り囲む領域に第２導電型純物を導入してバ
    イポーラトランジスタのベース領域を形成し、 上記第２の工程では、上記ベース領域の少なくとも一部
    を含む領域に窒素を導入することを特徴とする半導体装
    置の製造方法。
JP8326507A 1996-02-07 1996-12-06 半導体装置およびその製造方法 Pending JPH1079506A (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP8326507A JPH1079506A (ja) 1996-02-07 1996-12-06 半導体装置およびその製造方法
TW086100931A TW327240B (en) 1996-02-07 1997-01-28 Semiconductor device and process for producing the same
CNB2005100893089A CN100426525C (zh) 1996-02-07 1997-02-05 半导体器件及其制造方法
US08/796,710 US5972783A (en) 1996-02-07 1997-02-06 Method for fabricating a semiconductor device having a nitrogen diffusion layer
KR1019970003662A KR100400070B1 (ko) 1996-02-07 1997-02-06 반도체장치및그제조방법
EP97101990A EP0789400A3 (en) 1996-02-07 1997-02-07 Semiconductor device and method for fabricating the same

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
JP2080296 1996-02-07
JP18300496 1996-07-12
JP8-20802 1996-07-12
JP8-183004 1996-07-12
JP8326507A JPH1079506A (ja) 1996-02-07 1996-12-06 半導体装置およびその製造方法

Publications (1)

Publication Number Publication Date
JPH1079506A true JPH1079506A (ja) 1998-03-24

Family

ID=27283173

Family Applications (1)

Application Number Title Priority Date Filing Date
JP8326507A Pending JPH1079506A (ja) 1996-02-07 1996-12-06 半導体装置およびその製造方法

Country Status (5)

Country Link
US (1) US5972783A (ja)
EP (1) EP0789400A3 (ja)
JP (1) JPH1079506A (ja)
KR (1) KR100400070B1 (ja)
TW (1) TW327240B (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100353402B1 (ko) * 1999-04-19 2002-09-18 주식회사 하이닉스반도체 반도체 소자의 제조방법
JP2005116582A (ja) * 2003-10-03 2005-04-28 Renesas Technology Corp 半導体装置およびその製造方法
KR100685871B1 (ko) * 2001-06-27 2007-02-23 매그나칩 반도체 유한회사 반도체 소자의 트랜지스터 형성 방법
JP2008103738A (ja) * 1993-09-02 2008-05-01 Renesas Technology Corp 半導体装置及びその製造方法
US7892933B2 (en) 2007-08-15 2011-02-22 Fujitsu Semiconductor Limited Semiconductor device and method of manufacturing semiconductor device

Families Citing this family (68)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1041506A (ja) * 1996-07-25 1998-02-13 Nec Corp 半導体装置及びその製造方法
JP3949211B2 (ja) 1997-03-06 2007-07-25 富士通株式会社 半導体装置の製造方法
JPH10256539A (ja) * 1997-03-10 1998-09-25 Fujitsu Ltd 半導体装置及びその製造方法
US6037639A (en) * 1997-06-09 2000-03-14 Micron Technology, Inc. Fabrication of integrated devices using nitrogen implantation
EP0887842A1 (en) * 1997-06-25 1998-12-30 Lucent Technologies Inc. Field effect devices with improved gate insulator and method of manufacturing the same
US6051460A (en) * 1997-11-12 2000-04-18 Advanced Micro Devices, Inc. Preventing boron penetration through thin gate oxide of P-channel devices by doping polygate with silicon
KR19990039346A (ko) * 1997-11-12 1999-06-05 윤종용 모스 트랜지스터의 제조방법
US6188101B1 (en) * 1998-01-14 2001-02-13 Advanced Micro Devices, Inc. Flash EPROM cell with reduced short channel effect and method for providing same
JPH11238882A (ja) * 1998-02-23 1999-08-31 Sony Corp 半導体装置の製造方法
US6107150A (en) * 1998-09-04 2000-08-22 Advanced Micro Devices, Inc. Method of making high performance transistors using channel modulated implant for ultra thin oxide formation
US6387766B1 (en) * 1998-11-06 2002-05-14 Infineon Technologies Ag Method for manufacturing an integrated circuit with low threshold voltage differences of the transistors therein
US6303420B1 (en) * 1999-08-13 2001-10-16 Texas Instruments Incorporated Integrated bipolar junction transistor for mixed signal circuits
DE19939597B4 (de) * 1999-08-20 2006-07-20 Infineon Technologies Ag Verfahren zur Herstellung einer mikroelektronischen Struktur mit verbesserter Gatedielektrikahomogenität
US6093661A (en) * 1999-08-30 2000-07-25 Micron Technology, Inc. Integrated circuitry and semiconductor processing method of forming field effect transistors
JP4012350B2 (ja) * 1999-10-06 2007-11-21 株式会社ルネサステクノロジ 半導体集積回路装置およびその製造方法
KR100566310B1 (ko) * 1999-10-30 2006-03-30 주식회사 하이닉스반도체 반도체 소자의 금속 콘택 형성방법
KR100336771B1 (ko) * 1999-11-10 2002-05-16 박종섭 트랜지스터 형성방법
DE10011885C2 (de) * 2000-03-07 2002-10-24 Infineon Technologies Ag Verfahren zur Herstellung eines Feldeffekttransistors mit Seitenwandoxidation
US6235600B1 (en) 2000-03-20 2001-05-22 Taiwan Semiconductor Manufacturing Company Method for improving hot carrier lifetime via a nitrogen implantation procedure performed before or after a teos liner deposition
TW486750B (en) * 2000-04-17 2002-05-11 Varian Semiconductor Equipment Methods for forming ultrashallow junctions in semiconductor wafers using low energy nitrogen implantation
WO2001091169A1 (en) * 2000-05-24 2001-11-29 Infineon Technologies North America Corp. Suppression of lateral dopant diffusion from source/drain regions of mosfets
US6720632B2 (en) * 2000-06-20 2004-04-13 Matsushita Electric Industrial Co., Ltd. Semiconductor device having diffusion layer formed using dopant of large mass number
US6649543B1 (en) 2000-06-22 2003-11-18 Micron Technology, Inc. Methods of forming silicon nitride, methods of forming transistor devices, and transistor devices
US6686298B1 (en) 2000-06-22 2004-02-03 Micron Technology, Inc. Methods of forming structures over semiconductor substrates, and methods of forming transistors associated with semiconductor substrates
US6833329B1 (en) 2000-06-22 2004-12-21 Micron Technology, Inc. Methods of forming oxide regions over semiconductor substrates
US6660657B1 (en) 2000-08-07 2003-12-09 Micron Technology, Inc. Methods of incorporating nitrogen into silicon-oxide-containing layers
US7247919B1 (en) 2000-08-25 2007-07-24 Micron Technology, Inc. Method and device to reduce gate-induced drain leakage (GIDL) current in thin gate oxides MOSFETs
KR100383083B1 (ko) * 2000-09-05 2003-05-12 아남반도체 주식회사 저전압 구동 플래쉬 메모리 및 그 제조 방법
US6545904B2 (en) 2001-03-16 2003-04-08 Micron Technology, Inc. 6f2 dram array, a dram array formed on a semiconductive substrate, a method of forming memory cells in a 6f2 dram array and a method of isolating a single row of memory cells in a 6f2 dram array
US6498383B2 (en) 2001-05-23 2002-12-24 International Business Machines Corporation Oxynitride shallow trench isolation and method of formation
US6949479B2 (en) 2001-06-13 2005-09-27 Micron Technology, Inc. Methods of forming transistor devices
US6878585B2 (en) 2001-08-29 2005-04-12 Micron Technology, Inc. Methods of forming capacitors
US6518135B1 (en) * 2001-09-24 2003-02-11 Integrated Device Technology, Inc. Method for forming localized halo implant regions
US6723599B2 (en) 2001-12-03 2004-04-20 Micron Technology, Inc. Methods of forming capacitors and methods of forming capacitor dielectric layers
KR20030057875A (ko) * 2001-12-29 2003-07-07 주식회사 하이닉스반도체 반도체 소자의 제조 방법
US7135423B2 (en) 2002-05-09 2006-11-14 Varian Semiconductor Equipment Associates, Inc Methods for forming low resistivity, ultrashallow junctions with low damage
US6808997B2 (en) * 2003-03-21 2004-10-26 Texas Instruments Incorporated Complementary junction-narrowing implants for ultra-shallow junctions
US6847089B2 (en) * 2003-04-03 2005-01-25 Texas Instruments Incorporated Gate edge diode leakage reduction
US7276441B1 (en) * 2003-04-15 2007-10-02 Lsi Logic Corporation Dielectric barrier layer for increasing electromigration lifetimes in copper interconnect structures
US7410846B2 (en) * 2003-09-09 2008-08-12 International Business Machines Corporation Method for reduced N+ diffusion in strained Si on SiGe substrate
US20050118770A1 (en) * 2003-10-01 2005-06-02 Texas Instruments, Inc. Method for introducing hydrogen into a channel region of a metal oxide semiconductor (MOS) device
US6927137B2 (en) * 2003-12-01 2005-08-09 Texas Instruments Incorporated Forming a retrograde well in a transistor to enhance performance of the transistor
US7193254B2 (en) * 2004-11-30 2007-03-20 International Business Machines Corporation Structure and method of applying stresses to PFET and NFET transistor channels for improved performance
KR101026377B1 (ko) * 2004-12-16 2011-04-07 주식회사 하이닉스반도체 Ｐｍｏｓｆｅｔ 문턱전압의 ｉｎｗｅ 억제방법
KR100679810B1 (ko) * 2005-08-11 2007-02-06 동부일렉트로닉스 주식회사 보론의 침투가 방지된 반도체 소자 및 그 제조 방법
KR101155097B1 (ko) * 2005-08-24 2012-06-11 삼성전자주식회사 반도체 장치의 제조 방법 및 그에 의해 제조된 반도체 장치
US7439558B2 (en) 2005-11-04 2008-10-21 Atmel Corporation Method and system for controlled oxygen incorporation in compound semiconductor films for device performance enhancement
US7300849B2 (en) * 2005-11-04 2007-11-27 Atmel Corporation Bandgap engineered mono-crystalline silicon cap layers for SiGe HBT performance enhancement
US7651919B2 (en) * 2005-11-04 2010-01-26 Atmel Corporation Bandgap and recombination engineered emitter layers for SiGe HBT performance optimization
US20070102729A1 (en) * 2005-11-04 2007-05-10 Enicks Darwin G Method and system for providing a heterojunction bipolar transistor having SiGe extensions
KR101142332B1 (ko) * 2005-12-01 2012-05-17 에스케이하이닉스 주식회사 모스펫 소자의 제조방법
US8421130B2 (en) * 2007-04-04 2013-04-16 Taiwan Semiconductor Manufacturing Company, Ltd. Method for manufacturing SRAM devices with reduced threshold voltage deviation
JP2009130167A (ja) * 2007-11-26 2009-06-11 Renesas Technology Corp 半導体装置およびその製造方法
JP2009176808A (ja) * 2008-01-22 2009-08-06 Elpida Memory Inc 半導体装置の製造方法
JP2009182076A (ja) * 2008-01-30 2009-08-13 Panasonic Corp 半導体装置及びその製造方法
US8299530B2 (en) * 2010-03-04 2012-10-30 International Business Machines Corporation Structure and method to fabricate pFETS with superior GIDL by localizing workfunction
US8513105B2 (en) * 2010-10-14 2013-08-20 Texas Instruments Incorporated Flexible integration of logic blocks with transistors of different threshold voltages
US8859380B2 (en) * 2010-11-11 2014-10-14 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuits and manufacturing methods thereof
CN102779738A (zh) * 2012-03-23 2012-11-14 上海华力微电子有限公司 减小半导体器件栅诱导漏极泄漏的方法、mos器件制造方法
US9012313B2 (en) 2013-03-15 2015-04-21 Globalfoundries Inc. Semiconductor device including a resistor and method for the formation thereof
CN103227114B (zh) * 2013-04-08 2015-12-09 上海华力微电子有限公司 一种形成超浅结面的方法
CN106328694B (zh) * 2015-06-30 2019-07-02 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
JP7086934B2 (ja) * 2017-03-31 2022-06-20 株式会社半導体エネルギー研究所 半導体装置
US10312348B1 (en) 2017-11-22 2019-06-04 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device gate spacer structures and methods thereof
US10553492B2 (en) 2018-04-30 2020-02-04 Taiwan Semiconductor Manufacturing Company, Ltd. Selective NFET/PFET recess of source/drain regions
CN110571266B (zh) * 2018-06-05 2023-03-14 中芯国际集成电路制造(上海)有限公司 Finfet器件及其制备方法
US10840333B2 (en) 2018-10-31 2020-11-17 Taiwan Semiconductor Manufacturing Company Limited Semiconductor arrangement and method of manufacture
US20200135489A1 (en) * 2018-10-31 2020-04-30 Atomera Incorporated Method for making a semiconductor device including a superlattice having nitrogen diffused therein

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3615875A (en) * 1968-09-30 1971-10-26 Hitachi Ltd Method for fabricating semiconductor devices by ion implantation
JPS60170259A (ja) * 1984-02-15 1985-09-03 Hitachi Ltd 半導体装置及びその製造方法
US4559696A (en) * 1984-07-11 1985-12-24 Fairchild Camera & Instrument Corporation Ion implantation to increase emitter energy gap in bipolar transistors
US4870245A (en) * 1985-04-01 1989-09-26 Motorola, Inc. Plasma enhanced thermal treatment apparatus
JPH0656855B2 (ja) * 1985-05-08 1994-07-27 株式会社東芝 絶縁ゲ−ト型電界効果トランジスタ
JPS6362379A (ja) * 1986-09-03 1988-03-18 Fujitsu Ltd 半導体装置の製造方法
JPH01272161A (ja) * 1987-07-14 1989-10-31 Oki Electric Ind Co Ltd Ｍｏｓ型ｆｅｔの製造方法
JP2652108B2 (ja) * 1991-09-05 1997-09-10 三菱電機株式会社 電界効果トランジスタおよびその製造方法
US5382533A (en) * 1993-06-18 1995-01-17 Micron Semiconductor, Inc. Method of manufacturing small geometry MOS field-effect transistors having improved barrier layer to hot electron injection
JPH0730113A (ja) * 1993-07-09 1995-01-31 Sony Corp Ｍｏｓ型トランジスタの製造方法
JP3830541B2 (ja) * 1993-09-02 2006-10-04 株式会社ルネサステクノロジ 半導体装置及びその製造方法
US5514902A (en) * 1993-09-16 1996-05-07 Mitsubishi Denki Kabushiki Kaisha Semiconductor device having MOS transistor
JP3015253B2 (ja) * 1994-06-22 2000-03-06 三菱電機株式会社 半導体装置およびその製造方法
US5516707A (en) * 1995-06-12 1996-05-14 Vlsi Technology, Inc. Large-tilted-angle nitrogen implant into dielectric regions overlaying source/drain regions of a transistor
SG50741A1 (en) * 1995-07-26 1998-07-20 Chartered Semiconductor Mfg Method for minimizing the hot carrier effect in m-mosfet devices
KR100232206B1 (ko) * 1996-12-26 1999-12-01 김영환 반도체 소자의 제조방법
US5786254A (en) * 1997-03-19 1998-07-28 Advanced Micro Devices, Inc. Hot-carrier reliability in submicron MOS devices by oxynitridation
US5882974A (en) * 1998-04-08 1999-03-16 Advanced Micro Devices, Inc. High-performance PMOS transistor using a barrier implant in the source-side of the transistor channel

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008103738A (ja) * 1993-09-02 2008-05-01 Renesas Technology Corp 半導体装置及びその製造方法
KR100353402B1 (ko) * 1999-04-19 2002-09-18 주식회사 하이닉스반도체 반도체 소자의 제조방법
KR100685871B1 (ko) * 2001-06-27 2007-02-23 매그나칩 반도체 유한회사 반도체 소자의 트랜지스터 형성 방법
JP2005116582A (ja) * 2003-10-03 2005-04-28 Renesas Technology Corp 半導体装置およびその製造方法
US7892933B2 (en) 2007-08-15 2011-02-22 Fujitsu Semiconductor Limited Semiconductor device and method of manufacturing semiconductor device
US8164142B2 (en) 2007-08-15 2012-04-24 Fujitsu Semiconductor Limited Semiconductor device and method of manufacturing semiconductor device

Also Published As

Publication number Publication date
US5972783A (en) 1999-10-26
EP0789400A2 (en) 1997-08-13
TW327240B (en) 1998-02-21
KR980005897A (ko) 1998-03-30
KR100400070B1 (ko) 2004-03-26
EP0789400A3 (en) 1998-11-11

Similar Documents

Publication Publication Date Title
JPH1079506A (ja) 半導体装置およびその製造方法
US6753230B2 (en) Method for fabricating semiconductor device with ultra-shallow super-steep-retrograde epi-channel by decaborane doping
US6406973B1 (en) Transistor in a semiconductor device and method of manufacturing the same
US6248637B1 (en) Process for manufacturing MOS Transistors having elevated source and drain regions
US6500720B2 (en) Method of manufacturing semiconductor device
JP3523151B2 (ja) Ｍｏｓトランジスタの製造方法
US20130161745A1 (en) Source-drain extension formation in replacement metal gate transistor device
US6096591A (en) Method of making an IGFET and a protected resistor with reduced processing steps
JP2000269492A (ja) 半導体装置の製造方法
US6972222B2 (en) Temporary self-aligned stop layer is applied on silicon sidewall
US6734109B2 (en) Method of building a CMOS structure on thin SOI with source/drain electrodes formed by in situ doped selective amorphous silicon
US6855592B2 (en) Method for manufacturing semiconductor device
KR100574172B1 (ko) 반도체 소자의 제조방법
US20080160710A1 (en) Method of fabricating mosfet device
JPH10313117A (ja) Ｍｉｓトランジスタ及びその製造方法
JP3918218B2 (ja) 半導体装置の製造方法
KR20020019462A (ko) 반도체 디바이스 제조 방법
JPH07249761A (ja) 半導体装置の製造方法及び半導体装置
KR101128699B1 (ko) 반도체 소자의 제조방법
KR100567030B1 (ko) 트랜지스터 제조 방법
JP2006279013A (ja) 電界効果型トランジスタの製造方法
KR20050054026A (ko) 고속 논리 소자 제조 방법
KR20050059714A (ko) 반도체 소자의 실리사이드막 형성방법
KR20050012948A (ko) 트랜지스터 제조 방법
KR20040037572A (ko) 반도체 소자의 제조 방법

Legal Events

Date Code Title Description
A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20020604