CN102779738A - 减小半导体器件栅诱导漏极泄漏的方法、mos器件制造方法 - Google Patents

减小半导体器件栅诱导漏极泄漏的方法、mos器件制造方法 Download PDF

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Abstract

本发明提供了一种减小半导体器件栅诱导漏极泄漏的方法、MOS器件制造方法。根据本发明的减小半导体器件栅诱导漏极泄漏的方法包括：在对半导体器件的源极和漏极进行离子注入时，源极和漏极的掺杂注入方向在垂直于硅片的方向的基础上朝着源极的一侧倾斜一个锐角。本发明在源漏掺杂工艺中，采用斜角注入的方法，在保持沟道有效长度不变的情况下，降低了漏端的纵向电场强度，从而减小了半导体器件栅致漏极泄漏电流。

Description

减小半导体器件栅诱导漏极泄漏的方法、MOS器件制造方法
技术领域
本发明涉及半导体制造领域，更具体地说，本发明涉及一种减小半导体器件栅诱导漏极泄漏的方法、采用了该减小半导体器件栅诱导漏极泄漏的方法的MOS器件制造方法、以及由该MOS器件制造方法制成的MOS器件。
背景技术
栅致漏极泄漏(GIDL，Gate-Induced Drain Leakage)是指，当器件在关断(off-state)的情况下，(即Vg＝0)，若漏极与Vdd相连，(即Vd＝Vdd)，由于栅极和漏极之间的交叠，在栅极和漏极之间的交叠区域会存在强电场，载流子会在强电场作用下发生带带隧穿效应(band to band tunneling)，从而引起漏极到栅极之间的漏电流。
栅致漏极泄漏电流已经成为影响小尺寸MOS器件可靠性、功耗等方面的主要原因之一，它同时也对EEPROM等存储器件的擦写操作有重要影响。当工艺进入超深亚微米时代后，由于器件尺寸日益缩小，GIDL电流引发的众多可靠性问题变得愈加严重。
发明内容
本发明所要解决的技术问题是针对现有技术中存在上述缺陷，提供一种能够有效地减小了半导体器件栅诱导漏极泄漏电流的减小半导体器件栅诱导漏极泄漏的方法、采用了该减小半导体器件栅诱导漏极泄漏的方法的MOS器件制造方法、以及由该MOS器件制造方法制成的MOS器件。
根据本发明的第一方面，提供了一种减小半导体器件栅诱导漏极泄漏的方法，其包括：在对半导体器件的源极和漏极进行离子注入时，源极和漏极的掺杂注入方向在垂直于硅片的方向的基础上朝着源极的一侧倾斜一个锐角。
优选地，所述锐角α介于10度至20之间。
根据本发明的第二方面，提供了一种MOS器件制造方法，其采用了根据本发明第一方面所述的减小半导体器件栅诱导漏极泄漏的方法。
根据本发明的第三方面，提供了一种根据本发明第二方面所述的MOS器件制造方法制成的MOS器件。
本发明在源漏重掺杂工艺中，采用斜角注入的方法，在保持沟道有效长度不变的情况下，降低了漏端的纵向电场强度，从而减小了半导体器件栅致漏极泄漏电流。
附图说明
结合附图，并通过参考下面的详细描述，将会更容易地对本发明有更完整的理解并且更容易地理解其伴随的优点和特征，其中：
图1示意性地示出了根据现有技术的掺杂源漏注入方法。
图2示意性地示出了根据本发明实施例的掺杂源漏注入方法。
需要说明的是，附图用于说明本发明，而非限制本发明。注意，表示结构的附图可能并非按比例绘制。并且，附图中，相同或者类似的元件标有相同或者类似的标号。
具体实施方式
为了使本发明的内容更加清楚和易懂，下面结合具体实施例和附图对本发明的内容进行详细描述。
图1示意性地示出了根据现有技术的掺杂源漏注入方法。
如图1所示，通常工艺中，源漏重掺杂注入方向X1为垂直于硅片表面，注入和之后的退火工艺形成衬底2上的源极4和漏极3的掺杂区，器件的截面如图1所示，图中栅极1两侧的源极4和漏极3成对称结构。
图2示意性地示出了根据本发明实施例的掺杂源漏注入方法。
在本发明实施例中，在对源极4和漏极3进行离子注入时，源极4和漏极3的掺杂注入方向X2与垂直硅片方向成一夹角α，并且向源端方向倾斜，如图2中α角所示。换言之，即，在本发明实施例中，在对源极4和漏极3进行离子注入时，源极4和漏极3的掺杂注入方向X2在垂直于硅片的方向的基础上朝着源极4的一侧倾斜一个锐角α。
优选地，所述锐角α介于10度至20之间。
在本发明的一个具体实施例和，例如，在45nm CMOS器件工艺中，以NMOS器件制备为例。源漏重掺杂注入采用磷注入，注入方向可由原先的垂直注入，改进为与垂直硅片表面成15度的斜角注入，以减小导体器件栅致漏极泄漏电流。
由此，注入退火工艺后，器件截面如图2所示，由于注入方向不再垂直于硅片表面，所以源漏不再是对称结构，由于注入方向向源端倾斜，所以漏端的重掺杂离子与沟道间的距离被拉远，而源端的重掺杂离子与沟道的距离被拉近。
根据本发明实施例，在漏端，由于重掺杂离子与沟道间的距离被拉远，当栅极关断而漏极接Vdd时，在栅极与漏端交叠区域的纵向电场强度减小，从而降低了载流子的带带隧穿效应，减小了半导体器件栅致漏极泄漏电流。
此外，由于在漏端的重掺杂离子与沟道的距离被拉远的同时，源端的重掺杂离子与沟道的距离被拉近，总的源漏重掺杂离子之间的距离保持不变，因此器件的有效沟道长度(Effective Channel Length)基本保持不变，器件的其他性能得以保持。
本发明的MOS器件制造方法的其它步骤(例如退火步骤等)与现有技术相同，因此在此不再赘述。
总之，根据本发明实施例的MOS器件制造方法至少还具有如下优势：
1.不增加现有的MOS器件制造工艺步骤。
2.由于采取斜角源漏重掺杂注入，在漏端，由于掺杂离子与沟道间的距离被拉远，漏端的纵向电场强度减弱，减小了半导体器件栅致漏极泄漏电流。
3.在漏端的掺杂离子与沟道的距离被拉远的同时，源端的掺杂离子与沟道的距离被拉近，因此器件的有效沟道长度(Effective Channel Length)基本保持不变，器件的其他性能得以保持。
可以理解的是，虽然本发明已以较佳实施例披露如上，然而上述实施例并非用以限定本发明。对于任何熟悉本领域的技术人员而言，在不脱离本发明技术方案范围情况下，都可利用上述揭示的技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。

Claims (4)

1.一种减小半导体器件栅诱导漏极泄漏的方法，其特征在于包括：在对半导体器件的源极和漏极进行离子注入时，源极和漏极的掺杂注入方向在垂直于硅片的方向的基础上朝着源极的一侧倾斜一个锐角。
2.根据权利要求1所述的减小半导体器件栅诱导漏极泄漏的方法，其特征在于，所述锐角α介于10度至20之间。
3.一种MOS器件制造方法，其特征在于采用了根据权利要求1或2所述的减小半导体器件栅诱导漏极泄漏的方法。
4.一种根据权利要求3所述的MOS器件制造方法制成的MOS器件。
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0789400A2 (en) * 1996-02-07 1997-08-13 Matsushita Electric Industrial Co., Ltd. Semiconductor device and method for fabricating the same
CN1901203A (zh) * 2005-07-21 2007-01-24 台湾积体电路制造股份有限公司 半导体装置以及形成一半导体结构的方法
CN101794712A (zh) * 2010-01-28 2010-08-04 中国科学院上海微系统与信息技术研究所 大角度离子注入抑制soi mos器件浮体效应的方法

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