CN106024900A - 改善栅极诱导漏极漏电的方法以及非均匀沟道掺杂器件 - Google Patents
改善栅极诱导漏极漏电的方法以及非均匀沟道掺杂器件 Download PDFInfo
- Publication number
- CN106024900A CN106024900A CN201610585568.3A CN201610585568A CN106024900A CN 106024900 A CN106024900 A CN 106024900A CN 201610585568 A CN201610585568 A CN 201610585568A CN 106024900 A CN106024900 A CN 106024900A
- Authority
- CN
- China
- Prior art keywords
- region
- well region
- drain
- degree
- grid structure
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 title claims abstract description 32
- 239000000758 substrate Substances 0.000 claims abstract description 8
- 238000002955 isolation Methods 0.000 claims abstract description 7
- 238000000137 annealing Methods 0.000 claims abstract description 4
- 230000008569 process Effects 0.000 claims abstract description 4
- 230000015572 biosynthetic process Effects 0.000 claims description 10
- 238000002513 implantation Methods 0.000 claims description 9
- 239000002019 doping agent Substances 0.000 claims description 3
- 125000006850 spacer group Chemical group 0.000 abstract description 2
- 238000005468 ion implantation Methods 0.000 abstract 1
- 150000002500 ions Chemical class 0.000 abstract 1
- 239000002344 surface layer Substances 0.000 abstract 1
- 238000009792 diffusion process Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 230000007246 mechanism Effects 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 239000000243 solution Substances 0.000 description 2
- 206010068052 Mosaicism Diseases 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 230000000977 initiatory effect Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 239000000843 powder Substances 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 210000003765 sex chromosome Anatomy 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1025—Channel region of field-effect devices
- H01L29/1029—Channel region of field-effect devices of field-effect transistors
- H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
- H01L29/1041—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a non-uniform doping structure in the channel region surface
- H01L29/1045—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a non-uniform doping structure in the channel region surface the doping structure being parallel to the channel length, e.g. DMOS like
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66492—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a pocket or a lightly doped drain selectively formed at the side of the gate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
本发明提供了一种改善栅极诱导漏极漏电的方法以及非均匀沟道掺杂器件。根据本发明的改善栅极诱导漏极漏电的方法包括：在衬底中形成阱区以及浅沟槽隔离，在阱区表面形成具有栅极侧墙的栅极结构；采用与阱区的掺杂离子同型的元素进行倾斜离子注入以形成表面高浓度沟道区；执行源漏轻掺杂、源漏重掺杂以及退火工艺以便在栅极结构两侧在阱区表层形成源极区域和漏极区域。
Description
技术领域
本发明涉及半导体制造领域，更具体地说，本发明涉及一种改善栅极诱导漏极漏电的方法以及非均匀沟道掺杂器件。
背景技术
栅极诱导漏极漏电(GIDL，Gate-Induced Drain Leakage)是指，当器件在关断(off-state)的情况下(即沟道未反型)，若漏极与电源端Vdd相连，(即Vd＝Vdd)，由于栅极(Gate)和漏极(Drain)之间的交叠，在栅极和漏极之间的交叠区域会存在强电场，导致此交叠区域表面形成耗尽区，正负载流子会在强电场作用分别向漏极和衬底流动，从而引起漏极到栅极之间的漏电流。
栅极诱导漏极漏电电流已经成为影响小尺寸MOS器件可靠性、功耗等方面的主要原因之一，它同时也对EEPROM等存储器件的擦写操作有重要影响。当工艺进入超深亚微米时代后，由于器件尺寸日益缩小，GIDL电流引发的众多可靠性问题变得愈加严重。
目前，解决GIDL问题的主要手段是通过调整轻掺杂源漏(Lightly DopedDrain，LDD)或源漏区的离子注入时侧墙(offset spacer)的宽度(如图1所示)，由于源漏离子与沟道间的距离由侧墙宽度定义，所以减小交叠区域的宽度和面积，从而可减少漏电流。
发明内容
本发明所要解决的技术问题是针对现有技术中存在上述缺陷，提供一种能够改善栅极诱导漏极漏电的方法。
为了实现上述技术目的，根据本发明，提供了一种改善栅极诱导漏极漏电的方法，包括：
第一步骤：在衬底中形成阱区以及浅沟槽隔离，在阱区表面形成具有栅极侧墙的栅极结构；
第二步骤：采用与阱区的掺杂离子同型的元素进行倾斜离子注入以形成表面高浓度沟道区；
第三步骤：执行源漏轻掺杂、源漏重掺杂以及退火工艺以便在栅极结构两侧在阱区表层形成源极区域和漏极区域。
优选地，所述表面高浓度沟道区形成在栅极结构一侧的阱区表面。
优选地，所述表面高浓度沟道区形成在栅极结构的漏极侧的阱区表面。
优选地，倾斜离子注入的倾角介于25～45度之间。
优选地，倾斜离子注入的倾角为25度、30度、35度、度和45度中的一个。
优选地，倾斜离子注入的注入能量被选择为使得表面高浓度沟道区的深度不大于阱区的深度。
优选地，倾斜离子注入的注入剂量为阱区形成时的注入剂量的1/3～1/2。
为了实现上述技术目的，根据本发明，还提供了一种非均匀沟道掺杂器件，其特征在于包括：在衬底中形成的阱区以及浅沟槽隔离、在阱区表面形成的具有栅极侧墙的栅极结构、在栅极结构两侧在阱区表层形成的源极区域和漏极区域、以及形成在栅极结构一侧的阱区表面的表面高浓度沟道区。
优选地，所述表面高浓度沟道区形成在栅极结构的漏极侧的阱区表面。
本发明提出一种非均与掺杂沟道的新型器件结构和制作方法。采用倾斜离子注入技术形成沟道靠近漏极区区域的表面高掺杂，从而形成非均匀沟道，限制漏极与栅极的交叠区域面积，压制栅极诱导漏极漏电区域，从而达到减小该机理形成的漏电电流。而且，本发明的方法不需增加额外光罩，不会导致成本大幅提高。
附图说明
结合附图，并通过参考下面的详细描述，将会更容易地对本发明有更完整的理解并且更容易地理解其伴随的优点和特征，其中：
图1示意性地示出了MOS器件结构的交叠区域示意。
图2示意性地示出了根据本发明优选实施例的改善栅极诱导漏极漏电的方法的第一步骤。
图3示意性地示出了根据本发明优选实施例的改善栅极诱导漏极漏电的方法的第二步骤。
图4示意性地示出了根据本发明优选实施例的改善栅极诱导漏极漏电的方法的第三步骤。
需要说明的是，附图用于说明本发明，而非限制本发明。注意，表示结构的附图可能并非按比例绘制。并且，附图中，相同或者类似的元件标有相同或者类似的标号。
具体实施方式
为了使本发明的内容更加清楚和易懂，下面结合具体实施例和附图对本发明的内容进行详细描述。
图2至图4示意性地示出了根据本发明优选实施例的改善栅极诱导漏极漏电的方法的各个步骤。
如图2至图4所示，根据本发明优选实施例的改善栅极诱导漏极漏电的方法包括：
第一步骤：在衬底中形成阱区100以及浅沟槽隔离20，在阱区100表面形成具有栅极侧墙的栅极结构10；
此第一步骤可以采用现有技术任意适当工艺和流程执行。例如，在第一步骤中，可以进行正常的CMOS平面工艺，包括形成浅沟槽隔离、形成阱区、淀积和刻蚀多晶硅、生长和刻蚀侧墙薄膜等工序。
第二步骤：采用与阱区100的掺杂离子同型(同为N型掺杂或者同为P型掺杂)的元素(如对PMOS为P、As；对NMOS为B、In等)进行倾斜离子注入以形成表面高浓度沟道区30；
优选地，如图3所示，所述表面高浓度沟道区30形成在栅极结构10一侧的阱区100表面(栅极结构10的另一侧则不会形成表面高浓度沟道区30)。更具体地，优选地，所述表面高浓度沟道区30形成在栅极结构10的漏极侧的阱区100表面(栅极结构10的源极侧不会形成表面高浓度沟道区30)。
优选地，倾斜离子注入的倾角介于25～45度之间。优选地，倾斜离子注入的倾角为25度、30度、35度、40度和45度中的一个。
优选地，倾斜离子注入的注入能量被选择为使得表面高浓度沟道区30的深度不大于阱区100的深度。而且优选地，倾斜离子注入的注入剂量为阱区100形成时的注入剂量的1/3～1/2。
第三步骤：执行源漏轻掺杂、源漏重掺杂以及退火工艺以便在栅极结构10两侧在阱区100表层形成源极区域40和漏极区域50。
由于第二步骤导致器件沟道靠近漏极的区域浓度较大，抑制了轻掺杂源漏、源漏掺杂离子向沟道区域的扩散，从而减小了漏极与栅极的交叠面积大小，有效降低GIDL漏电。而且，由于在只是在沟道靠近漏端的局部区域进行低浓度掺杂，因此器件的有效沟道长度(Effective Channel Length)基本较小，器件的其他性能得以保持。
例如其中，源极区域40包括源极轻掺杂扩散区域和源极重掺杂区域，漏极区域50包括漏极轻掺杂扩散区域和漏极重掺杂区域。
现在参考图4来描述采用上述方法形成的根据本发明优选实施例的非均匀沟道掺杂器件。
如图4所示，根据本发明优选实施例的非均匀沟道掺杂器件包括：在衬底中形成的阱区100以及浅沟槽隔离20、在阱区100表面形成的具有栅极侧墙的栅极结构10、在栅极结构10两侧在阱区100表层形成的源极区域40和漏极区域50、以及形成在栅极结构10一侧的阱区100表面的表面高浓度沟道区30。
同样，优选地，所述表面高浓度沟道区30形成在栅极结构10的漏极侧的阱区100表面。
本发明提出一种非均与掺杂沟道的新型器件结构和制作方法。采用倾斜离子注入技术形成沟道靠近漏极区区域的表面高掺杂，从而形成非均匀沟道，限制漏极与栅极的交叠区域面积，压制栅极诱导漏极漏电区域，从而达到减小该机理形成的漏电电流。而且，本发明的方法不需增加额外光罩，不会导致成本大幅提高。
需要说明的是，除非特别说明或者指出，否则说明书中的术语“第一”、“第二”、“第三”等描述仅仅用于区分说明书中的各个组件、元素、步骤等，而不是用于表示各个组件、元素、步骤之间的逻辑关系或者顺序关系等。
可以理解的是，虽然本发明已以较佳实施例披露如上，然而上述实施例并非用以限定本发明。对于任何熟悉本领域的技术人员而言，在不脱离本发明技术方案范围情况下，都可利用上述揭示的技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。
Claims (9)
1.一种改善栅极诱导漏极漏电的方法，其特征在于包括：
第一步骤：在衬底中形成阱区以及浅沟槽隔离，在阱区表面形成具有栅极侧墙的栅极结构；
第二步骤：采用与阱区的掺杂离子同型的元素进行倾斜离子注入以形成表面高浓度沟道区；
第三步骤：执行源漏轻掺杂、源漏重掺杂以及退火工艺以便在栅极结构两侧在阱区表层形成源极区域和漏极区域。
2.根据权利要求1所述的改善栅极诱导漏极漏电的方法，其特征在于，所述表面高浓度沟道区形成在栅极结构一侧的阱区表面。
3.根据权利要求1或2所述的改善栅极诱导漏极漏电的方法，其特征在于，所述表面高浓度沟道区形成在栅极结构的漏极侧的阱区表面。
4.根据权利要求1或2所述的改善栅极诱导漏极漏电的方法，其特征在于，倾斜离子注入的倾角介于25～45度之间。
5.根据权利要求1或2所述的改善栅极诱导漏极漏电的方法，其特征在于，倾斜离子注入的倾角为25度、30度、35度、度和45度中的一个。
6.根据权利要求1或2所述的改善栅极诱导漏极漏电的方法，其特征在于，倾斜离子注入的注入能量被选择为使得表面高浓度沟道区的深度不大于阱区的深度。
7.根据权利要求1或2所述的改善栅极诱导漏极漏电的方法，其特征在于，倾斜离子注入的注入剂量为阱区形成时的注入剂量的1/3～1/2。
8.一种非均匀沟道掺杂器件，其特征在于包括：在衬底中形成的阱区以及浅沟槽隔离、在阱区表面形成的具有栅极侧墙的栅极结构、在栅极结构两侧在阱区表层形成的源极区域和漏极区域、以及形成在栅极结构一侧的阱区表面的表面高浓度沟道区。
9.根据权利要求7或8所述的非均匀沟道掺杂器件，其特征在于，所述表面高浓度沟道区形成在栅极结构的漏极侧的阱区表面。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201610585568.3A CN106024900A (zh) | 2016-07-22 | 2016-07-22 | 改善栅极诱导漏极漏电的方法以及非均匀沟道掺杂器件 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201610585568.3A CN106024900A (zh) | 2016-07-22 | 2016-07-22 | 改善栅极诱导漏极漏电的方法以及非均匀沟道掺杂器件 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN106024900A true CN106024900A (zh) | 2016-10-12 |
Family
ID=57116193
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201610585568.3A Pending CN106024900A (zh) | 2016-07-22 | 2016-07-22 | 改善栅极诱导漏极漏电的方法以及非均匀沟道掺杂器件 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN106024900A (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108346563A (zh) * | 2017-01-23 | 2018-07-31 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件及其制造方法和电子装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1471728A (zh) * | 2000-10-30 | 2004-01-28 | �Ƚ�װ�ù�˾ | 源侧硼注入的非易失存储器 |
| CN102427063A (zh) * | 2011-07-22 | 2012-04-25 | 上海华力微电子有限公司 | 一种抑制cmos短沟道效应的方法 |
-
2016
- 2016-07-22 CN CN201610585568.3A patent/CN106024900A/zh active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1471728A (zh) * | 2000-10-30 | 2004-01-28 | �Ƚ�װ�ù�˾ | 源侧硼注入的非易失存储器 |
| CN102427063A (zh) * | 2011-07-22 | 2012-04-25 | 上海华力微电子有限公司 | 一种抑制cmos短沟道效应的方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108346563A (zh) * | 2017-01-23 | 2018-07-31 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件及其制造方法和电子装置 |
| CN108346563B (zh) * | 2017-01-23 | 2020-08-04 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件及其制造方法和电子装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7238987B2 (en) | Lateral semiconductor device and method for producing the same | |
| US7928508B2 (en) | Disconnected DPW structures for improving on-state performance of MOS devices | |
| CN110649100B (zh) | 具有经改进rds*cgd的ldmos晶体管及形成所述ldmos晶体管的方法 | |
| WO2006027739A3 (en) | Semiconductor devices and methods of manufacture thereof | |
| CN105448916A (zh) | 晶体管及其形成方法 | |
| US20080121992A1 (en) | Semiconductor device including diffusion barrier region and method of fabricating the same | |
| CN102623353A (zh) | N-ldmos的制造方法 | |
| US20110303990A1 (en) | Semiconductor Device and Method Making Same | |
| CN104752500A (zh) | 射频ldmos器件及工艺方法 | |
| CN102194869B (zh) | 一种抗辐照性能增强的超陡倒掺杂mos器件 | |
| CN101661889B (zh) | 一种部分耗尽的绝缘层上硅mos晶体管的制作方法 | |
| CN202332858U (zh) | 一种金属氧化物半导体场效应晶体管 | |
| CN102569077B (zh) | 用于制作半导体器件的源/漏区的方法 | |
| KR20100067567A (ko) | 반도체 소자 및 이의 제조 방법 | |
| CN103456784B (zh) | 高压p型ldmos器件及制造方法 | |
| KR101019406B1 (ko) | Ｌｄｍｏｓ 소자 제조 방법 | |
| CN106024900A (zh) | 改善栅极诱导漏极漏电的方法以及非均匀沟道掺杂器件 | |
| KR20110078861A (ko) | 수평형 디모스 트랜지스터 | |
| CN107093625B (zh) | 双扩散漏nmos器件及制造方法 | |
| CN103137694B (zh) | 一种表面沟道场效应晶体管及其制造方法 | |
| CN103377923A (zh) | Mos晶体管及形成方法 | |
| CN102623352A (zh) | P-ldmos的制造方法 | |
| CN102593003B (zh) | 一种减小半导体器件栅诱导漏极泄漏的方法 | |
| CN102623354A (zh) | P-ldmos的制造方法 | |
| CN102446717A (zh) | 一种减小半导体器件热载流子注入损伤的方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| RJ01 | Rejection of invention patent application after publication |
Application publication date: 20161012 |
|
| RJ01 | Rejection of invention patent application after publication |