CN103456784B - 高压p型ldmos器件及制造方法 - Google Patents

Abstract

本发明公开了一种高压P型LDMOS器件，是利用浅槽隔离结构刻蚀工艺来改善其击穿电压的方法，将高压PLDMOS的漏扩展区P型阱的注入能量微调，使垂直方向参杂浓度的峰值位于硅片中0.3μm～0.5μm深度，与浅槽隔离结构刻蚀深度相近，通过浅槽隔离结构刻蚀，可使浅槽隔离结构下方的P型阱的掺杂浓度降低，通过后续的热推进工艺，可在器件漏端形成台阶状的P型阱，靠近N型阱的P型阱区域浓度低、结深较浅；漏端下方的P型阱区域浓度高、结深较深。这种新的结构可以分别优化水平方向的PN结构的击穿电压和垂直方向的PNP结构的穿通电压，使器件的击穿电压提高，比导通电阻减小。本发明还公开了所述高压P型LDMOS器件的制造方法。

Description

高压P型LDMOS器件及制造方法

技术领域

本发明涉及半导体制造领域，特别是一种高压P型LDMOS器件，本发明还涉及所述高压P型LDMOS器件的制造方法。

背景技术

高压P型LDMOS（以下简称为PLDMOS）的传统结构在漏扩展区为P型阱（P-drift），其下会有深N型井（DNW：Deep-N-Well）注入，以作为隔离用途。

图1所示为传统的高压器件PLDMOS的结构剖面图（本图仅显示元胞区）。N型深阱102结深大于第二N型阱104和P型阱103，以将两者包住；第二N型阱104中有重掺杂N型区105和源区107，一浅槽隔离结构106将重掺杂N型区105和源区107隔离开，P型阱103位于第二N型阱104的右侧，漏区110的下方，其包含漏扩展区。器件的击穿电压（BV）主要受限于由垂直方向的PNP(P drift-DNW-P型衬底)结构的穿通电压和水平方向的PN（P drift-N型井）结构的击穿电压。

图2所示为传统的PLDMOS击穿（BV）时的电势线（Electric Potentialdistribution）和碰撞电离（Impact Ionization）分布图。器件漏扩展区P型阱（P-drift）的结深和浓度设计需要考虑到垂直方向的PNP(P drift-DNW-P型衬底)结构的穿通电压和水平方向的PN（P drift-N型井）结构的击穿电压这两个失效机理，图中电势线P型漂移区中的白色实线a与其下方的虚线b之间所夹区域为耗尽区，这段区域在垂直方向上越大意味着耗尽区越大，在电势图上表现为白色实线a与其下方虚线b的垂直方向的距离大小。但是垂直方向上的穿通电压和水平方向上的击穿电压很难同时的达到优化（图中两粗箭头所示方向，椭圆虚线框区域c显示器件BV，垂直方向没有达到优化）。因此，该PLDMOS器件击穿电压（BV）受限，仅为89V。

发明内容

本发明所要解决的技术问题是提供一种高压P型LDMOS器件，其漏扩展区的P型阱在浅槽隔离结构下是呈现台阶状，以优化PLDMOS的击穿电压和比导通电阻。

本发明所要解决的另一技术问题是提供所述的高压P型LDMOS器件的制造方法。

为解决上述问题，本发明所述的高压P型LDMOS器件，其是在元胞区内含有第一N型阱，所述第一N型阱中还具有第二N型阱及P型阱，第一N型阱深度大于第二N型阱及P型阱，第二N型阱及P型阱在第一N型阱中水平排布互相抵靠。

所述第二N型阱中，包含有重掺杂N型区、浅槽隔离结构及源区，浅槽隔离结构位于重掺杂N型区和源区之间，重掺杂N型区将所述第二N型阱引出。

一P型阱，包含住漏区及一浅槽隔离结构，浅槽隔离结构位于漏区靠近沟道的一侧，所述P型阱沟道侧的边界与第二N型阱沟道侧的边界抵靠在栅氧化层之下的P型阱中。

栅氧化层，淀积在源区与漏区之间的硅片表面上，其一端延伸至源区靠近沟道侧界面处，其另一端端延伸到漏区靠近沟道侧的浅槽隔离结构上方，所述栅氧化层上方淀积多晶硅栅极。

进一步地，所述的P型阱在漏区左侧的浅槽隔离结构之下呈现台阶状，即靠近沟道区的P型阱的结深小于漏区之下的P型阱，且靠近沟道区的P型阱的掺杂浓度也小于漏区之下的P型阱。

另外，本发明所述的高压P型LDMOS器件的制造方法，包含如下几个工艺步骤：

步骤1，浅槽隔离结构刻蚀之前，进行漏扩展区的P型阱注入，通过注入能量微调，使垂直方向的掺杂浓度峰值位于和浅槽隔离结构刻蚀深度相近的0.3～0.5μm的深度范围内。

步骤2，进行浅槽隔离结构刻蚀，刻蚀区域的掺杂硅被去除，浅槽隔离结构下方的P型阱杂质浓度降低。

步骤3，采用热推进工艺，在器件漏扩展区的浅槽隔离结构下形成台阶状的P型阱。

本发明提供的高击穿电压P型LDMOS器件，其P型阱在漏区左侧的浅槽隔离结构下呈现台阶状；利用浅槽隔离结构刻蚀工艺来改善其击穿电压的方法，将高压PLDMOS的漏扩展区P型阱的注入能量微调，使垂直方向参杂浓度的峰值位于硅片中0.3μm～0.5μm深度，与浅槽隔离结构刻蚀深度相近，通过浅槽隔离结构刻蚀，可使浅槽隔离结构下方的P型阱的掺杂浓度降低，通过后续的热推进工艺，可在器件漏端形成台阶状的P型阱，靠近N型阱的P型阱区域浓度低、结深较浅；漏端下方的P型阱区域浓度高、结深较深。这种新的结构可以分别优化水平方向的PN结构的击穿电压和垂直方向的PNP结构的穿通电压，使器件的击穿电压提高，比导通电阻减小。

附图说明

图1是传统的PLDMOS器件的结构图；

图2是传统的PLDMOS器件的电势线和碰撞电离分布图；

图3是本发明LDMOS器件的结构图；

图4是本发明P型阱注入示意图；

图5是浅槽隔离结构刻蚀示意图；

图6是热推进后的示意图；

图7是本发明LDMOS器件的电势线和碰撞电离分布图。

附图标记说明

101，1是P型衬底 102,2是N型深阱

103,4是P型阱 104,3是第二N型阱

105,8是重掺杂N型区 106,5是浅槽隔离结构

107,7是源区 108,11是多晶硅栅极

109,12是栅氧化层 110,9是漏区

具体实施方式

本发明的具体实施方式现结合附图说明如下：

本发明高击穿电压P型LDMOS器件，如图3所示，其在硅衬底1上含有第一N型阱2，所述第一N型阱2中还具有第二N型阱3及P型阱4，第一N型阱2深度大于第二N型阱3及P型阱4，第二N型阱3及P型阱4在第一N型阱2中左右排布互相抵靠。

所述第二N型阱3中，包含有重掺杂N型区8、浅槽隔离结构5及源区7，浅槽隔离结构5位于重掺杂N型区8和源区7之间，重掺杂N型区8将所述第二N型阱3引出。

一P型阱4，位于第二N阱3的右侧，包含住漏区9及一浅槽隔离结构5，浅槽隔离结构5位于漏区9的左侧，所述P型阱4的左边界与第二N型阱3的右边界抵靠在栅氧化层12之下。

栅氧化层12，淀积在源区7与漏区9之间的硅片表面上，其左端延伸至源区7右侧界面处，栅氧化层12右端延伸到P型阱4中浅槽隔离结构5的上方，所述栅氧化层12上方淀积多晶硅栅极11。

本发明高压P型LDMOS器件的制造方法包含如下步骤：

步骤1，如图4所示，在P型硅衬底上1，制作N型阱2，然后在浅槽隔离结构刻蚀之前，进行高压PLDMOS的漏扩展区P型阱4的注入工艺，通过注入能量微调，使垂直方向的掺杂浓度的峰值位于硅片中的0.3～0.5μm的深度，和浅槽隔离结构的刻蚀深度相近。

步骤2，进行浅槽隔离结构刻蚀，如图5所示，浅槽隔离结构5刻蚀掉的区域接近步骤1中离子注入的结深区域，因此会刻蚀掉部分注入的杂质，使硅中杂质的总数量减少。

步骤3，进行热推进工艺，由于浅槽隔离结构5刻蚀掉部分注入杂质，使得浅槽隔离结构5下方形成的P型阱4的深度和杂质浓度都小于漏区所在的P型阱区4，P型阱4即在浅槽隔离结构5下方形成台阶状，如图6所示。

再进行源漏注入等工艺，最终器件完成如图3所示。

通过上述的工艺步骤所制造出的高击穿电压的PLDMOS器件，通过不同杂质浓度及结深的台阶状P型阱，可以分别优化水平方向的PN结构的击穿电压和垂直方向的PNP结构的穿通电压，使器件的击穿电压提高，比导通电阻减小。其实测性能如图7所示，为本发明PLDMOS的电势线和碰撞电离分布图。将其与图2对比，可明显看出，P型漂移区中的实线m与其下方第一条虚线n之间的距离显著增大，即耗尽区增大，垂直方向上得以优化，如图中椭圆虚线区域t所示，所制造出的器件的击穿电压从89伏提高到了106伏。

以上仅为说明本发明列举的的一具体实施例，并不用于限制本发明的权利保护范围，在不脱离本发明原理或思想的情况下，本领域的技术人员仍能做出相关变形及调整，这些也应视为本发明的保护范围。

Claims (1)

1.一种高压P型LDMOS器件的制造方法，其特征在于：包含如下步骤：

步骤1，浅槽隔离结构刻蚀之前，进行漏扩展区的P型阱注入，通过注入能量微调，使垂直方向的掺杂浓度峰值位于和浅槽隔离结构刻蚀深度相近的0.3～0.5μm的深度范围内；

步骤2，进行浅槽隔离结构刻蚀，刻蚀区域的掺杂硅被去除，浅槽隔离结构下方的P型阱中杂质的总数量降低；

步骤3，采用热推进工艺，在器件漏扩展区的浅槽隔离结构下形成台阶状的P型阱。