KR101019406B1 - Ｌｄｍｏｓ 소자 제조 방법 - Google Patents
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Abstract
본 발명은 LDMOS 소자 제조 방법에 있어서, 소오스 전극이 형성되는 P-body 곡면부근에 HV NWELL 보다 농도가 낮은 P-layer와 N-WELL을 추가로 형성시킴으로써, 디플리션 영역이 종래보다 더 넓게 형성되도록 하여 게이트 부근의 전계를 낮춰 브레이크 다운 전압을 높일 수 있으며, 또한 HV NWELL의 농도를 높여 온저항을 낮출 수 있어 LDMOS 소자 특성을 향상시킬 수 있다.
LDMOS, 온저항, 브레이크다운 전압, SOA
Description
본 발명은 LDMOS(Lateral Double Diffused MOS transistor) 제조방법에 관한 것으로, 특히 LDMOS의 드리프트(drift) 영역에 P-layer와 N-WELL을 이온주입을 통해 형성하여 LDMOS의 온저항(Ron)과 SOA(Self Operation Area)를 향상시켜 브레이크다운 전압(breakdown voltage)(BVdss)을 높일 수 있는 LDMOS 소자 제조방법에 관한 것이다.
통상적으로, LDMOS는 고전압(high voltage) 제어소자로 높은 브레이크다운 전압을 갖는 것이 중요하다.
도 1은 LDMOS 소자의 단면 구조도를 도시한 것으로, 소오스(source)와 드레인(drain)간 온저항(Ron) 값을 낮추기 위해 HV(High Voltage) NWELL(102)의 도즈(dose)를 높이는 경우, 게이트 에지(gate edge) 부근의 전계(electric field)가 증가하고, P-body(104)와 NBL(N+ Buried Layer)(100)사이에서 전계가 증가하기 때문에 내압이 감소된다.
또한, MeV 에너지로 이온 주입된 P-body(104)의 농도가 높아 P-body(104)의 곡면부근(curvature)으로 전계(electric field)(106)가 몰리면서 P-body(104)와 NBL(100) 사이에서 브레이크다운(breakdown)이 발생하여 브레이크다운 전압(BVdss)를 높이는데 제한이 있었다.
즉, LDMOS의 드리프트(DN WELL) 영역의 도즈를 증가시키면 SOA, 온저항(Ron)은 개선되나 브레이크다운 전압(BVdss) 값이 감소하여 LDMOS 소자의 특성이 저하되는 문제점이 있었다.
따라서, 본 발명은 LDMOS의 드리프트 영역에 P-layer와 N-WELL을 이온주입을 통해 형성하여 LDMOS의 온저항과 SOA를 향상시켜 브레이크 다운 전압을 높일 수 있는 LDMOS 소자 제조방법을 제공하고자 한다.
상술한 본 발명은 LDMOS(Lateral Double Diffused MOS transistor) 소자 제조 방법에 있어서, 반도체 기판내 NBL(N+ Buried Layer)를 형성시키는 단계와, 상기 NBL 상부에 P-EPI(에피층)을 형성하는 단계와, 상기 P-EPI내에 HV(High Voltage)-NWELL을 형성하는 단계와, 상기 HV-NWELL내 상기 LDMOS 소자의 소오스 전극이 형성되는 P-body를 형성시키는 단계와, 상기 HV-NWELL 영역내 상기 P-body의 측면에 P-layer와 N-WELL을 하부로부터 순차적으로 형성시키는 단계를 포함한다.
또한, 본 발명은 LDMOS(Lateral Double Diffused MOS transistor) 소자 제조 방법에 있어서, 반도체 기판내 NBL(N+ Buried Layer)를 형성시키는 단계와, 상기 NBL 상부에 P-EPI(에피층)을 형성하는 단계와, 상기 P-EPI내에 HV(High Voltage)-NWELL을 형성하는 단계와, 상기 HV-NWELL 영역내 P-layer와 N-WELL을 하부로부터 순차적으로 형성시키는 단계와, 열공정을 통해 상기 P-layer와 N-WELL을 확산시키는 단계와 상기 HV-NWELL내 상기 P-layer와 N-WELL의 측면에 상기 LDMOS 소자의 소오스 전극이 형성되는 P-body를 형성시키는 단계를 포함한다.
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본 발명에서는 LDMOS 소자 제조 방법에 있어, 소오스 전극이 형성되는 P-body 곡면부근에 HV NWELL 보다 농도가 낮은 P-layer와 N-WELL을 추가로 형성시킴으로써, 디플리션 영역이 종래보다 더 넓게 형성되도록 하여 게이트 부근의 전계를 낮춰 브레이크 다운 전압을 높일 수 있으며, 또한 HV NWELL의 농도를 높여 온저항을 낮출 수 있어 LDMOS 소자 특성을 향상시킬 수 있는 이점이 있다.
이하, 첨부된 도면을 참조하여 본 발명의 동작 원리를 상세히 설명한다. 하기에서 본 발명을 설명함에 있어서 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다. 그리고 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
본 발명의 구체적인 핵심 기술요지를 살펴보면, LDMOS의 드리프트 영역에 P-layer와 N-WELL을 이온주입을 통해 형성하여 LDMOS의 온저항과 SOA를 향상시켜 브레이크다운 전압을 높이는 기술을 통해 본 발명에서 이루고자 하는 바를 쉽게 달성할 수 있다.
도 2a 내지 도 2d는 본 발명의 실시 예에 따른 브레이크다운 전압(BVdss)을 높일 수 있는 LDMOS 제조 공정 단면도를 도시한 것으로, 이하 도 2a 내지 도 2d를 참조하여 LDMOS 제조 방법을 상세히 설명하기로 한다.
먼저, 도 2a에서 보여지는 바와 같이, 반도체 기판내 NBL(N+ Buried Layer)(200)을 형성시킨 후, P-EPI(에피층)(202)을 형성시킨다.
이어, 도 2b에서와 같이, P-EPI(202)로 이온 주입(implant)(203)을 통해 HV NWELL(204)을 형성시킨다. 이때, HV NWELL(204)의 형성에 있어서는, P-EPI(202)로 인(phosphorus)을 700∼1000KeV의 에너지로 이온 주입(203)한 후, 드라이브-인(drive-in)으로 확산시켜 형성시키게 된다. 이때 위 드라이브인 확산 공정은 챔버 내에서 N2와 0.5% O2분위기에서 1차로 이루어지고, 이어서 N2분위기에서 2차로 이루어진다.
그런 후, 도 2c에서 보여지는 바와 같이, 반도체 기판 상부면에 포토레지스트 마스크(photoresist mask)(206)를 형성하여 후속 공정에서 LDMOS 소자의 소오스 전극이 형성될 반도체 기판 영역 하부에 생성된 P-body(205) 측면의 하부 곡면 부위에 보론(boron)과 인을 1∼2MeV의 에너지로 하부로부터 순차적으로 이온주입(208)하여 P-layer(210)와 N-WELL(212)을 형성시킨다. 이때 P-layer 와 P-body는 서로 접촉되도록 형성한다. 또한 보론과 인의 이온 주입되는 도즈량은 HV NWELL(204)보다 농도가 낮도록 한다.
이어, 도 2d에서와 같이, 게이트(gate), 소오스/드레인(source/drain) 전극을 차례로 형성시켜 LDMOS를 완성시키게 된다.
위와 같은 LDMOS 구조의 경우 P-layer(210)에 의해 디플리션(depletion) 확산이 기존 구조보다 더 넓게 된다. 그러면 넓은 영역에 디플리션 영역이 넓게 형성되어 게이트 에지 부근의 전계를 낮추는 것이 가능하다. 이는 더블 RESURF(REduced SURface Field) 원리를 응용한 것이다.
그리고, HV NWELL(204)-NBL(200)사이의 P-body(205)의 농도가 높은 곡면 부근 영역에서 전계가 몰리는데 본 발명의 구조에서는 도 3에서와 같이 농도가 낮은 P-layer(210)를 형성하여 P-body(205)의 곡면 부위에서 발생하는 높은 전계를 줄임으로써, 브레이크다운 전압을 높일 수 있으며, 또한 이와 동시에 HV NWELL(204)의 농도도 높일 수 있어 온저항(Ron)도 향상시킬 수 있는 것이다.
도 4a 내지 도 4d는 본 발명의 다른 실시 예에 따른 브레이크다운 전압(BVdss)를 높일 수 있는 LDMOS 제조 공정 단면도를 도시한 것으로, 이하 도 4a 내지 도 4d를 참조하여 LDMOS 제조 방법을 상세히 설명하기로 한다.
먼저, 도 4a에서 보여지는 바와 같이, 반도체 기판내 NBL(200)을 형성시킨 후, P-EPI(202)를 형성시킨다.
이어, 도 4b에서와 같이, P-EPI(202)로 이온 주입(203)을 통해 HV NWELL(204)을 형성시킨다. 이때, HV NWELL(204)의 형성에 있어서는, P-EPI(202)로 인(phosphorus)을 700∼1000KeV의 에너지로 이온 주입한 후, 드라이브-인(drive-in)으로 확산시켜 형성시키게 된다. 이때 위 드라이브인 확산 공정은 챔버 내에서 N2와 0.5% O2분위기에서 1차로 이루어지고, 이어서 N2분위기에서 2차로 이루어진다.
그런 후, 도 4c에서 보여지는 바와 같이, 반도체 기판 상부면에 포토레지스트 마스크(photoresist mask)(206)를 형성하여 후속 공정에서 형성될 P-body 측면 하부 곡면부위에 이온주입공정(208)을 통해 인을 0∼200KeV의 에너지로 이온주입시키고, 보론(boron)을 200∼400KeV의 에너지로 이온주입시킨다.
이어, 도 4d에서와 같이, HV NWELL(204) 보다 농도가 낮게 이온주입된 인과 보론을 이용하여 P-layer(210)와 N-WELL(212)을 형성시킨다. 다음 900∼1100℃ 의 범위에서 열공정을 진행한다. N-WELL(212)은 열공정을 통해 반도체 기판 표면까지 확산된다.
그런 후, 도 4e에서와 같이, 소오스(source) 전극이 형성될 영역에 P-body(214)를 형성시키고, 게이트(gate), 소오스/드레인(source/drain) 전극을 차례로 형성시켜 LDMOS를 완성시키게 된다. 이때 상기 P-body는 P-layer와 N-WELL의 측면에 형성되며, 상기 P-layer와 접촉되도록 형성한다.
상기한 바와 같이 본 발명에서는 LDMOS 소자 제조 방법에 있어서, 소오스 전 극이 형성되는 P-body 곡면부근에 HV NWELL 보다 농도가 낮은 P-레이어와 N-웰을 추가로 형성시킴으로써, 디플리션 영역이 종래보다 더 넓게 형성되도록 하여 게이트 부근의 전계를 낮춰 브레이크 다운 전압을 높일 수 있으며, 또한 HV NWELL의 농도를 높여 온저항을 낮출 수 있어 LDMOS 소자 특성을 향상시킬 수 있다.
한편 상술한 본 발명의 설명에서는 구체적인 실시 예에 관해 설명하였으나, 여러 가지 변형이 본 발명의 범위에서 벗어나지 않고 실시될 수 있다. 따라서 발명의 범위는 설명된 실시 예에 의하여 정할 것이 아니고 특허청구범위에 의해 정하여져야 한다.
도 1은 종래 LDMOS 소자의 단면 구조도,
도 2a 내지 도 2d는 본 발명의 실시 예에 따른 LDMOS 소자 제조를 위한 공정 단면도,
도 3은 본 발명의 실시 예에 따른 LDMOS 소자에서 P-body 곡면부에서 전계 예시도,
도 4a 내지 도 4e는 본 발명의 다른 실시 예에 따른 LDMOS 소자 제조를 위한 공정 단면도.
<도면의 주요 부호에 대한 간략한 설명>
200 : NBL 202 : P-EPI
204 : HV NWELL 210 : P-layer
212 : N-WELL
Claims (12)
- LDMOS(Lateral Double Diffused MOS transistor) 소자 제조 방법에 있어서,반도체 기판내 NBL(N+ Buried Layer)를 형성시키는 단계와,상기 NBL 상부에 P-EPI(에피층)을 형성하는 단계와,상기 P-EPI내에 HV(High Voltage)-NWELL을 형성하는 단계와,상기 HV-NWELL내 상기 LDMOS 소자의 소오스 전극이 형성되는 P-body를 형성시키는 단계와,상기 HV-NWELL 영역내 상기 P-body의 측면에 P-layer와 N-WELL을 하부로부터 순차적으로 형성시키는 단계를 포함하는 LDMOS 제조방법.
- 제 1 항에 있어서,상기 P-layer는,상기 P-body와 접촉되도록 형성하는 것을 특징으로 하는 LDMOS 제조 방법.
- LDMOS(Lateral Double Diffused MOS transistor) 소자 제조 방법에 있어서,반도체 기판내 NBL(N+ Buried Layer)를 형성시키는 단계와,상기 NBL 상부에 P-EPI(에피층)을 형성하는 단계와,상기 P-EPI내에 HV(High Voltage)-NWELL을 형성하는 단계와,상기 HV-NWELL 영역내 P-layer와 N-WELL을 하부로부터 순차적으로 형성시키는 단계와,열공정을 통해 상기 P-layer와 N-WELL을 확산시키는 단계와상기 HV-NWELL내 상기 P-layer와 N-WELL의 측면에 상기 LDMOS 소자의 소오스 전극이 형성되는 P-body를 형성시키는 단계를 포함하는 LDMOS 제조방법.
- 제 3 항에 있어서,상기 열공정은 900~1100℃ 범위에서 수행되는 것을 특징으로 하는 LDMOS 제조방법.
- 제 3 항에 있어서,상기 P-body는,상기 P-layer와 접촉되도록 형성되는 것을 특징으로 하는 LDMOS 제조 방법.
- 제 1 항 또는 제 3 항에 있어서,상기 P-layer는,보론을 이온주입시켜 형성하는 것을 특징으로 하는 LDMOS 제조방법.
- 제 6 항에 있어서,상기 보론은,상기 HV-NWELL 보다 낮은 농도로 이온 주입되는 것을 특징으로 하는 LDMOS 제조방법.
- 제 1 항 또는 제 3 항에 있어서,상기 N-WELL은,인을 이온주입시켜 형성하는 것을 특징으로 하는 LDMOS 제조방법.
- 제 8 항에 있어서,상기 인은,상기 HV-NWELL 보다 낮은 농도로 이온 주입되는 것을 특징으로 하는 LDMOS 제조방법.
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