CN101661889B - 一种部分耗尽的绝缘层上硅mos晶体管的制作方法 - Google Patents
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Abstract
本发明公开了一种PD SOI MOS晶体管的制作方法，包括在SOI硅片上定义有源区并形成栅电极后进行掺杂的过程，该过程包括：A.以栅电极为掩膜进行倾斜离子注入，注入的杂质类型为与SOI硅片硅膜层内本底杂质类型相同的第一类杂质；B.以栅电极为掩膜进行常规离子注入，注入的杂质类型为与所述第一类杂质类型相反的第二类杂质；C.在栅电极两侧形成侧墙层；D.以栅电极和侧墙层为掩膜进行倾斜离子注入，注入的杂质类型为第一类杂质，且设置离子注入能量大于步骤A中的倾斜离子注入能量；E.以栅电极和侧墙层为掩膜进行常规离子注入，注入的杂质类型为第二类杂质。本发明有效抑制了DIBL效应和源漏深区的穿通，大大提升了器件的抗短沟道效应能力。
Description
技术领域
本发明涉及半导体集成电路及其制造技术领域，尤其涉及一种SOIMOS晶体管的制作方法。
背景技术
集成电路尤其是超大规模集成电路，其主要器件是MOS晶体管(MetalOxide Semiconductor Field Effect Transistor，金属-氧化物-半导体场效应晶体管，简称MOSFET)。MOS晶体管自发明以来，其在性能和功能上取得了突飞猛进，而这进步的取得很大程度上是通过不断缩小器件的尺寸和增大芯片面积来实现的。器件尺寸的缩小，使得电路性能的不断改善、电路密度的不断增加，芯片尺寸的扩大，也促使电路功能不断增多。随著MOSFET几何尺寸的不断缩小，目前其特征尺寸已进入纳米尺度，各种实际和基本的限制开始出现，这些限制使得器件尺寸的进一步缩小正变得越来越困难。就常规的CMOS(Complementary Metal Oxide Semiconductor，互补型金属-氧化物-半导体，简称CMOS)集成电路技术而言，随着MOS器件特征尺寸(栅长度)的不断减小，为抑制短沟道效应，体区(沟道区)的掺杂浓度须不断提高，但这样会导致载流子迁移率降低、亚阈特性变差以及阈值电压难以降低等问题。虽然Halo(pocket)掺杂方法一定程度缓解了上述问题，但源漏寄生电阻、寄生电容和泄漏电流增大等问题依然没有得到解决。
近年发展起来的SOI结构(Silicon On Insulator：绝缘层上的硅)不仅可以大幅度降低寄生电容，而且特别适合于低压/低功耗应用，同时还具有极佳的抗辐射能力，因此SOI结构有望替代传统的MOSFET器件用于亚50纳米的集成电路制造。采用SOI结构的器件有两种，一种是PD SOI器件(Partially Depleted SOI：部分耗尽的SOI器件)，另一种是FD SOI器件(Fully Depleted：全耗尽的SOI器件)。FD SOI器件是一种薄硅膜的结构，对器件短沟效应的抑制十分有效。但是，当器件的栅长减小到二十纳米以下时，由于硅膜的厚度只有几个纳米，此时会出现显著的量子效应，器件的阈值电压强烈依赖硅膜的厚度，而如此薄硅膜厚度的均匀性是很难控制的，因此该器件的阈值电压存在很大的离散性，往往不能满足电路的要求，这使得FD SOI难以走向实际的应用。
PD SOI器件有较大的硅膜厚度，阈值电压几乎独立于硅膜的厚度。其结构和设计与传统的体硅MOS相似，同时受硅膜和隐埋氧化层界面的散射影响也较小，因而沟道载流子可以有较高的迁移率。然而，现有技术中，PD SOI MOS晶体管由于栅对沟道的控制能力有限，因此其短沟效应严重，而短沟道效应又使阈值电压降低，同时导致在源漏区的穿通，因而PD SOIMOS晶体管也很难应用于纳米尺度的集成电路生产。
发明内容
本发明要解决的技术问题是提供一种能够有效抑制短沟效应的PDSOI MOS晶体管的制作方法。
本发明的技术问题通过以下技术方案加以解决：
一种PD SOI MOS晶体管的制作方法，包括在SOI硅片上定义有源区并形成栅电极后进行掺杂的过程，所述掺杂过程包括：
步骤A.以所述栅电极为掩膜向SOI硅片的单晶硅膜内进行倾斜离子注入，注入的杂质类型为与所述SOI硅片硅膜层内本底杂质类型相同的第一类导电类型杂质；
步骤B.以所述栅电极为掩膜向SOI硅片的单晶硅膜内进行常规离子注入，注入的杂质类型为与所述第一类导电类型杂质类型相反的第二类导电类型杂质，调节离子注入能量使第二类导电类型杂质的掺杂区比第一类导电类型杂质的掺杂区浅，以形成源漏延伸区；
步骤C.在所述栅电极两侧形成侧墙层；
步骤D.以所述栅电极和侧墙层为掩膜，向SOI硅片的单晶硅膜内进行倾斜离子注入，注入的杂质类型为第一类导电类型杂质，且设置离子注入能量大于步骤A中的倾斜离子注入能量，使得在栅电极两侧的SOI硅片区域的离子注入的杂质浓度峰值在所述SOI硅片的隐埋氧化层内，从而在沟道两侧形成与源漏区域相接的重掺杂区；
步骤E.以所述栅电极和侧墙层为掩膜，向SOI硅片的单晶硅膜内进行常规离子注入，注入的杂质类型为第二类导电类型杂质，以形成源漏接触区。
步骤A所述倾斜离子注入的倾斜角度为20°至60°，步骤D所述倾斜例子注入的倾斜角度为30°至60°。
对于n型MOS晶体管，步骤A和B中所述第一类导电类型杂质包括铟和镓中的至少一种，所述第二类导电类型杂质包括砷和磷中的至少一种；对于p型MOS晶体管，步骤A和B中所述第一类导电类型杂质包括砷和锑中的至少一种，所述第二类导电类型杂质包括氟化硼。
对于n型MOS晶体管，步骤D和E中所述第一类导电类型杂质包括氟化硼，所述第二类导电类型杂质包括砷和磷中的至少一种；对于p型MOS晶体管，步骤D和E中所述第一类导电类型杂质包括砷和锑中的至少一种，所述第二类导电类型杂质包括氟化硼。
步骤D中，栅电极两侧衬底区域的所述离子注入的杂质浓度峰值在所述SOI硅片的隐埋氧化层内。
本发明与现有技术相比较的有益效果是：
本发明从两个方面通过提升器件的抗短沟道效应能力：一方面，通过第一次倾斜离子注入，在源漏延伸区(浅区)形成了掺杂区，这有效抑制了漏致势垒降低效应(DIBL效应)，即抑制漏电场引起的源与沟道间的势垒高度的降低，防止阈值电压随漏电压升高而降低。另一方面，本发明通过第二次倾斜离子注入，在沟道区以及与源漏交接处形成重掺杂，这能有效抑制源漏深区之间的穿通，增强器件的抗短沟道效应能力，使得PD SOIMOS晶体管可缩小到纳米尺度。
本发明第二次倾斜离子注入的杂质浓度峰值分布在沟道区域以及两侧的SOI硅片的隐埋氧化层内，这样源漏区大部分的杂质进入到了隐埋氧化层，在整个深源漏区不形成重掺杂，这使得源漏区的杂质补偿效应大大降低，从而可获得低的寄生电阻和源漏泄漏电流。而常规的倾斜掺杂都会在源漏区形成重的杂质补偿。
另外，本发明的两次倾斜离子注入可以相互独立设计，因此可确保各自效果的最佳化，从而大大提升器件的性能。
附图说明
图1是SOI硅片结构示意图；
图2是本发明一种具体实施方式掺杂流程图；
图3是本发明一种具体实施方式有源区确定和栅介质生长示意图；
图4是本发明一种具体实施方式栅电极形成示意图；
图5是本发明一种具体实施方式栅电极两侧第一次倾斜离子注入示意图；
图6是本发明一种具体实施方式源漏延伸区掺杂示意图；
图7是本发明一种具体实施方式栅电极侧墙层形成示意图；
图8是本发明一种具体实施方式栅电极两侧第二次倾斜离子注入示意图；
图9是本发明一种具体实施方式源漏接触区掺杂示意图。
具体实施方式
下面用具体实施方式结合附图对本发明做进一步详细说明。
本发明利用SOI硅片这种结构，通过制造工艺的设计，使PD SOI MOS晶体管在进行体区掺杂时，在沟道区域形成重掺杂区，而在源漏区域不形成重掺杂，以达到最大化控制端沟道效应的同时，又不明显带来各种寄生效应。为使该重掺杂区呈现上述的分布，本发明采用两次倾斜离子注入方法并结合注入能量、剂量的合理组合注入一定量杂质。
SOI硅片的结构如图1所示，包括体硅衬底2、位于衬底2之上的隐埋氧化层4和位于隐埋氧化层4之上的单晶硅膜1。单晶硅膜1通常为轻掺杂。在单晶硅膜1上生长栅介质层，在栅介质层之上形成栅电极。然后对单晶硅膜1通过离子注入的方法进行掺杂。
本发明PD SOI MOS晶体管的制作方法的一种实施方式包括在SOI硅片上定义有源区并形成栅电极后进行掺杂的过程，该掺杂过程如图2所示，包括以下步骤：
步骤101、以栅电极为掩膜从栅电极的两侧向单晶硅膜1内进行第一次倾斜离子注入，注入的杂质类型为与SOI硅片硅膜层内杂质类型相同的第一类导电类型杂质。对于PMOS器件而言，单晶硅膜1内的杂质类型为N型，本步骤中注入的杂质类型也为N型。对于NMOS器件而言，单晶硅膜1内的杂质类型为P型，本步骤中注入的杂质类型也为P型。调节注入离子的能量即可控制掺杂的深浅。调节注入离子的剂量即可控制掺杂的浓度。
步骤102、以栅电极为掩膜向单晶硅膜1内进行常规离子注入，注入的杂质类型为与第一类导电类型杂质类型相反的第二类导电类型杂质，即如果步骤101中注入的杂质类型为N型，则本步骤中注入的杂质类型是P型；如果步骤101中注入的杂质类型为P型，则本步骤中注入的杂质类型是N型。本步骤中，调节离子注入剂量和步骤101中的离子注入剂量相当。调节离子注入能量小于步骤101中的离子注入能量，使第二类导电类型杂质的掺杂区比第一类导电类型杂质的掺杂区浅，并与第一类导电类型杂质的掺杂区有部分重叠，在第一类掺杂和第二类掺杂重叠的区域形成PN结，即本次掺杂形成源漏延伸区(浅结区)。
步骤103、在栅电极两侧形成侧墙层。侧墙层的形成方法可以采用各向异性回刻方法，即在单晶硅膜1和栅电极上淀积介质层，对介质层进行无掩膜的各向异性回刻，即可在栅电极两侧形成侧墙层。
步骤104、以栅电极和侧墙层为掩膜，从侧墙层两外侧向单晶硅膜1内进行第二次倾斜离子注入，注入的杂质类型为第一类导电类型杂质。调节注入离子的剂量即可控制掺杂的浓度。本步骤中离子注入能量大于步骤101中的离子注入能量，使注入的杂质的高浓度区比第一次倾斜离子注入更深入到单晶硅膜1内，并从沟道区延伸到隐埋氧化层4。因此本步骤中形成的高浓度杂质区域大部分进入到隐埋氧化层4。
步骤105、以栅电极和侧墙层为掩膜，向单晶硅膜1内进行常规离子注入，注入的杂质类型为第二类导电类型杂质，以形成源漏接触区(深结区)。本步骤中，调节离子注入能量使注入杂质几乎分布在单晶硅膜1内，并在深结区完全覆盖前两次倾斜离子注入形成的第一类掺入杂质。由于第一次倾斜离子注入浓度相对较低，而第二次倾斜注入的杂质大部分进入到了隐埋氧化层4中，因此本次掺杂形成的源漏深结区的杂质补偿效应很弱。另外，由第二次倾斜离子注入在沟道区两侧形成两个分别与源区和漏区相邻接的高掺杂区，抑制了源漏深区之间的穿通。
当缩小MOS晶体管的尺寸时，MOS晶体管的沟道长度相应变短。由于短沟道效应的加剧，导致器件性能变差。经研究发现，在沟道比较短时，漏电场的电力线会进入源区，导致源与沟道之间的势垒降低，从而使器件的阈值电压随漏电压的升高而降低。上述实施例中，通过第一次倾斜离子注入，在源和漏延伸区(浅区)形成了两个高掺杂区，形成两个阻挡层，阻挡漏电场的电力线进入源区，防止源与沟道之间的势垒降低，从而避免使器件的阈值电压随漏电压的升高而降低。并且，上述实施例中，通过第二次倾斜离子注入，在源漏接触区(深区)也形成了两个高掺杂区，形成两个隔离层，防止源漏深区的穿通。因此上述实施例能够很好地抑制短沟道效应。
通常情况下，源区和漏区的反型杂质越少越好。因此在较好的实施例中，可调节离子注入能量，使第二次倾斜离子注入形成的杂质浓度峰值在隐埋氧化层内。因此第二次倾斜注入只是在沟道与源漏交接处形成重掺杂，源漏区并没有或很少有第二次倾斜注入的杂质，而大部分的杂质进入到了隐埋氧化层，在整个深源漏区不形成重掺杂。这使得源漏区的杂质补偿效应大大降低，从而可获得低的寄生电阻和源漏泄漏电流。
上述实施例中，两次倾斜离子注入可以相互独立设计，因此可确保各自的最佳化，使抑制漏致势垒降低效应和抑制源漏深区的穿通均能达到最大化，从而大大提升器件的抗短沟道效应能力。同时，由于杂质补偿效应的减弱，相关的寄生效应得到有效抑制。而常规的掺杂为一次倾斜注入，通常不能兼顾两种效应抑制的需要。
对于n型MOS晶体管，步骤101和102中所述第一类导电类型杂质可以是铟、镓或两者的混合，所述第二类导电类型杂质可以是砷；对于p型MOS晶体管，步骤101和102中所述第一类导电类型杂质可以是砷、锑或两者的混合，所述第二类导电类型杂质可以是氟化硼。
对于n型MOS晶体管，步骤104和105中所述第一类导电类型杂质可以是氟化硼，所述第二类导电类型杂质可以是砷、磷或两者的混合；对于p型MOS晶体管，步骤104和105中所述第一类导电类型杂质可以是砷、锑或两者的混合，所述第二类导电类型杂质可以是氟化硼。
上述SOI硅片的硅膜厚度可以为30至200纳米。
上述在SOI硅片上定义有源区具体通过刻蚀或硅局部氧化法来实现。
下面具体描述采用本发明制造PD SOI MOS晶体管的一种具体实施方式。
步骤A、如图3所示，采用单晶硅衬底晶向为(100)的SOI硅片，SOI硅片包括体硅衬底2、隐埋氧化层4和单晶硅膜1。其中隐埋氧化层4的厚度为20nm至200nm，单晶硅膜1的厚度为30至200nm。对n型MOS晶体管而言，单晶硅膜1初始为p型轻掺杂。掺杂浓度低于16次方为轻(低)掺杂，而16到18次方则为中等程度掺杂，18次方到19次方为较高(重)掺杂，19次方以上为高(重)掺杂。对p型MOS晶体管，单晶硅膜1初始为n型轻掺杂。采用常规CMOS光刻和刻蚀技术制作有源区。有源区的形成也可采用LOCOS方法(Local Oxidation of Silicon：硅局部氧化法)。接着在单晶硅膜1的上面生长栅介质层3，其等效氧化层厚度为0.5～3nm。栅介质的形成方法可以为下列方法之一：常规热氧化、掺氮热氧化、化学气相淀积(CVD)、物理气相淀积(PVD)。本实施方式中，栅介质层3为二氧化硅，也可采用氮氧化硅或高介电常数的金属氧化物材料。
步骤B、如图4所示，在栅介质层3的上面淀积栅电极层，厚度为80至250nm。接着采用常规CMOS工艺，光刻和刻蚀所淀积的栅电极层，形成栅电极5。本实施方式的栅电极层5为多晶硅层，淀积的方法为LPCVD。
步骤C、如图5所示，以栅电极5为掩膜，从栅电极5两侧自对准地向单晶硅膜1内进行第一次倾斜离子注入掺杂，形成峰值浓度在1019cm-3左右的较高掺杂区域6和7。离子注入的倾斜角为20°至60°；离子能量为5至20KeV，注入剂量为1至5×1014cm-2。对n型器件，注入杂质为铟(In)，对p型器件，注入杂质为砷(As)。该较高掺杂区域6和7分别分布在栅电极5下面的两侧单晶硅膜1内，弯曲部位延伸到栅电极5下面的沟道区域。
步骤D、如图6所示，通过栅电极5，自对准向单晶硅膜1内进行常规离子注入掺杂，以形成器件的源漏延伸区(浅结区)的区域8和9。离子能量为1至15KeV，注入剂量为1至3×1014cm-2。对n型器件，注入杂质为砷(As)，对p型器件，注入杂质为氟化硼(BF)。
步骤E、如图7所示，淀积一层厚度为30至100纳米的介质层并随之回刻(etch-back)，在栅电极5两侧形成侧墙10和11。本实施方式的侧墙材料为氮化硅。
步骤F、如图8所示，以栅电极5和其侧墙10和11为掩膜，分别自对准向单晶硅膜1内进行第二次倾斜离子注入掺杂，形成峰值浓度在1020cm-3左右的高掺杂区域12和13。离子注入的倾斜角为30°至60°；离子能量为20至80KeV，注入剂量为1至5×1015cm-2。对n型器件，注入杂质为氟化硼，对p型器件，注入杂质为砷(As)。此次掺杂要求源漏区域注入的杂质浓度的峰值在隐埋氧化层4内。
步骤G、如图9所示，以栅电极5和其侧墙10和11为掩膜，自对准向单晶硅膜1内进行常规离子注入掺杂，以形成器件的源漏接触区(深结区)区域14和15。离子能量为25至70KeV，注入剂量为3至8×1015cm-2。对n型器件，注入杂质为砷(As)，对p型器件，注入杂质为氟化硼。掺杂区域14和15分别和掺杂区域12和13形成PN结16、17，即源结和漏结。
步骤H、进入CMOS工艺的后道工序，包括退火、硅化物形成、钝化等。若栅电极材料采用金属材料，则需采用CMP(Chemical-MechanicalPolishing：化学机械抛光)技术和腐蚀技术去掉多晶硅栅电极，并填充金属电极。
以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。
Claims (9)
1.一种部分耗尽的绝缘层上硅MOS晶体管的制作方法，包括在SOI硅片上定义有源区并形成栅电极后进行掺杂的过程，其特征在于，所述掺杂过程包括：
步骤A：以所述栅电极为掩膜向SOI硅片的单晶硅膜内进行倾斜离子注入，注入的杂质类型为与所述SOI硅片硅膜层内本底杂质类型相同的第一类导电类型杂质；
步骤B：以所述栅电极为掩膜向SOI硅片的单晶硅膜内进行常规离子注入，注入的杂质类型为与所述第一类导电类型杂质类型相反的第二类导电类型杂质，调节离子注入能量使第二类导电类型杂质的掺杂区比第一类导电类型杂质的掺杂区浅，以形成源漏延伸区；
步骤C：在所述栅电极两侧形成侧墙层；
步骤D：以所述栅电极和侧墙层为掩膜，向SOI硅片的单晶硅膜内进行倾斜离子注入，注入的杂质类型为第一类导电类型杂质，且设置离子注入能量大于步骤A中的倾斜离子注入能量，使得在栅电极两侧的SOI硅片区域的离子注入的杂质浓度峰值在所述SOI硅片的隐埋氧化层内，从而在沟道两侧形成与源漏区域相接的重掺杂区；
步骤E：以所述栅电极和侧墙层为掩膜，向SOI硅片的单晶硅膜内进行常规离子注入，注入的杂质类型为第二类导电类型杂质，以形成源漏接触区。
2.根据权利要求1所述的制作方法，其特征在于，步骤A所述倾斜离子注入的倾斜角度为20°至60°。
3.根据权利要求1所述的制作方法，其特征在于，对于n型MOS晶体管，步骤A和B中所述第一类导电类型杂质包括铟和镓中的至少一种，所述第二类导电类型杂质包括砷和磷中的至少一种；对于p型MOS晶体管，步骤A和B中所述第一类导电类型杂质包括砷和锑中的至少一种，所述第二类导电类型杂质包括氟化硼。
4.根据权利要求1所述的制作方法，其特征在于，步骤C所述侧墙层采用氮化硅。
5.根据权利要求1所述的制作方法，其特征在于，步骤D所述倾斜离子注入的倾斜角度为30°至60°。
6.根据权利要求1所述的制作方法，其特征在于，对于n型MOS晶体管，步骤D和E中所述第一类导电类型杂质包括氟化硼，所述第二类导电类型杂质包括砷和磷中的至少一种；对于p型MOS晶体管，步骤D和E中所述第一类导电类型杂质包括砷和锑中的至少一种，所述第二类导电类型杂质包括氟化硼。
7.根据权利要求1所述的制作方法，其特征在于，所述步骤A中的离子注入能量为5至20KeV，所述步骤D中的离子注入能量为20至80KeV。
8.根据权利要求1所述的制作方法，其特征在于，所述SOI硅片的单晶硅膜厚度为30至200纳米。
9.根据权利要求1所述的制作方法，其特征在于，在所述SOI硅片上通过刻蚀或硅局部氧化法来定义有源区。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20110907 Termination date: 20210815 |