CN103426769A - 半导体器件制造方法 - Google Patents
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Abstract
本发明提供了一种具有外延源漏区域的半导体器件制造方法，在已有工艺在源漏外延锗硅的基础上添加外延硅碳或者锗硅碳材料的源漏区域扩散阻挡层，通过源漏区域扩散阻挡层的引入防止源漏区域掺杂杂质的扩散，从而达到减小SCE和DIBL效应的目的；源漏区域扩散阻挡层的使用还可以减小后续步骤中HALO注入的剂量，这样，如果是源漏区域外延前进行HALO，则可以减小的影响源漏区域表面的影响，如果是源漏区域外延后进行HALO，则可以尽量减小注入造成的源漏区域外延层的应力释放效应。
Description
技术领域
本发明涉及半导体器件制造方法领域，特别地，涉及一种具有外延源漏区域的晶体管的制造方法。
背景技术
半导体集成电路技术在进入到90nm特征尺寸的技术节点后，维持或提高晶体管性能越来越具有挑战性。在目前的主流技术中，对于PMOS而言，人们采用在源漏区形成沟槽后外延生长硅锗的方法，提供压应力以挤压晶体管的沟道区，从而提高PMOS的性能。同时，对于NMOS而言，为了实现同样目的，在源漏区外延硅碳的方法也逐渐被采用。参见图1，图中是现有的具有外延源漏区域的晶体管结构示意图，在衬底1中刻蚀形成源漏区的沟槽，并外延锗硅或碳硅形成外延源漏区域2，从而向沟道区域提供应力。
在小尺寸器件中，PMOS源漏区内的硼(B)容易从源漏区扩散到衬底和沟道区域，可能造成SCE(Short channel effect，短沟道效应)和DIBL(Drain induction barrier lower，漏感应势垒降低)效应，导致源漏区的电阻增大以及降低了源漏之间的击穿电压。另外，如果硼从源漏延伸区扩散到栅极绝缘层，则会导致栅极绝缘层的电学性能不稳定。同时，硼从源漏区扩散出去将会导致源漏区的电子增加。上面三个方面都会降低器件的电学性能表现。硼掺杂外延锗硅为了降低串联电阻以及接触电阻，但是在外延硅锗内较高的硼含量可能会扩散到沟道区域。在PMOS中，硼扩散向沟道可能会导致小尺寸器件中阈值电压降低。
为了抑制硼的扩散，目前采用的方法是HALO注入。注入的粒子可以是磷或砷，一般剂量大于3e13cm-3。如果是外延前进行HALO注入，高剂量的注入可能会导致源漏凹槽表面处晶体结构遭到破坏，从而影响到后续源漏外延生长硅锗；如果是外延后进行注入，高剂量的注入将导致外延层的应力释放，降低源漏应力，从而减弱源漏应力抑制SCE和DIBL效应的效果。同时一个更深刻的影响是，HALO注入也不能完全控制硼扩散，从而导致短沟道效应。另外，目前一种方法是通过在源漏硅槽内通过离子注入碳作为防止硼扩散的阻挡层，然后再以较小剂量的HALO注入作为防止硼扩散的补充。这种方法虽然缓解了HALO对源漏硅槽表面的损伤，但是引入了碳注入时对源漏硅槽造成损伤的这个新问题，同时为了修复注入时对源漏槽表面造成的影响，该工艺需要退火，这样会造成掺杂元素的再分布，造成器件的电学性能不稳定。因此，需要提供一种新的具有外延源漏区域的晶体管的制造方法，以解决上述问题，从而更好地确保晶体管性能。
发明内容
本发明提供一种半导体器件制造方法，用于制造具有外延生长源漏区域的晶体管，通过在源漏区域外延扩散阻挡层防止掺杂元素的扩散，增加器件的性能及稳定性。本发明的方法具体包括：
提供半导体衬底，在该半导体衬底上形成STI结构，并进行阱区注入；形成栅极绝缘层、栅极，定义栅极图形；形成虚设间隙壁，其覆盖在所述栅极的侧壁上；形成源漏区域沟槽；外延生长源漏区域扩散阻挡层，其位于所述源漏区域沟槽的侧壁和底部；外延生长源漏区域，其向晶体管沟道区域提供应力；进行LDD掺杂，并执行剂量比常规HALO工艺更小的HALO工艺；形成源漏间隙壁；进行退火处理，形成源漏区域；在所述源漏区域上形成金属硅化物，其作为所述源漏极的接触。
根据本发明的一个方面，所述源漏区域扩散阻挡层厚度为
优选地为
根据本发明的一个方面，其特征在于，所述源漏区域扩散阻挡层的材料为硅碳(Si:C)或锗硅碳(SiGe:C)；所述源漏区域扩散阻挡层中碳的掺杂浓度为1e12cm-3-1e22cm-3，优选地为5e19cm-3。
根据本发明的一个方面，所述源漏区域扩散阻挡层为直接外延生长硅碳(Si:C)或锗硅碳(SiGe:C)，或者，先生长部分外延硅缓冲层后再生长硅碳(Si:C)或锗硅碳(SiGe:C)。
根据本发明的一个方面，形成所述源漏区域沟槽的工艺包括干法刻蚀，湿法刻蚀，或者两者的结合。
根据本发明的一个方面，在形成栅极绝缘层、栅极的步骤中，所述栅极的材料为多晶硅，并且，采用后栅工艺，即，在形成所述金属硅化物之后，去除多晶硅材料的所述栅极，形成栅极空洞，在该栅极空洞中填充金属，从而形成金属栅极。
根据本发明的一个方面，在形成栅极绝缘层、栅极的步骤中，采用先栅工艺，即，所述栅极的材料为金属。
根据本发明的一个方面，所述半导体器件制造方法适用于高k/金属栅先栅与后栅集成工艺。
根据本发明的一个方面，在形成栅极图形之后和外延生长源漏区域之前，进行LDD掺杂，并且不执行HALO工艺或者执行剂量比常规HALO工艺更小的HALO工艺。
根据本发明的一个方面，在外延生长源漏区域之后和形成源漏间隙壁之前，进行LDD掺杂，并执行剂量比常规HALO工艺剂量更小的HALO工艺。其中，在进行LDD掺杂之前，去除所述虚设间隙壁，形成偏移间隙壁，从而定义LDD区域；或者，在进行LDD掺杂之前，不去除所述虚设间隙壁，利用所述虚设间隙壁定义LDD区域。根据本发明的一个方面，执行剂量比常规HALO工艺剂量更小的HALO工艺中，所执行的HALO工艺剂量小于1e13cm-3。
根据本发明的一个方面，对于NMOS，所述源漏区域扩散阻挡层用于防止所述源漏区域注入的磷离子的扩散。
根据本发明的一个方面，对于PMOS，所述源漏区域扩散阻挡层用于防止所述源漏区域注入的硼离子的扩散。
本发明的优点在于：提供了一种具有外延源漏区域的半导体器件制造方法，在已有工艺中源漏外延锗硅的基础上添加外延硅碳或者锗硅碳材料的源漏区域扩散阻挡层，通过源漏区域扩散阻挡层的引入防止源漏区域掺杂杂质的扩散，从而达到减小SCE和DIBL效应的目的；源漏区域扩散阻挡层的使用还可以减小后续步骤中HALO注入的剂量，这样，如果是源漏区域外延前进行HALO，则可以减小的影响源漏区域表面的影响，如果是源漏区域外延后进行HALO，则可以尽量减小注入造成的源漏区域外延层的应力释放效应。
附图说明
图1现有技术中的具有外延源漏区域的晶体管结构示意图；
图2-图11本发明提供的具有外延源漏区域以及外延保护区的晶体管制造方法流程示意图。
具体实施方式
以下，通过附图中示出的具体实施例来描述本发明。但是应该理解，这些描述只是示例性的，而并非要限制本发明的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本发明的概念。
本发明提供一种半导体器件制造方法，特别地涉及到具有外延源漏区域的晶体管的制造方法，其制造流程参见附图2-11。
首先，参见附图2，在半导体衬底10上形成STI(Shallow trenchisolation，浅沟槽隔离)结构11，并进行阱区注入。提供半导体衬底10，本实施例中采用了单晶硅衬底，可选地，也可采用SOI衬底或者其他合适的半导体衬底。在半导体衬底10上形成STI结构11的方法具体包括，首先在半导体衬底10上涂布光刻胶，接着光刻出STI结构11图形，并对半导体衬底10进行各向异性的刻蚀获得浅沟槽，在该浅沟槽中填充介电材料，常见的如SiO2，从而形成STI。在形成STI结构11之后，进行阱区注入(未在图中示出)。PMOS阱区注入杂质为N型杂质，而NMOS阱区注入杂质为P型杂质。
接着，形成栅极绝缘层12和栅极13，参见附图3。先在衬底10表面沉积一层高K栅极绝缘材料薄膜。高K栅极绝缘材料具有比SiO2更大的介电常数，对晶体管器件性能更为有利。高K栅极绝缘材料包括一些金属氧化物、金属铝酸盐等，例如HfO2、ZrO2、LaAlO3等。栅极绝缘层12既要实现其栅绝缘特性，又要具有尽可能薄的厚度，其厚度优选为0.5-10nm，沉积工艺例如为CVD。在形成栅极绝缘层12之后，沉积栅极13的材料。本实施例中栅极13为多晶硅材料。在沉积栅极材料后，进行光刻胶涂布，光刻，定义出栅极图形，对栅极13以及栅极绝缘层12顺序刻蚀，从而形成栅极图形。
接着，形成虚设间隙壁14，参见附图4。虚设间隙壁(Dummyspacer)14用于定义所要形成的源漏区域沟槽。在衬底10上沉积间隙壁材料层，例如SiO2、Si3N4等等，采用保形性良好的沉积工艺，使其以期望的厚度覆盖栅极13。接着采用各向异性的刻蚀工艺，去除衬底10表面和栅极13顶部的间隙壁材料层，使间隙壁材料层仅留存在栅极13的侧壁上，从而形成虚设间隙壁14。
接着，形成源漏区域沟槽15，参见附图5。本实施例采用包括干法刻蚀，湿法刻蚀，或者两者的结合，对衬底10进行刻蚀，从而形成容纳外延层的源漏区域沟槽15。
接着，选择性外延生长源漏区域扩散阻挡层16，参见附图6。外延形成源漏区域扩散阻挡层16的材料为硅碳(Si:C)或锗硅碳(SiGe:C)。硅碳(Si:C)或锗硅碳(SiGe:C)可以减小随后形成的源漏区域中注入杂质，例如硼(B)和磷(P)的扩散，从而减弱SCE和DIBL效应，使器件性能更加稳定，同时，也可以使源漏区域不会随着杂质扩散而导致串联电阻及接触电阻的增加。相比于通过离子注入形式引入扩散阻挡层而言，外延硅碳(Si:C)或锗硅碳(SiGe:C)的源漏区域扩散阻挡层16不仅可以避免注入造成的损伤，而且可以避免采用注入方法过程中未修复晶格损伤进行退火时掺杂元素的再分布。同时，还可以通过抑制源漏延伸区的掺杂元素的扩散形成浅结，避免在退火时使源漏延伸区的掺杂元素扩散造成LDD效果减弱以及结深增加。更重要的是，源漏区域扩散阻挡层16的使用可以减小后续步骤中HALO注入的剂量，这样，如果是源漏区域外延前进行HALO，则可以减小的影响源漏区域表面的影响，如果是源漏区域外延后进行HALO，则可以尽量减小注入造成的源漏区域外延层的应力释放效应。源漏区域扩散阻挡层16形成在源漏区域沟槽15的侧壁和底部。源漏区域扩散阻挡层16的厚度根据实际需求确定，优选地，厚度为
优选地为
碳的掺杂浓度为1e12cm-3-1e22cm-3，优选地为5e19cm-3。源漏区域扩散阻挡层16可以直接在源漏区域沟槽15中外延生长硅碳(Si:C)或锗硅碳(SiGe:C)，也可以先生长部分外延硅缓冲层后再生长硅碳(Si:C)或锗硅碳(SiGe:C)。
接着，选择性外延生长源漏区域17，参见附图7。源漏区域17材料为锗硅SiGe，用以向MOS沟道区域提供应力，从而提高载流子迁移率。可以在源漏区域扩散阻挡层16上直接外延生长源漏区域17的材料，这样，源漏区域扩散阻挡层16就包围了源漏区域的侧面和底面。在外延的同时，可以进行原位掺杂，例如硼或者磷，用以形成器件源漏区域的掺杂。对于PMOS，源漏区域17提供压应力，对于NMOS，源漏区域17提供张应力。
接着，去除虚设间隙壁14，形成偏移间隙壁18，参见附图8。偏移间隙壁(Offset spacer)用以定义LDD区域。偏移间隙壁18的形成方法和材料与虚设间隙壁14相同。同时，在另外的实施例中，可以不去除虚设间隙壁14，直接利用虚设间隙壁14来实现偏移间隙壁的作用，即利用虚设间隙壁14来定义LDD区域。
然后，进行LDD掺杂工艺和HALO工艺，形成LDD区域19，参见附图9。由于源漏区域扩散阻挡层16的存在，在这里，仅需要进行比常规剂量更小剂量的HALO工艺，常规HALO注入剂量为3e13cm-3，本发明中的注入剂量小于1e13cm-3，因而，保护了用以提供应力的外延生长的源漏区域17而不会引起源漏区域17的应力施放，确保了源漏区域应力的抑制SCE和DIBL效应的效果。同时，在另外的实施例中，LDD掺杂以及HALO工艺可以在形成栅极图形之后且外延形成源漏区域之前进行。
接着，形成源漏间隙壁20，参见附图10。源漏间隙壁(S/D spacer)用于定义源漏极的接触区域，其材料为SiO2、Si3N4以及两者的组合，形成方法与虚设间隙壁14的形成方法相同。在形成源漏间隙壁20之后，对LDD以及HALO注入进行退火，从而形成MOS器件的源漏极。
值得注意的是，图7-图10的工艺步骤可以根据实际需求来调整，例如上述的图7-图10的顺序，即先进行源漏区域外延，再形成LDD区域和HALO注入，再进行源漏区域掺杂；另外，还可以首先形成LDD区域和HALO注入，再进行源漏区域外延以及随后源漏区域掺杂。由于源漏区域扩散阻挡层的使用，HALO注入剂量较常规更小，因此，以上的顺序均不会给器件性能造成不良影响，这增加了工艺的灵活性。
接着，形成金属硅化物21，作为源漏极接触，参见附图11。金属硅化物21的材料例如是NiSi、NiSiGe、TiSi、TiSiGe。
随后，进行后栅工艺。后栅工艺包括去除之前形成的多晶硅栅极13从而形成栅极空洞，然后，在栅极空洞中填充金属，可选地例如Al、W、Ti、Ta，从而形成金属栅极(未示出)。在完成金属栅极之后，进行随后的铜互连工艺等。尽管本实施例中描述了后栅工艺，本发明同样可以采用先栅工艺，即，在形成高K的栅极绝缘层12之后，直接形成金属材料的栅极。
这样，本发明提供了一种具有外延源漏区域的半导体器件制造方法，其特点在于在已有工艺在源漏外延锗硅的基础上添加外延硅碳或者锗硅碳材料的源漏区域扩散阻挡层，通过源漏区域扩散阻挡层的引入防止源漏区域掺杂杂质的扩散，从而达到减小SCE和DIBL效应的目的；源漏区域扩散阻挡层的使用还可以减小后续步骤中HALO注入的剂量，这样，如果是源漏区域外延前进行HALO，则可以减小的影响源漏区域表面的影响，如果是源漏区域外延后进行HALO，则可以尽量减小注入造成的源漏区域外延层的应力释放效应。
以上参照本发明的实施例对本发明予以了说明。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本发明的范围。本发明的范围由所附权利要求及其等价物限定。不脱离本发明的范围，本领域技术人员可以做出多种替换和修改，这些替换和修改都应落在本发明的范围之内。
Claims (18)
1.一种半导体器件制造方法，用于制造具有外延生长源漏区域的晶体管，其特征在于包括如下步骤：
提供半导体衬底，在该半导体衬底上形成STI结构，并进行阱区注入；
形成栅极绝缘层、栅极，定义栅极图形；
形成虚设间隙壁，其覆盖在所述栅极的侧壁上；
形成源漏区域沟槽；
外延生长源漏区域扩散阻挡层，其位于所述源漏区域沟槽的侧壁和底部；
外延生长源漏区域，其向晶体管沟道区域提供应力；
形成源漏间隙壁；
进行退火处理，形成源漏区域；
在所述源漏区域上形成金属硅化物，其作为所述源漏极的接触。
2.根据权利要求1所述的方法，其特征在于，所述源漏区域扩散阻挡层厚度
3.根据权利要求2所述的方法，其特征在于，所述源漏区域扩散阻挡层厚度优选为
4.根据权利要求1所述的方法，其特征在于，所述源漏区域扩散阻挡层的材料为硅碳(Si:C)或锗硅碳(SiGe:C)。
5.根据权利要求3所述的方法，其特征在于，所述源漏区域扩散阻挡层中碳的掺杂浓度为1e12cm-3-1e22cm-3。
6.根据权利要求5所述的方法，其特征在于，所述源漏区域扩散阻挡层中碳的掺杂浓度优选为5e19cm-3。
7.根据权利要求1所述的方法，其特征在于，所述源漏区域扩散阻挡层为直接外延生长硅碳(Si:C)或锗硅碳(SiGe:C)，或者，先生长部分外延硅缓冲层后再生长硅碳(Si:C)或锗硅碳(SiGe:C)。
8.根据权利要求1所述的方法，其特征在于，形成所述源漏区域沟槽的工艺包括干法刻蚀，湿法刻蚀，或者两者的结合。
9.根据权利要求1所述的方法，其特征在于，在形成栅极绝缘层、栅极的步骤中，所述栅极的材料为多晶硅，并且，采用后栅工艺，即，在形成所述金属硅化物之后，去除多晶硅材料的所述栅极，形成栅极空洞，在该栅极空洞中填充金属，从而形成金属栅极。
10.根据权利要求1所述的方法，其特征在于，在形成栅极绝缘层、栅极的步骤中，采用先栅工艺，即，所述栅极的材料为金属。
11.根据权利要求9或10所述的方法，其特征在于，所述半导体器件制造方法适用于高k/金属栅先栅与后栅集成工艺。
12.根据权利要求1所述的方法，其特征在于，在形成栅极图形之后和外延生长源漏区域之前，进行LDD掺杂，并且不执行HALO工艺或者执行剂量比常规HALO工艺更小的HALO工艺。
13.根据权利要求1所述的方法，其特征在于，在外延生长源漏区域之后和形成源漏间隙壁之前，进行LDD掺杂，并执行剂量比常规HALO工艺剂量更小的HALO工艺。
14.根据权利要求13所述的方法，其特征在于，在进行LDD掺杂之前，去除所述虚设间隙壁，形成偏移间隙壁，从而定义LDD区域。
15.根据权利要求13所述的方法，其特征在于，在进行LDD掺杂之前，不去除所述虚设间隙壁，利用所述虚设间隙壁定义LDD区域。
16.根据权利要求13所述的方法，其特征在于，执行剂量比常规HALO工艺剂量更小的HALO工艺中，所执行的HALO工艺剂量小于1e13cm-3。
17.根据权利要求1所述的方法，其特征在于，对于NMOS，所述源漏区域扩散阻挡层用于防止所述源漏区域注入的磷离子的扩散。
18.根据权利要求1所述的方法，其特征在于，对于PMOS，所述源漏区域扩散阻挡层用于防止所述源漏区域注入的硼离子的扩散。
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