CN103426768B

CN103426768B - 半导体器件制造方法

Info

Publication number: CN103426768B
Application number: CN201210167377.7A
Authority: CN
Inventors: 秦长亮; 殷华湘
Original assignee: Institute of Microelectronics of CAS
Current assignee: Institute of Microelectronics of CAS
Priority date: 2012-05-25
Filing date: 2012-05-25
Publication date: 2016-08-10
Anticipated expiration: 2032-05-25
Also published as: CN103426768A

Abstract

本发明提供了一种具有外延源漏区域的半导体器件制造方法，通过在源漏沟槽首先外延与阱相同杂质的外延层作为保护层，防止CMOS的器件的串通，以完全替代HALO或者部分代替HALO的作用，然后再进行源漏区域外延，通过这种方法可以增加器件的性能及稳定性。

Description

半导体器件制造方法

技术领域

本发明涉及半导体器件制造方法领域，特别地，涉及一种具有外延源漏区域的晶体管的制造方法。

背景技术

半导体集成电路技术在进入到90nm特征尺寸的技术节点后，维持或提高晶体管性能越来越具有挑战性。在目前的主流技术中，对于PMOS而言，人们采用在源漏区形成沟槽后外延生长硅锗的方法，提供压应力挤压晶体管的沟道区，从而提高PMOS的性能。同时，对于NMOS而言，为了实现同样目的，在源漏区外延硅碳的方法也逐渐被采用。参见附图1，图中是现有的具有外延源漏区域的晶体管结构示意图，在衬底1中刻蚀形成源漏区的沟槽，并外延锗硅或碳硅形成外延源漏区域2，从而向沟道区域提供应力。

另一方面，在小尺寸晶体管中，由于存在漏极感应势垒降低(DIBL，Drain induction barrier lower)效应，需要采用HALO工艺等防止刺穿现象(punch through)的产生。HALO注入的粒子可以是磷或砷，一般剂量大于3e13cm^-3。HALO结构器件通过提高源漏结附近的局部掺杂浓度，阻止源漏耗尽区向沟道区扩展而形成的电荷共享效应，防止源漏穿通，减小漏电流，提高栅控能力，降低阈值电压漂移，从而抑制短沟道效应(SCE，Short channel effect)和DIBL效应。

目前存在的问题是，如果在外延前进行HALO注入，高剂量的注入将会导致源漏凹槽表面处晶体结构遭到破坏，从而影响到后续源漏外延生长硅锗；而如果在外延后进行HALO注入，高剂量的注入将导致外延层的应力释放，从而降低了源漏应力抑制SCE和DIBL效应的效果。因此，需要提供一种新的具有外延源漏区域的晶体管的制造方法，以解决上述问题，从而更好地确保晶体管性能。

发明内容

本发明提供一种半导体器件制造方法，用于制造具有外延生长源漏区域的晶体管，其在源漏沟槽中先外延与阱相同杂质的外延层作为保护层，防止CMOS的器件的串通，以替代HALO或者部分代替HALO的作用，然后，再进行源漏区域外延，通过这种方法可以增加器件的性能及稳定性。本发明的方法具体包括：

提供半导体衬底，在该半导体衬底上形成STI结构，并进行阱区注入；形成栅极绝缘层、栅极，定义栅极图形；形成虚设间隙壁，其覆盖在所述栅极的侧壁上；形成源漏区域沟槽；外延生长源漏区域保护层，其位于所述源漏区域沟槽的侧壁和底部，并且，所述源漏区域保护层掺杂类型与所在阱区的杂质类型相同；外延生长源漏区域，其向晶体管沟道区域提供应力；进行LDD掺杂，并且不执行HALO工艺或者执行剂量比常规HALO工艺更小的HALO工艺；形成源漏间隙壁；进行退火处理，形成源漏区域；在所述源漏区域上形成金属硅化物，其作为源漏极的接触；在形成栅极图形之后和外延生长源漏区域之前，进行LDD掺杂，并且不执行HALO工艺或者执行剂量比常规HALO工艺更小的HALO工艺；或者，在外延生长源漏区域之后和形成源漏间隙壁之前，进行LDD掺杂，并且不执行HALO工艺或者执行剂量比常规HALO工艺更小的HALO工艺；其中，执行剂量比常规HALO工艺更小的HALO工艺的剂量为小于1e13cm^-3；其中，所述源漏区域保护层的材料为SiX，其中，对于NMOS，X为三族元素或三族元素与锗的组合；对于PMOS，X为五族元素或五族元素与锗的组合。

根据本发明的一个方面，所述源漏区域保护层厚度优选地为掺杂浓度为1e12cm^-3-1e22cm^-3，优选地为5e19cm^-3。

根据本发明的一个方面，所述源漏区域保护层掺杂的三族元素为硼(B)，五族元素为磷(P)；其中，PMOS中SiX为硅硼(Si:B)或锗硅硼(SiGe:B)，NMOS中SiX为硅磷(Si:P)或锗硅磷(SiGe:P)。

根据本发明的一个方面，对于PMOS，所述源漏区域保护层为直接外延生长硅与三族元素或硅与三族元素与锗的组合，或者，先生长部分外延硅缓冲层后再生长硅与三族元素或硅与三族元素与锗的组合；对于NMOS，所述源漏区域保护层为直接外延生长硅与五族元素或硅与五族元素与锗的组合，或者，先生长部分外延硅缓冲层后再生长硅与五族元素或硅与五族元素与锗的组合。

根据本发明的一个方面，形成所述源漏区域沟槽的工艺包括干法刻蚀，湿法刻蚀，或者两者的结合。

根据本发明的一个方面，在形成栅极绝缘层、栅极的步骤中，所述栅极的材料为多晶硅，并且，采用后栅工艺，即，在形成所述金属硅化物之后，去除多晶硅材料的所述栅极，形成栅极空洞，在该栅极空洞中填充金属，从而形成金属栅极。

根据本发明的一个方面，在形成栅极绝缘层、栅极的步骤中，采用先栅工艺，即，所述栅极的材料为金属。

根据本发明的一个方面，在形成栅极图形之后和外延生长源漏区域之前，进行LDD掺杂，并且不执行HALO工艺或者执行剂量比常规HALO工艺更小的HALO工艺。

根据本发明的一个方面，在外延生长源漏区域之后和形成源漏间隙壁之前，进行LDD掺杂，并且不执行HALO工艺或者执行剂量比常规HALO工艺更小的HALO工艺。其中，在进行LDD掺杂之前，去除所述虚设间隙壁，形成偏移间隙壁，从而定义LDD区域；或者，在进行LDD掺杂之前，不去除所述虚设间隙壁，利用所述虚设间隙壁定义LDD区域。

根据本发明的一个方面，其特征在于，对于NMOS，所述源漏区域保护层还用于防止所述源漏区域注入的磷离子的扩散。

本发明的优点在于：提供了一种具有外延源漏区域的半导体器件制造方法，通过在源漏沟槽首先外延与阱相同杂质的外延层作为保护层，防止CMOS的器件的串通，以替代HALO或者部分代替HALO的作用，然后再进行源漏区域外延，通过这种方法，减少注入对源漏区域的损伤，从而减小后续外延过程中因为衬底的注入造成的晶体损伤而产生缺陷，这些缺陷会造成应力释放的情况，同时，减小源漏区与衬底之间的耗尽层的宽度，减小SCE和DIBL效应,提高器件的性能及稳定性。

附图说明

图1现有技术中的具有外延源漏区域的晶体管结构示意图；

图2-图11本发明提供的具有外延源漏区域以及外延保护区的晶体管制造方法流程示意图。

具体实施方式

以下，通过附图中示出的具体实施例来描述本发明。但是应该理解，这些描述只是示例性的，而并非要限制本发明的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本发明的概念。

本发明提供一种半导体器件制造方法，特别地涉及到具有外延源漏区域的晶体管的制造方法，其制造流程参见附图2-11。

首先，参见附图2，在半导体衬底10上形成STI(Shallow trenchisolation，浅沟槽隔离)结构11，并进行阱区注入。提供半导体衬底10，本实施例中采用了单晶硅衬底，可选地，也可采用SOI衬底或者其他合适的半导体衬底。在半导体衬底10上形成STI11的方法具体包括，首先在半导体衬底10上涂布光刻胶，接着光刻出STI11图形，并对半导体衬底10进行各向异性的刻蚀获得浅沟槽，在该浅沟槽中填充介电材料，常见的如SiO₂，从而形成STI。在形成STI结构11之后，进行阱区注入(未在图中示出)。PMOS阱区注入杂质为N型杂质，而NMOS阱区注入杂质为P型杂质。

接着，形成栅极绝缘层12和栅极13，参见附图3。先在衬底10表面沉积一层高K栅极绝缘材料薄膜。高K栅极绝缘材料具有比SiO₂更大的介电常数，对晶体管器件性能更为有利。高K栅极绝缘材料包括一些金属氧化物、金属铝酸盐等，例如HfO₂、ZrO₂、LaAlO₃等。栅极绝缘层12既要实现其栅绝缘特性，又要具有尽可能薄的厚度，其厚度优选为0.5-10nm，沉积工艺例如为CVD。在形成栅极绝缘层12之后，沉积栅极13的材料。本实施例中栅极13为多晶硅材料。在沉积栅极材料后，进行光刻胶涂布，光刻，定义出栅极图形，对栅极13以及栅极绝缘层12顺序刻蚀，从而形成栅极图形。

接着，形成虚设间隙壁14，参见附图4。虚设间隙壁(Dummyspacer)14用于定义所要形成的源漏区域沟槽。在衬底10上沉积间隙壁材料层，例如SiO₂、Si₃N₄等等，采用保形性良好的沉积工艺，使其以期望的厚度覆盖栅极13。接着采用各向异性的刻蚀工艺，去除衬底10表面和栅极13顶部的间隙壁材料层，使间隙壁材料层仅留存在栅极13的侧壁上，从而形成虚设间隙壁14。

接着，形成源漏区域沟槽15，参见附图5。本实施例采用干法刻蚀，湿法刻蚀，或者两者的结合，对衬底10进行刻蚀，从而形成容纳外延层的源漏区域沟槽15。

接着，选择性外延生长源漏区域保护层16，参见附图6。外延形成源漏区域保护层16的材料为SiX，其中，对于NMOS，X为三族元素或三族元素与锗的组合，例如硅硼(Si:B)或锗硅硼(SiGe:B)；对于PMOS，X为五族元素或五族元素与锗的组合，例如硅磷(Si:P)或锗硅磷(SiGe:P)。即，源漏区域保护层16中所含杂质与MOS阱区中杂质相同，这样，源漏区域保护层16可以防止CMOS器件的串通，以完全替代HALO或者部分代替HALO的作用，从而无需进行HALO工艺或者只需要进行较常规剂量更小剂量的HALO工艺。该保护层形成在源漏区域沟槽15的侧壁和底部。源漏区域保护层16的厚度根据实际需求确定，优选地，对于NMOS，源漏区域保护层16厚度为优选地为三族元素如硼的掺杂浓度为1e12cm^-3-1e22cm^-3，优选地为5e19cm^-3；对于PMOS，源漏区域保护层16厚度为优选地为五族元素如磷的掺杂浓度为1e12cm^-3-1e22cm^-3，优选地为5e19cm^-3。源漏区域保护层16可以直接在源漏区域沟槽15中外延生长硅与三族元素或硅与三族元素与锗的组合，也可以先生长部分外延硅缓冲层后再生长硅与三族元素或硅与三族元素与锗的组合。对于PMOS而言，只需要将上述掺杂的三族元素替换为五族元素。

接着，选择性外延生长源漏区域17，参见附图7。源漏区域17材料为锗硅SiGe，用以向MOS沟道区域提供应力，从而提高载流子迁移率。可以在源漏区域保护层16上直接外延生长源漏区域17的材料，在外延的同时，可以进行原位掺杂，例如硼或者磷，用以形成器件源漏区域的掺杂。对于PMOS，源漏区域17提供压应力，对于NMOS，源漏区域17提供张应力。

接着，去除虚设间隙壁14，形成偏移间隙壁18，参见附图8。偏移间隙壁(Offset spacer)用以定义LDD区域。偏移间隙壁18的形成方法和材料与虚设间隙壁14相同。同时，在另外的实施例中，可以不去除虚设间隙壁14，直接利用虚设间隙壁14来实现偏移间隙壁的作用，即利用虚设间隙壁14来定义LDD区域。

然后，进行LDD掺杂工艺，形成LDD区域19，参见附图9。由于源漏区域保护层16的存在，在这里，优选地取消了HALO工艺，或者，可选地仅需要进行比常规剂量更小剂量的HALO工艺(常规HALO注入剂量为3e13cm-³，本发明中的注入剂量小于1e13cm-³)，因而，保护了用以提供应力的外延生长的源漏区域17而不会引起源漏区域17的应力施放，确保了源漏区域应力的抑制SCE和DIBL效应的效果。同时，在另外的实施例中，LDD掺杂以及HALO工艺可以在形成栅极图形之后且外延形成源漏区域之前进行。

接着，形成源漏间隙壁20，参见附图10。源漏间隙壁(S/D spacer)用于定义源漏极的接触区域，其材料通常为SiO₂，形成方法与虚设间隙壁14的形成方法相同。在形成源漏间隙壁20之后，对LDD(以及HALO注入，如果之前进行过HALO注入)进行退火，从而形成MOS器件的源漏极。

值得注意的是，图7-图10的工艺步骤可以根据实际需求来调整，例如上述的图7-图10的顺序，即先进行源漏区域外延，再形成LDD区域和HALO注入，再进行源漏区域掺杂；另外，还可以首先形成LDD区域和HALO注入，再进行源漏区域外延以及随后源漏区域掺杂。由于保护层的使用，不需要执行HALO注入或者HALO注入剂量较常规更小，因此，以上的顺序均不会给器件性能造成不良影响，这增加了工艺的灵活性。

接着，形成金属硅化物21，作为源漏极接触，参见附图11。金属硅化物21的材料例如是NiSi、NiSiGe、TiSi、TiSiGe。

随后，进行后栅工艺。后栅工艺包括去除之前形成的多晶硅栅极13从而形成栅极空洞，然后，在栅极空洞中填充金属，可选地例如Al、W、Ti、Ta，从而形成金属栅极(未示出)。尽管本实施例中描述了后栅工艺，本发明同样可以采用先栅工艺，即，在形成高K的栅极绝缘层12之后，直接形成金属材料的栅极。在完成金属栅极之后，进行随后的铜互连工艺等。

这样，本发明提供了一种具有外延源漏区域的半导体器件制造方法，通过在源漏沟槽首先外延与阱相同杂质的外延层作为保护层，防止CMOS的器件的串通，以完全替代HALO或者部分代替HALO的作用，然后再进行源漏区域外延，通过这种方法可以增加器件的性能及稳定性。

以上参照本发明的实施例对本发明予以了说明。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本发明的范围。本发明的范围由所附权利要求及其等价物限定。不脱离本发明的范围，本领域技术人员可以做出多种替换和修改，这些替换和修改都应落在本发明的范围之内。

Claims

1.一种半导体器件制造方法，用于制造具有外延生长源漏区域的晶体管，其特征在于包括如下步骤：

提供半导体衬底，在该半导体衬底上形成STI结构，并进行阱区注入；

形成栅极绝缘层、栅极，定义并形成栅极图形；

形成虚设间隙壁，其覆盖在所述栅极的侧壁上；

形成源漏区域沟槽；

外延生长源漏区域保护层，其位于所述源漏区域沟槽的侧壁和底部，并且，所述源漏区域保护层掺杂类型与所在阱区的杂质类型相同；

外延生长源漏区域，其向晶体管沟道区域提供应力；

形成源漏间隙壁；

进行退火处理，形成源漏区域；

在所述源漏区域上形成金属硅化物，其作为源漏极的接触；

在形成栅极图形之后和外延生长源漏区域之前，进行LDD掺杂，并且不执行HALO工艺或者执行剂量比常规HALO工艺更小的HALO工艺；或者，在外延生长源漏区域之后和形成源漏间隙壁之前，进行LDD掺杂，并且不执行HALO工艺或者执行剂量比常规HALO工艺更小的HALO工艺；其中，执行剂量比常规HALO工艺更小的HALO工艺的剂量为小于1e13cm^-3；

其中，所述源漏区域保护层的材料为SiX，其中，对于NMOS，X为三族元素或三族元素与锗的组合；对于PMOS，X为五族元素或五族元素与锗的组合。

2.根据权利要求1所述的方法，其特征在于，所述源漏区域保护层厚度掺杂浓度为1e12cm^-3-1e22cm^-3。

3.根据权利要求2所述的方法，其特征在于，所述源漏区域保护层厚度为掺杂浓度为5e19cm^-3。

4.根据权利要求1所述的方法，其特征在于，所述源漏区域保护层掺杂的三族元素为硼(B)，五族元素为磷(P)。

5.根据权利要求1所述的方法，其特征在于，NMOS中SiX为硅硼(Si:B)或锗硅硼(SiGe:B)，PMOS中SiX为硅磷(Si:P)或锗硅磷(SiGe:P)。

6.根据权利要求1所述的方法，其特征在于，对于NMOS，所述源漏区域保护层为直接外延生长硅与三族元素或硅与三族元素与锗的组合，或者，先生长部分外延硅缓冲层后再生长硅与三族元素或硅与三族元素与锗的组合。

7.根据权利要求1所述的方法，其特征在于，对于PMOS，所述源漏区域保护层为直接外延生长硅与五族元素或硅与五族元素与锗的组合，或者，先生长部分外延硅缓冲层后再生长硅与五族元素或硅与五族元素与锗的组合。

8.根据权利要求1所述的方法，其特征在于，形成所述源漏区域沟槽的工艺包括干法刻蚀，湿法刻蚀，或者两者的结合。

9.根据权利要求1所述的方法，其特征在于，在形成栅极绝缘层、栅极的步骤中，所述栅极的材料为多晶硅，并且，采用后栅工艺，即，在形成所述金属硅化物之后，去除多晶硅材料的所述栅极，形成栅极空洞，在该栅极空洞中填充金属，从而形成金属栅极。

10.根据权利要求1所述的方法，其特征在于，在形成栅极绝缘层、栅极的步骤中，采用先栅工艺，即，所述栅极的材料为金属。

11.根据权利要求1所述的方法，其特征在于，在进行LDD掺杂之前，去除所述虚设间隙壁，形成偏移间隙壁，从而定义LDD区域。

12.根据权利要求1所述的方法，其特征在于，在进行LDD掺杂之前，不去除所述虚设间隙壁，利用所述虚设间隙壁定义LDD区域。

13.根据权利要求1所述的方法，其特征在于，对于NMOS，所述源漏区域保护层还用于防止所述源漏区域注入的磷离子的扩散。