CN103985633B - 一种pmos晶体管的制备方法 - Google Patents
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Abstract
本发明提供一种PMOS晶体管的制备方法，本发明在形成应力填充层之后及对其进行源漏注入之前，增加对栅区域下方邻接源、漏区的区域进行B离子注入，形成轻掺杂源漏延伸区，进一步，对该区域进行C离子注入，将离子注入B掺杂杂质固定于所述轻掺杂源漏延伸区中，进而降低沟道区与源、漏区的电阻，降低沟道区的电场，提高工作电流，改善PMOS晶体管的工作性能。
Description
技术领域
本发明属于半导体器件技术领域，涉及一种PMOS晶体管的制备方法。
背景技术
现有的半导体技术中，形成晶体管的方法一般为：提供硅基底，在硅基底中形成阱区以及隔离结构；在硅基底表面上依次形成栅介质层和栅极；在栅介质层和栅极周围形成侧墙；以侧墙、栅介质和栅极为掩膜对硅基底进行离子注入形成源极和漏极，源极和漏极之间的阱区即为沟道区。
随着集成电路规模的不断增大和IC 工艺的迅速发展，MOS 晶体管的沟道长度和宽度不断缩小。MOS 器件的沟道长度和宽度不断缩小，源、漏极耗尽区之间过于接近，会导致出现不希望的穿通（punch through）电流，产生了短沟道效应。
因此，微米级与以下制作工艺的CMOS 的源极、漏极设计上会采用轻掺杂漏极（Lightly Doped Drain，LDD）结构，亦即在栅极结构下方邻接源、漏极区的部分形成深度较浅，且掺杂型态与源、漏极区相同的低掺杂区，以降低沟道区与源、漏区的电阻，从而降低沟道区的电场。进一步，对于0.18um 以下尺寸的半导体器件，会在源、漏延伸区附近形成包围源、漏延伸区的袋形注入区（halo/pocket）。袋形注入区的存在可以减小耗尽区的耗尽程度，以产生较小的穿透电流。
为了进一步提高沟道区的载流子迁移率，降低短沟道效应，现有技术中，采用Σ型SiGe源、漏区对沟道施加压应力进而提高PMOS的沟道迁移率（High Performance 30 nmGate Bulk CMOS for 45 nm Node with Σ-shaped SiGe-SD，H.Ohta等，IEEE，2005），具体地，在形成B掺杂LDD结构及袋形注入区后，在栅区域两侧沉积SiGe沟槽刻蚀保护侧墙，之后刻蚀出Σ型沟槽，而后SiGe填充Σ型沟槽形成该Σ型SiGe源、漏区。
不过，由于SiGe沟槽刻蚀保护侧墙的沉积过程一般在高温下进行，进一步，随着晶体管栅极长度的持续缩小，氧化增强扩散影响B离子在硅和二氧化硅中的扩散以及分凝系数的改变，容易导致形成的LDD结构中B掺杂杂质从LDD结构中流失；同时，外延SiGe时气体成分中的氢也会导硅中B掺杂杂质的损失。而LDD结构中的B掺杂损耗导致沟道区与源、漏区的电阻升高，从而抬高沟道区的电场，降低工作电流，影响PMOS晶体管的工作性能。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种PMOS晶体管的制备方法，用于解决现有技术中由于轻掺杂源漏延伸区的B掺杂杂质损耗而引起的沟道与源、漏区的电阻增加的问题。
为实现上述目的及其他相关目的，本发明提供一种PMOS晶体管的制备方法，至少包括以下步骤：
1）提供一半导体衬底，在所述半导体衬底上制备栅区域；
2）在所述栅区域两侧沉积第一保护侧墙；
3）在所述栅区域两侧的所述半导体衬底内刻蚀出沟槽；
4）在所述沟槽内外延生长应力填充层以填充满所述沟槽；
5）去除所述第一保护侧墙，在所述栅区域两侧形成栅区域与应力填充层之间的窗口；
6）通过所述窗口，对所述栅区域下方邻接预制备源、漏区的区域进行B离子注入，形成轻掺杂源漏延伸区；
7）在所述栅区域两侧沉积第二保护侧墙，而后以所述栅区域及第二保护侧墙为掩膜，对位于栅区域两侧且形成有所述应力填充层的半导体衬底进行离子注入形成源区及漏区。
可选地，在所述步骤2）沉积所述第一保护侧墙之前还包括对所述栅区域下方邻接预制备源、漏区的区域进行B离子轻掺杂注入的步骤，其中，步骤2）中B离子注入的能量为0.5~5KeV，B离子注入的剂量为5E14~2E15cm-2。
可选地，所述步骤6）中B离子注入的能量为4~10KeV，B离子注入的剂量为1E15~3E15cm-2。
可选地，所述B离子注入时与半导体衬底的法线夹角为0~7°。
可选地，在所述步骤2）中沉积所述第一保护侧墙之前或者在所述步骤6）中，还包括在预制备轻掺杂源漏延伸区的附近形成袋形注入区的步骤，其中，所述袋状注入区包围预制备的轻掺杂源漏延伸区。
可选地，形成所述袋形注入区时注入掺杂离子为P离子或As离子；掺杂离子注入时，与半导体衬底法线夹角为20~35°。
可选地，所述步骤6）还包括通过所述窗口对所述栅区域下方邻接预制备源、漏区的区域进行C离子注入。
可选地，C离子注入时，与半导体衬底的法线夹角为0~7°，其注入的能量为1~8KeV，注入的剂量为5E13~1E15cm-2。
可选地，所述步骤4）中外延生长应力填充层填充满所述沟槽后继续外延生长。
可选地，所述步骤4）中外延生长所述应力填充层时通入的掺杂源为含Ge元素的第一掺杂源。
可选地，所述步骤4）中外延生长所述应力填充层时通入的掺杂源还包括含B元素的第二掺杂源。
可选地，所述步骤4）中，所述应力填充层在外延生长时由外层至内层的掺杂浓度逐层增加。
可选地，所述栅区域包括栅介质层和位于所述栅介质层上的栅极。
可选地，所述半导体衬底的材料为Si、Si1-xCx或Si1-x-yGeyCx，其中，x的范围为0.01~0.1，y的范围为0.1~0.3。
如上所述，本发明的一种PMOS晶体管的制备方法，具有以下有益效果：与现有技术相比较，本发明在形成应力填充层之后及对其进行源漏注入之前，增加对栅区域下方邻接源、漏区的区域进行B离子注入，形成轻掺杂源漏延伸区，进一步，对该区域进行C离子注入，将离子注入B掺杂杂质固定于所述轻掺杂源漏延伸区中，进而降低沟道区与源、漏区的电阻，降低沟道区的电场，提高工作电流，改善PMOS晶体管的工作性能。
附图说明
图1至图6显示为本发明一种PMOS晶体管的制备方法在实施例一中的结构示意图，其中，图2B为图2A中A区域的局部放大图，图5B为图5A中B区的局部放大图。
图7显示为本发明一种PMOS晶体管的制备方法在实施例二中刻蚀沟槽后的结构示意图。
图8显示为本发明一种PMOS晶体管的制备方法在实施例二中外延生长应力填充层后的结构示意图。
图9显示为理想状态、现有技术和本发明中漏区工作电流（IDSAT）与漏电流（IOFF）的关系曲线对比图，其中，“△”标记表示理想状态不存在B掺杂杂质损失的关系曲线，“○”标记表示现有技术中存在B掺杂杂质损失的关系曲线，“◆”标记表示本发明补充了B掺杂杂质损失后的关系曲线。
图10显示为现有技术和本发明中轻掺杂源漏延伸区的掺杂浓度与工作电阻（Ron）关系对比图，其中，“■”标记表示现有技术中存在B掺杂杂质损失的关系图，“▲”标记表示本发明补充了B掺杂杂质损失后的关系图。
元件标号说明
1半导体衬底
2栅区域
21栅介质层
22栅极
23侧墙结构
31第一保护侧墙
32第二保护侧墙
4沟槽
5轻掺杂源漏延伸区
51流失B掺杂杂质的区域
6袋形注入区
71应力填充层
72应力保持层
8源区、漏区
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图1至图10。需要说明的是，以下具体实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
为了进一步提高沟道区的载流子迁移率，降低短沟道效应，现有技术中，采用Σ型SiGe源、漏区对沟道施加压应力进而提高PMOS的沟道迁移率，具体地，在形成B掺杂LDD结构及袋形注入区后，在栅区域两侧沉积SiGe沟槽刻蚀保护侧墙，之后刻蚀出Σ型沟槽，而后SiGe填充Σ型沟槽形成该Σ型SiGe源、漏区。
不过，由于SiGe沟槽刻蚀保护侧墙的沉积过程一般在高温下进行，进一步，随着晶体管栅极长度的持续缩小，氧化增强扩散影响B离子在硅和二氧化硅中的扩散以及分凝系数的改变，容易导致形成的LDD结构中B掺杂杂质从LDD结构中流失；同时，外延SiGe时气体成分中的氢也会导硅中B掺杂杂质的损失。而LDD结构中的B掺杂损耗导致沟道区与源、漏区的电阻升高，从而抬高沟道区的电场，降低工作电流，影响PMOS晶体管的工作性能。
有鉴于此，本发明提供了一种PMOS晶体管的制备方法，本发明在形成应力填充层之后及对其进行源漏注入之前，增加对栅区域下方邻接源、漏区的区域进行B离子注入，形成轻掺杂源漏延伸区，进一步，对该区域进行C离子注入，将离子注入B掺杂杂质固定于所述轻掺杂源漏延伸区中，进而降低沟道区与源、漏区的电阻，降低沟道区的电场，提高工作电流，改善PMOS晶体管的工作性能。以下将详细阐述本发明的PMOS晶体管的制备方法的实施方式，使本领域技术人员不需要创造性劳动即可理解本发明的PMOS晶体管的制备方法。
实施例一
如图1至图6所示，本发明提供一种PMOS晶体管的制备方法，至少包括以下步骤：
首先执行步骤1），如图1所示，提供一半导体衬底1，在所述半导体衬底1上制备栅区域2，所述栅区域2包括栅介质层21和位于所述栅介质层21上的栅极22，进一步，所述栅区域2还包括位于所述栅介质层21及栅极22两侧的侧墙结构23。所述半导体衬底1的材料为Si、Si1-xCx或Si1-x-yGeyCx，其中，x的范围为0.01~0.1，y的范围为0.1~0.3，在本实施例中，所述半导体衬底1为Si，所述栅区域2包括栅介质层21、多晶硅栅极22和侧墙结构23。
需要说明的是，所述栅区域并不局限于本实施例中的情况，所述栅区域中栅介质层还可以为高K（high K）栅极电介质，此时位于该栅介质层上的栅极为金属栅极，同时，这种高K栅极电介质及金属栅极形成的栅区域中可以不形成侧墙结构。接着执行步骤2）。
在步骤2）中，在所述栅区域2两侧沉积第一保护侧墙31，以在后续刻蚀沟槽时对栅区域2进行保护。
需要说明的是，所述步骤2）在沉积所述第一保护侧墙31之前，还包括对所述栅区域2下方邻接预制备源、漏区的区域进行B离子轻掺杂注入的步骤，其中，步骤2）中B离子注入的能量为0.5~5KeV，B离子注入的剂量为5E14~2E15cm-2；所述B离子注入时与半导体衬底1的法线夹角为0~7°。
需要进一步说明的是，在所述步骤2）沉积所述第一保护侧墙之前，还包括在预制备轻掺杂源漏延伸区的附近形成袋形注入区6（Pocket /halo）的步骤。其中，所述袋状注入区6包围预制备的轻掺杂源漏延伸区；形成所述袋形注入区6时注入掺杂离子为P离子或As离子；掺杂离子注入时，与半导体衬底的法线夹角为20~35°。
需要指出的是，当所述步骤2）中包括B离子轻掺杂注入及形成袋形注入区时，并没有限定所述B离子轻掺杂注入及形成袋形注入区之间的先后顺序。
需要特别说明的是，所述步骤2）中形成袋形注入区6不局限于该步骤2）中，在另一实施例中，也可以在后续步骤6）中形成袋形注入区6，亦即并没有限定形成袋形注入区6与B离子轻掺杂注入的先后顺序。
在本实施例中，如图2A及图2B所示，先对所述栅区域2下方邻接预制备源、漏区的区域进行B离子轻掺杂注入，形成轻掺杂源漏延伸区5，其中，步骤2）中B离子注入的能量为1~3KeV，B离子注入的剂量为8E14~1E15cm-2；所述B离子注入时与半导体衬底1的法线夹角为0°，亦即垂直所述半导体衬底1进行B离子注入；而后，在所述轻掺杂源漏延伸区5的附近注入P离子形成包围轻掺杂源漏延伸区5的袋形注入区6，其中，注入P离子时与半导体衬底的法线夹角为25~30°；之后，在所述栅区域2两侧沉积第一保护侧墙31，以在后续步骤4）中刻蚀沟槽时对栅区域2进行保护，所述第一保护侧墙31中包括二氧化硅。
由图2A及图2B中可以看出，因为沉积第一保护侧墙31是在B离子轻掺杂注入或及形成袋形注入区6之后进行的，且沉积过程一般在高温下进行，进一步，随着晶体管栅极长度的持续缩小，氧化增强扩散影响B离子在硅衬底和第一保护侧墙31的二氧化硅中的扩散以及分凝系数的改变，因此，容易导致所述轻掺杂源漏延伸区5中的区域51的B掺杂杂质扩散至第一保护侧墙31中，造成轻掺杂源漏延伸区5中的B掺杂杂质的流失。接着执行步骤3）。
在步骤3）中，采用湿法刻蚀或干法刻蚀配合湿法刻蚀，在所述栅区域2两侧的所述半导体衬底1内刻蚀出沟槽4。其中，所述湿法刻蚀时采用氢卤酸或醋酸溶液等，所述氢卤酸至少包括氢氟酸或氢溴酸；所述干法刻蚀至少包括反应离子刻蚀或感应耦合等离子体刻蚀等；所述沟槽4的形状未限制，可以为U型、V型或Σ型沟槽等。
在本实施例中，如图3所示，先采用反应离子刻蚀而后进行氢氟酸湿法刻蚀，以在所述栅区域2两侧的所述半导体衬底1内刻蚀出Σ型沟槽4，其中，仍保留部分轻掺杂源漏延伸区5及袋形注入区6，其中，被保留的部分轻掺杂源漏延伸区5主要为已流失B掺杂杂质的区域51。接着执行步骤4）。
在步骤4）中，如图4所示，在所述沟槽内外延生长应力填充层71以填充满所述沟槽4。需要说明的是，在填充满所述沟槽4后继续外延生长，以形成高出所述半导体衬底1表面的应力保持层72，用于对外延生长的应力填充层71进行应力保持，所述应力保持层72的厚度为10~30nm，在本实施例中，所述应力保持层72优选15nm；外延生长所述应力填充层71或应力保持层72时通入的掺杂源为含Ge的第一掺杂源，以增加预制备的源漏区对沟道区产生的应力；外延生长所述应力填充层71或应力保持层72时通入的掺杂源还包括含B元素的第二掺杂源，以降低以预制备的源区和漏区的电阻；进一步，还可以逐渐增加所述掺杂源（第一掺杂源和或第二掺杂源）的浓度，使所述应力填充层在外延生长时由外层至内层的掺杂浓度逐层增加，而后进行退火。
在本实施例中，在温度为500~800℃时，通入含Ge元素的第一掺杂源和含B元素的第二掺杂源，其中，通入第一掺杂源的流量为0.1~1slm，通入第一掺杂源的时间为100~1500s，通入第二掺杂源的流量为0.1~1slm，通入第二掺杂源的时间为50~1200s，从而在所述半导体衬底1（Si）的沟槽4中外延生长掺杂有Ge和B元素的应力填充层71及应力保持层72，而后进行退火。
需要指出的是，由于前述步骤3）中，在区域51中存在B掺杂杂质的流失，现有技术中直接在此基础上形成源、漏区，则导致预制备的沟道区与源、漏区的电阻升高，从而抬高沟道区的电场，降低工作电流，影响PMOS晶体管的工作性能。有鉴于此，本发明需要在步骤4）之后且未进行源、漏区注入之前，增加步骤5）及步骤6），以改善该B掺杂杂质的流失引发的问题。
如图5A和图5B所示，在步骤5）中，去除所述第一保护侧墙31，在所述栅区域2两侧形成栅区域2与应力填充层71之间的窗口；在步骤6）中通过所述窗口，对所述栅区域下方邻接预制备源、漏区的区域进行B离子注入，而后进行退火，以补充形成第一保护侧墙31时区域51处的B掺杂杂质的流失，进而形成轻掺杂源漏延伸区5，其中，所述步骤6）中B离子注入的能量为4~10KeV，B离子注入的剂量为1E15~3E15cm-2，所述B离子注入时与半导体衬底的法线夹角为0~7°。
需要说明的是，所述步骤6）还包括通过所述窗口对所述栅区域2下方邻接预制备源、漏区的区域进行C离子注入，以将B掺杂杂质固定于轻掺杂源漏延伸区5中，防止由于氧化增强扩散或后续沉积第二保护侧墙时引发B掺杂杂质的流失，其中，C离子注入时，与半导体衬底的法线夹角为0~7°，其注入的能量为1~8KeV，注入的剂量为5E13~1E15cm-2。
需要特别指出的是，所述步骤6）中包括B离子轻掺杂注入和C离子注入时，并没有限定二中的先后顺序；进一步，在另一实施例中，形成袋形注入区6也可以在所述步骤6）中进行，此时，步骤6）中并没有限定形成袋形注入区6、B离子轻掺杂注入和C离子注入三者之间的先后顺序。
在本实施例中，由于实施例一在步骤4）形成应力填充层之后以及步骤7）对应力填充层进行源漏注入之前增加步骤5）和步骤6），亦即增加对栅区域2下方邻接源、漏区的区域进行B离子注入，形成轻掺杂源漏延伸区5，进一步，对该区域进行C离子注入，将离子注入B掺杂杂质固定于所述轻掺杂源漏延伸区5中，从而补充该轻掺杂源漏延伸区5中由于氧化增强扩散和沉积第一保护侧墙31而导致的B离子掺杂流失，进而降低沟道区与源、漏区的电阻，降低沟道区的电场，提高工作电流，改善PMOS晶体管的工作性能。接着执行步骤7）。
在步骤7）中，如图6所示，在所述栅区域2两侧沉积第二保护侧墙32并填充满所述窗口，而后以所述栅区域2及第二保护侧墙32为掩膜，对位于栅区域2两侧且形成有所述应力填充层71的半导体衬底1进行B离子注入形成源区8及漏区8，其中，步骤7）中的离子注入的能量为3~10KeV，离子注入的剂量为3E13~2E15cm-2。
需要说明的是，该步骤7）的离子注入为多步离子注入，其中，首先进行控制结深的离子注入，在本实施例中，该控制结深的离子注入的能量为7KeV，注入的剂量为5E13cm-2；而后再以4KeV的能量及2E15 cm-2 的剂量进行第二次离子注入，以形成源区8及漏区8。
需要进一步说明的是，本实施例制备的晶体管为PMOS，则步骤7）中注入的离子为B离子。
如图9所示，其显示为理想状态、现有技术和本发明中漏区工作电流（IDSAT）与漏电流（IOFF）的关系曲线对比图，其中，“△”标记表示理想状态不存在B掺杂杂质损失的关系曲线，“○”标记表示现有技术中存在B掺杂杂质损失的关系曲线，“◆”标记表示本发明补充了B掺杂杂质损失后的关系曲线。对比图9中理想状态与现有技术的关系曲线可知，由于B掺杂杂质损失后，在同样的漏电流的情况下，工作电流有所减小，使器件性能降低；进一步，对比本发明与现有技术的关系曲线可知，由于本发明补充了B掺杂杂质的损失，因此，本发明基本上将现有技术中在同一程度的漏电流对应的工作电流提高至理想状态附近，亦即相对于现有技术，本发明提高了工作电流，改善了器件性能。
如图10所示，其显示为现有技术和本发明中轻掺杂源漏延伸区的掺杂浓度与工作电阻（Ron）的关系对比图，其中，“■”标记表示现有技术中存在B掺杂杂质损失的关系图，“▲”标记表示本发明补充了B掺杂杂质损失后的关系图，且该关系图为本发明进行优化后的一组关系图。由图10可知，本发明通过增加不同剂量的B离子注入，同时选择性注入C离子阻止B离子的流失到源漏注入时需要的第二保护侧墙中，提高了轻掺杂源漏延伸区的掺杂浓度，从而降低了工作电阻。
综上，本实施例一在形成应力填充层之后及对其进行源漏注入之前，增加对栅区域下方邻接源、漏区的区域进行B离子注入，形成轻掺杂源漏延伸区，进一步，对该区域进行C离子注入，将离子注入B掺杂杂质固定于所述轻掺杂源漏延伸区中，从而补充该轻掺杂源漏延伸区由于氧化增强扩散和沉积第一保护侧墙而导致的B离子掺杂流失，进而降低沟道区与源、漏区的电阻，降低沟道区的电场，提高工作电流，改善PMOS晶体管的工作性能。
不过，实施例一是在现有技术的基础上进行的改进，但本发明并不局限于此，出于节省工艺步骤、提高效率及节约成本的考虑，本发明还提出优选的技术方案，如下实施例二所述。
实施例二
实施例二与实施例一的技术方案基本相同，不同之处仅在于：实施例一中，步骤2）中已在沉积第一保护侧墙前进行了B离子轻掺杂注入，步骤6）的B离子注入是为了补充沉积第一保护侧墙时的B离子流失，再次形成轻掺杂源漏延伸区；而在本实施例二中，步骤2）中先不进行B离子轻掺杂注入，直接在步骤6）中进行一次性地B离子注入形成轻掺杂源漏延伸区，其余相同之处在此不再一一赘述，具体相同之处请参阅实施例一的相关描述。
首先执行与实施例一相同的步骤1）。接着执行步骤2）。
本实施例二的步骤2）中，在所述栅区域2两侧沉积第一保护侧墙31，以在后续刻蚀沟槽时对栅区域2进行保护。
需要指出的是，与实施例一相同的是，形成袋形注入区6可以在步骤2）中进行也可以在步骤6）中进行，相关陈述请参阅实施例一，在此不再一一赘述。在本实施例二中，形成袋形注入区6是在步骤2）中沉积第一保护侧墙31之前进行的。
接着执行与实施例一类似的步骤3）和步骤4），不同之处仅在于，如图7及图8所示，在本实施例二中，在步骤3）中刻蚀Σ型沟槽4后以及步骤4）外延生长应力填充层71和应力保持层72后，只保留部分袋形注入区6，而不存在实施例一中部分已流失B掺杂杂质的轻掺杂源漏延伸区。
接着执行与实施例一中基本相同的步骤5）和步骤6），不同之处仅在于：本实施例二的步骤6）中是一次性进行B离子注入，形成轻掺杂源漏延伸区5，其不同于实施例一中的步骤6）的B离子注入：在实施例一中，步骤6）的B离子注入是用以补充形成第一保护侧墙31时区域51处的B掺杂杂质的流失。
不过，实施例一与实施例二都是在所述栅区域2下方邻接预制备源、漏区的区域形成轻掺杂源漏延伸区5，进一步，对该轻掺杂源漏延伸区5进行C离子注入，从而降低沟道区与源、漏区的电阻，降低沟道区的电场，提高工作电流，改善PMOS晶体管的工作性能。接着执行与实施例一相同的步骤7）。
综上所述，本实施例二在形成应力填充层之后及对其进行源漏注入之前，增加对栅区域下方邻接源、漏区的区域进行B离子注入，形成轻掺杂源漏延伸区，进一步，对该区域进行C离子注入，将离子注入B掺杂杂质固定于所述轻掺杂源漏延伸区中，进而降低沟道区与源、漏区的电阻，降低沟道区的电场，提高工作电流，改善PMOS晶体管的工作性能；同时，相较于改进现有技术的实施例一（补充轻掺杂源漏延伸区中流失的B掺杂杂质）而言，本实施例二采用一次性B离子注入，因此本实施例二也达到节省工艺步骤、提高效率及节约成本的目的。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (8)
1.一种PMOS晶体管的制备方法，其特征在于，所述制备方法至少包括以下步骤：
1)提供一半导体衬底，在所述半导体衬底上制备栅区域；
2)在所述栅区域两侧沉积第一保护侧墙；其中，在所述步骤2)沉积所述第一保护侧墙之前还包括对所述栅区域下方邻接预制备源、漏区的区域进行第一次B离子轻掺杂注入的步骤，其中，第一次B离子轻掺杂注入的能量为0.5～3KeV，第一次B离子轻掺杂注入的剂量为8E14～2E15cm-2；
3)在所述栅区域两侧的所述半导体衬底内刻蚀出沟槽；
4)在所述沟槽内外延生长应力填充层以填充满所述沟槽；
5)去除所述第一保护侧墙，在所述栅区域两侧形成栅区域与应力填充层之间的窗口；
6)通过所述窗口，对所述栅区域下方邻接预制备源、漏区的区域进行第二次B离子轻掺杂注入，形成轻掺杂源漏延伸区，其中，第二次B离子轻掺杂注入的能量为4KeV，第二次B离子轻掺杂注入的剂量为1E15～3E15cm-2；
7)在所述栅区域两侧沉积第二保护侧墙，而后以所述栅区域及第二保护侧墙为掩膜，对位于栅区域两侧且形成有所述应力填充层的半导体衬底进行离子注入形成源区及漏区；
其中，所述步骤4)中外延生长所述应力填充层时通入的掺杂源为含Ge元素的第一掺杂源和含B元素的第二掺杂源，所述应力填充层在外延生长时由外层至内层的掺杂浓度逐层增加；所述步骤6)还包括通过所述窗口对所述栅区域下方邻接预制备源、漏区的区域进行C离子注入，以将所述B离子固定于所述轻掺杂源漏延伸区中，从而防止氧化增强扩散或后续沉积所述第二保护侧墙时引发的所述B离子流失。
2.根据权利要求1所述的PMOS晶体管的制备方法，其特征在于：所述B离子注入时与半导体衬底的法线夹角为0～7°。
3.根据权利要求1所述的PMOS晶体管的制备方法，其特征在于：在所述步骤2)中沉积所述第一保护侧墙之前或者在所述步骤6)中，还包括在预制备轻掺杂源漏延伸区的附近形成袋形注入区的步骤，其中，所述袋状注入区包围预制备的轻掺杂源漏延伸区。
4.根据权利要求3所述的PMOS晶体管的制备方法，其特征在于：形成所述袋形注入区时入掺杂离子为P离子或As离子；掺杂离子注入时，与半导体衬底的法线夹角为20～35°。
5.根据权利要求1所述的PMOS晶体管的制备方法，其特征在于：C离子注入时，与半导体衬底的法线夹角为0～7°，其注入的能量为1～8KeV，注入的剂量为5E13～1E15cm-2。
6.根据权利要求1所述的PMOS晶体管的制备方法，其特征在于：所述步骤4)中外延生长应力填充层填充满所述沟槽后继续外延生长。
7.根据权利要求1所述的PMOS晶体管的制备方法，其特征在于：所述栅区域包括栅介质层和位于所述栅介质层上的栅极。
8.根据权利要求1所述的PMOS晶体管的制备方法，其特征在于：所述半导体衬底的材料为Si、Si1-xCx，Si1-x-yGeyCx，其中，x的范围为0.01～0.1，y的范围为0.1～0.3。
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