CN106548943A - 晶体管及其形成方法 - Google Patents
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Abstract
一种晶体管及其形成方法，其中，晶体管的形成方法，包括：提供包括相邻接的第一区域、第二区域和第三区域的半导体衬底；进行阱区离子注入，在所述半导体衬底内形成阱区；进行阈值电压调整离子注入，在第二区域中的阱区表面内形成第一掺杂区；在所述第一区域的半导体衬底上形成栅极结构；进行浅掺杂离子注入，在栅极结构一侧的第二区域的半导体衬底内形成浅掺杂源区，在栅极结构另一侧的第三区域的半导体衬底内形成浅掺杂漏区；在浅掺杂源区上形成抬高源区，在浅掺杂漏区上形成抬高漏区。本发明的方法减小了源区和漏区与沟道区以及衬底之间的寄生电容。
Description
技术领域
本发明涉及半导体制作领域，特别涉及一种晶体管的形成方法。
背景技术
金属-氧化物-半导体(MOS)晶体管是半导体制造中的最基本器件，其广泛适用于各种集成电路中，根据主要载流子以及制造时的掺杂类型不同，分为NMOS和PMOS晶体管。
现有技术提供了一种MOS晶体管的制作方法。请参考图1至图3所示的现有技术的MOS晶体管的形成过程的剖面结构示意图。
请参考图1，提供半导体基底100，在所述半导体基底100内形成隔离结构101，所述隔离结构101之间的半导体基底100为有源区，在所述有源区内形成阱区(未示出)；通过第一离子注入在阱区表面掺杂杂质离子，以调节后续形成的晶体管的阈值电压。
然后，在所述隔离结构101之间的半导体基底100上依次形成栅介质层102和栅电极103，所述栅介质层102和栅电极103构成栅极结构。
继续参考图1，进行氧化工艺，形成覆盖所述栅极结构的氧化层104。
参考图2，进行浅掺杂离子注入(LDD)，在栅极结构两侧的半导体基底100内依次形成源/漏延伸区105。
参考图3，在栅极结构两侧的侧壁上形成栅极结构的侧墙111；以所述栅极结构为掩膜，进行栅极结构两侧的阱区进行深掺杂离子注入，深掺杂离子注入的能量和剂量大于浅掺杂离子注入的能量和剂量，在栅极结构两侧的阱区内形成源区112和漏区113，所述源区112和漏区113的深度大于源/漏延伸区105的深度。
然而，现有技术形成的晶体管的性能仍有待提高。
发明内容
本发明解决的问题是怎样减小晶体管源区和漏区与沟道区以及半导体衬底之间或者漏区与沟道区以及半导体衬底之间的寄生电容。
为解决上述问题，本发明提供一种晶体管的形成方法，包括：提供半导体衬底，所述半导体衬底包括相邻接的第一区域、第二区域和第三区域，第二区域和第三区域分别位于第一区域的两侧；进行阱区离子注入，在所述第一区域、第二区域和第三区域的半导体衬底内形成阱区；在所述第一区域的半导体衬底上形成栅极结构；进行阈值电压调整离子注入，在第二区域中的阱区表面内形成第一掺杂区，所述第一掺杂区的掺杂类型与阱区的掺杂类型相同；进行浅掺杂离子注入，在栅极结构一侧的第二区域的半导体衬底内形成浅掺杂源区，在栅极结构另一侧的第三区域的半导体衬底内形成浅掺杂漏区，所述浅掺杂源区和浅掺杂漏区的掺杂类型与阱区的掺杂类型相反；在浅掺杂源区上形成抬高源区，抬高源区中掺杂有杂质离子，抬高源区的顶部表面高于半导体衬底的表面，所述抬高源区和浅掺杂源区构成源区，在浅掺杂漏区上形成抬高漏区，抬高漏区中掺杂有杂质离子，抬高漏区的顶部表面高于半导体衬底的表面，所述抬高漏区和浅掺杂漏区构成漏区。
可选的，在形成栅极结构之前形成第一掺杂区，所述第一掺杂区的形成过程为：进行阈值电压调整离子注入之前，在所述半导体衬底表面形成掩膜层，所述掩膜层中具有暴露出第二区域的半导体衬底表面的第一开口；在形成掩膜层后，以所述掩膜层为掩膜，沿第一开口对第一区域的半导体衬底进行阈值电压调整离子注入，在第二区域的阱区表面内形成第一掺杂区。
可选的，在形成栅极结构之后形成第一掺杂区，所述第一掺杂区的形成过程为：进行阈值电压调整离子注入之前，形成覆盖所述栅极结构顶部表面以及第三区域半导体衬底的掩膜，所述掩膜层中具有暴露出第二区域的半导体衬底表面的第一开口；在形成掩膜层后，以所述掩膜层和栅极结构为掩膜，沿第一开口对第一区域的半导体衬底进行阈值电压调整离子注入，在第二区域的阱区表面内形成第一掺杂区。
可选的，形成的晶体管为NMOS晶体管时，所述阱区和第一掺杂区的掺杂类型为P型，所述浅掺杂源区、浅掺杂漏区、抬高源区和抬高漏区的掺杂类型为N型，所述阈值电压调整离子注入注入的P型杂质离子为硼离子或铟 离子，注入杂质离子的剂量范围为1E12～4E13atom/cm2，注入角度为0～20度，注入硼离子时的能量范围为4～30Kev，注入铟离子时的能量范围为30～300Kev；所述浅掺杂离子注入的N型杂质离子为磷离子或砷离子中的一种或两种，注入砷离子时的能量为3～60Kev，剂量为3E13～2E15atom/cm2，注入角度为0～45度，注入磷离子时的能量为3～80Kev，剂量为2E13～5E14atom/cm2，注入角度为0～45度。
可选的，形成的晶体管为PMOS晶体管时，所述阱区和第一掺杂区的掺杂类型为N型，所述浅掺杂源区、浅掺杂漏区、抬高源区和抬高漏区的掺杂类型为P型，所述阈值电压调整离子注入注入的N型杂质离子为磷离子或砷离子，注入杂质离子的剂量范围为1E12～4E13atom/cm2，注入角度为0～20度，注入硼离子时的能量范围为10～70Kev，注入砷离子时的能量范围为20～140Kev；所述浅掺杂离子注入的P型杂质离子为硼离子或铟离子中的一种或两种，注入硼离子时的能量为3～30Kev，剂量为3E13～2E15atom/cm2，注入角度为0～45度，注入铟离子时的能量为20～80Kev，剂量为1E13～5E13atom/cm2，注入角度为0～45度。
可选的，抬高源区和抬高漏区的掺杂类型与浅掺杂源区和浅掺杂漏区的掺杂类型相同，所述抬高源区和抬高漏区的厚度为30～100nm，抬高源区和抬高漏区中的杂质离子活化浓度为1E20～5E20atom/cm3。
可选的，所述抬高源区和抬高漏区形成工艺为原位掺杂选择性外延工艺。
可选的，所述抬高源区和抬高漏区的形成工艺为：在所述浅掺杂源区上形成第一外延层；在所述浅掺杂漏区上形成第二外延层；进行第一离子注入，在第一外延层掺杂杂质离子，形成抬高源区，在第二外延层中掺杂杂质离子，形成抬高漏区，其中，第一离子注入注入N型杂质离子时，N型杂质离子包括磷离子，注入的能量为4～12Kev，注入剂量为2E15～2E16atom/cm2，第一离子注入注入P型杂质离子，P型杂质离子包括硼离子，注入的能量为2～8Kev，注入剂量为2E15～2E16atom/cm2。
本发明还提供了一种晶体管，包括：
半导体衬底，所述半导体衬底包括相邻接的第一区域、第二区域和第三区域，第二区域和第三区域分别位于第一区域的两侧；
位于第一区域、第二区域和第三区域的半导体衬底内的阱区；
位于所述第一区域的半导体衬底上的栅极结构；
位于第二区域中的阱区表面内的第一掺杂区，所述第一掺杂区的掺杂类型与阱区的掺杂类型相同；
位于栅极结构一侧的第二区域的半导体衬底内的浅掺杂源区，位于栅极结构另一侧的第三区域的半导体衬底内的浅掺杂漏区，所述浅掺杂源区和浅掺杂漏区的掺杂类型与阱区的掺杂类型相反；
位于浅掺杂源区上的抬高源区，抬高源区中掺杂有杂质离子，抬高源区的顶部表面高于半导体衬底的表面，所述抬高源区和浅掺杂源区构成源区；
位于浅掺杂漏区上的抬高漏区，抬高漏区中掺杂有杂质离子，抬高漏区的顶部表面高于半导体衬底的表面，所述抬高漏区和浅掺杂漏区构成漏区。
可选的，所述第一掺杂区的深度为30～200nm，第一掺杂区中杂质离子的浓度为1E17～5E18atom/cm3。
可选的，所述浅掺杂源区和浅掺杂漏区的掺杂类型与阱区的掺杂类型相反，所述浅掺杂源区和浅掺杂漏区的深度为15～50nm，浅掺杂源区和浅掺杂漏区中杂质离子浓度为3E18～3E20atom/cm3；抬高源区和抬高漏区的掺杂类型与浅掺杂源区和浅掺杂漏区的掺杂类型相同，所述抬高源区和抬高漏区的厚度为30～100nm，抬高源区和抬高漏区中的杂质离子浓度为1E20～5E20atom/cm3。
可选的，当所述晶体管为NMOS晶体管时，所述阱区和第一掺杂区的掺杂类型为P型，所述浅掺杂源区、浅掺杂漏区、抬高源区和抬高漏区的掺杂类型为N型；当所述晶体管为PMOS晶体管时，所述阱区和第一掺杂区的掺杂类型为N型，所述浅掺杂源区、浅掺杂漏区、抬高源区和抬高漏区的掺杂类型为P型。
与现有技术相比，本发明的技术方案具有以下优点：
本发明的晶体管的形成方法，在所述第一区域、第二区域和第三区域的半导体衬底内形成阱区；进行阈值电压调整离子注入，在第二区域中的阱区表面内形成第一掺杂区，所述第一掺杂区的掺杂类型与阱区的掺杂类型相同；在所述第一区域的半导体衬底上形成栅极结构；进行浅掺杂离子注入，在栅极结构一侧的第二区域的半导体衬底内形成浅掺杂源区，在栅极结构另一侧的第三区域的半导体衬底内形成浅掺杂漏区；在浅掺杂源区上形成抬高源区，抬高源区中掺杂有杂质离子，抬高源区的顶部表面高于半导体衬底的表面；在浅掺杂漏区上形成抬高漏区，抬高漏区中掺杂有杂质离子，抬高漏区的顶部表面高于半导体衬底的表面。本发明晶体管的方法，在所述第一区域、第二区域和第三区域的半导体衬底内形成阱区后，然后进行阈值电压调整离子注入，在第二区域中的阱区表面内形成第一掺杂区，以调节形成的晶体管的阈值电压以及防止短沟道效应，进行阈值电压调整离子注入时，阈值电压调整离子注入注入的对象只是第二区域的阱区，第一区域和第三区域的阱区表面不会被注入杂质离子，因此第一区域的源区和第三区域的漏区的杂质离子浓度相对于现有技术晶体管的源区和漏区的杂质离子浓度减小，从而减小了漏区与沟道区以及半导体衬底之间的寄生电容之间的寄生电容，提高了晶体管的开关速率。另外，本发明形成的漏区包括抬高漏区和浅掺杂漏区，源区包括所述抬高源区和浅掺杂源区，抬高源区和抬高漏区位于第二区域和第三区域的半导体衬底表面上，浅掺杂源区和浅掺杂漏区位于阱区内，通过浅掺杂离子注入工艺形成，浅掺杂源区和浅掺杂漏区深度可以较浅，因而减小了漏区和源区与沟道区之间的接触面积以及漏区和源区与半导体衬底之间的接触面积，从而减小了漏区和源区与沟道区之间的寄生电容以及漏区和源区与半导体衬底之间的寄生电容的大小，所述抬高源区和抬高漏区位于半导体衬底表面上，使得杂质离子控制在抬高源区和抬高漏区内，防止形成的源区和漏区时掺杂的杂质离子在半导体衬底内扩散的较深，而增加源区和漏区与沟道区的接触面积。
进一步，先形成栅极结构后形成第一掺杂区206，在进行阈值电压调整离子注入时，可以以栅极结构为掩膜，提高了形成的第一掺杂区206相对于栅极结构的位置精度。
本发明的晶体管，所述第一掺杂区仅位于第二区域阱区内，减小了第一区域和第三区域的杂质离子浓度，从而减小了沟道区与漏区和源区之间的寄生电容之间的寄生电容，提高了晶体管的开关速率。另外，漏区包括抬高漏区和浅掺杂漏区，源区包括所述抬高源区和浅掺杂源区，浅掺杂源区和浅掺杂漏区位于阱区内，浅掺杂源区和浅掺杂漏区深度可以较浅，抬高源区位于第二区域的半导体衬底上，抬高漏区位于第三区域的半导体衬底上，因而减小了漏区和沟道区的接触面积，从而减小了漏区和沟道区之间的寄生电容的大小，所述抬高源区和抬高漏区位于半导体衬底表面上，所述抬高源区和抬高漏区为晶体管工作时通过足够的载流子。
附图说明
图1至图3所示的现有技术的MOS晶体管的形成过程的剖面结构示意图；
图4～图9为本发明一实施例晶体管形成过程的剖面结构示意图；
图10～图13为本发明另一实施例晶体管的形成过程的剖面结构示意图。
具体实施方式
如背景技术所言，现有技术的形成的晶体管的性能仍有待提高，比如，晶体管作为开关器件应用时，晶体管的开关速率和开关损耗是评价晶体管性能的两个重要指标，现有的晶体管作为开关器件时，还存在开关速率慢，开关损耗大等问题。
研究发现，晶体管的开关速率和开关损耗与晶体管的漏极和沟道区之间的寄生电容密切相关，源区与沟道区之间的寄生电容或者漏极与沟道区之间的寄生电容越大，晶体管的开关速率就越慢，并且开关损耗越大。对现有技术的晶体管的形成工艺进行进一步研究发现，源区与沟道区之间的寄生电容或者漏极与沟道区之间的寄生电容较大主要有两方面的原因：一方面，在半导体衬底中形成阱区后，通过离子注入对阱区的表面进行掺杂以调节后续形成的晶体管的阈值电压，在进行第一离子注入之前在阱区表面是不会形成掩膜层，第一离子注入针对的是对整个阱区的表面，后续在栅极结构两侧的阱区内形成源区和漏区时，第一离子注入注入的杂质离子也会位于漏区和源 区，因而第一离子注入注入的杂质离子会增大漏区的杂质离子浓度，使得源区和漏区相对于沟道区之间的寄生电容会增大；另一方面，现有技术的形成的漏区的深度较深，因而漏区与沟道区的接触面积也较大，使得漏区和沟道区之间的寄生电容也较大。对现有的技术形成的晶体管进行再进一步研究发现，相对于源区与沟道区之间的寄生电容，漏区与沟道区之间的寄生电容对晶体管的开关速率和开关损耗的影响更大，其原因在晶体管工作时需要在漏极施加的为高电压，完成零电压(或低电压)向高电压的反转时，漏区与沟道区之间的寄生电容充放电时间会很长，因而开关速率降低、开关损耗增加。
为此，本发明提供了一种晶体管及其形成方法，其中本发明晶体管的形成方法，在所述第一区域、第二区域和第三区域的半导体衬底内形成阱区后，然后进行阈值电压调整离子注入，在第二区域中的阱区表面内形成第一掺杂区，以调节形成的晶体管的阈值电压，进行阈值电压调整离子注入时，阈值电压调整离子注入注入的对象只是第二区域的阱区，第一区域和第三区域的阱区表面不会被注入杂质离子，因此第一区域的源区和第三区域的漏区的杂质离子浓度相对于现有技术晶体管的源区和漏区的杂质离子浓度减小，从而减小了漏区与沟道区以及半导体衬底之间的寄生电容之间的寄生电容，提高了晶体管的开关速率。另外，本发明形成的漏区包括抬高漏区和浅掺杂漏区，源区包括所述抬高源区和浅掺杂源区，抬高源区和抬高漏区位于第二区域和第三区域的半导体衬底表面上，浅掺杂源区和浅掺杂漏区位于阱区内，通过浅掺杂离子注入工艺形成，浅掺杂源区和浅掺杂漏区深度可以较浅，因而减小了漏区和源区与沟道区之间的接触面积以及漏区和源区与半导体衬底之间的接触面积，从而减小了漏区和源区与沟道区之间的寄生电容以及漏区和源区与半导体衬底之间的寄生电容的大小，所述抬高源区和抬高漏区位于半导体衬底表面上，使得杂质离子控制在抬高源区和抬高漏区内，防止形成的源区和漏区时掺杂的杂质离子在半导体衬底内扩散的较深，而增加源区和漏区与沟道区的接触面积。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。在详述本发明实施例时，为便于说明，示意图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应 限制本发明的保护范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
图4～图9为本发明一实施例晶体管形成过程的剖面结构示意图。
请参考图4，提供半导体衬底200，所述半导体衬底200包括相邻接的第一区域11、第二区域12和第三区域13，第二区域12和第三区域13分别位于第一区域11的两侧；进行阱区离子注入，在所述第一区域11、第二区域12和第三区域13的半导体衬底200内形成阱区203。
所述半导体衬底200的可以为单晶硅(Si)、单晶锗(Ge)、或硅锗(GeSi)、碳化硅(SiC)；也可以是绝缘体上硅(SOI)，绝缘体上锗(GOI)；或者还可以为其它的材料，例如砷化镓等Ⅲ-Ⅴ族化合物。本实施例中，所述半导体衬底200的材料为单晶硅。
所述半导体衬底200包括相邻接的第一区域11、第二区域12和第三区域13，第一区域11的半导体衬底200后续形成晶体管的沟道区，所述第二区域12的半导体衬底后续形成晶体管的浅掺杂源区，第三区域13的半导体衬底200后续形成晶体管的浅掺杂漏区。
通过阱区离子注入在半导体衬底200中形成阱区203，根据形成的晶体管的类型的不同，向半导体衬底200中掺杂不同类型的杂质离子，形成阱区203。在一实施例中，当形成的晶体管为N型的晶体管时，所述阱区离子注入注入的杂质离子为P型杂质离子，所述P型杂质离子为硼离子、镓离子、铟离子中的一种或几种。在另一实施例中，当形成的晶体管为P型的晶体管时，所述阱区离子注入注入的杂质离子为N型的杂质离子，所述N型的杂质离子为磷离子、砷离子、镓离子中的一种或者几种。
所述半导体衬底200内还形成有隔离结构201，所述隔离结构201用于电学隔离相邻的有源区，本实施例中，所述隔离结构为浅沟槽隔离结构，所述隔离结构201的形成过程为：刻蚀所述半导体衬底200形成沟槽；形成覆 盖所述半导体衬底200表面的隔离材料层，所述隔离材料层填充满所述沟槽；采用化学机械研磨工艺去除半导体衬底200表面上的隔离材料层，在所述沟槽中形成隔离结构201。
所述隔离结构201可以在形成阱区203之后或之前形成。
参考图5，在所述半导体衬底200表面形成掩膜层204，所述掩膜层204中具有暴露出第二区域12的半导体衬底200表面的第一开口205。
所述掩膜层204在后续进行阈值电压调整离子注入时，防止第二区域12和第三区域13的阱区表面内也注入杂质离子。
所述掩膜层204可以单层或多层(≥2层)堆叠结构。在一实施例中，所述掩膜层204可以为双层堆叠结构，包括位于半导体衬底200表面上的第一掩膜层和位于第一掩膜层上的第二掩膜层。
本实施例中，所述掩膜层204的材料为光刻胶，通过曝光和显影工艺在所述掩膜层204中形成第一开口205。在本发明的其他实施例中，所述掩膜层204的材料还可以为氧化硅、氮化硅等。
在形成掩膜层204之前，在所述半导体衬底200表面形成保护层(图中未示出)，所述保护层在后续离子注入时，防止半导体衬底200产生的晶格损伤，并控制离子注入的隧道效应。在一实施例中，所述保护层的材料为氧化硅。
参考图6，在形成掩膜层204后，以所述掩膜层204为掩膜，沿第一开口205对第二区域12的半导体衬底200进行阈值电压调整离子注入，在第二区域12的阱区203表面内形成第一掺杂区206，所述第一掺杂区206的掺杂类型与阱区203的掺杂类型相同。
形成第一掺杂区206的目的是为了调节后续形成的晶体管的阈值电压以及防止短沟道效应。
本发明进行阈值电压调整离子注入之前，半导体衬底200的第一区域11和第三区域13被掩膜层204覆盖，因此在进行阈值电压调整离子注入时，杂质离子只会被注入到第二区域12的阱区203表面，而第一区域11和第三 区域13的阱区203表面内不会被注入杂质离子，因而后续在第二区域12和第三区域13的阱区内形成源区和漏区时，源区和漏区的杂质离子浓度不会因为阈值电压调整离子注入而增加，相对于现有技术的晶体管，源区和漏区的杂质离子浓度降低，有利于减小漏区和沟道区之间的寄生电容。
研究发现，形成第一掺杂区206时，阈值电压调整离子注入注入能量太低的话，注入的总剂量容易涨落，从而引起阈值的涨落，而且不能有效地阻隔源区和漏区之间的穿通；阈值电压调整离子注入注入能量太高的话，会有显著的横向分布，会增大结电容，而且需要很大的剂量才能有效地形成合理的阈值电压。
本实施例中，所述第一掺杂区206的掺杂类型与阱区203的掺杂类型相同。在一实施例中，当后续形成的晶体管为N型的晶体管时，阱区203的掺杂类型为P型，所述第一掺杂区206的掺杂类型也为P型，通过阈值电压调整离子注入向第二区域12的半导体衬底200注入P型杂质离子形成掺杂类型为P型的第一掺杂区206，所述P型杂质离子为硼离子或铟离子，注入杂质离子的剂量范围为1E12～4E13atom/cm2，注入角度为0～20度，注入硼离子时的能量范围为4～30Kev，注入铟离子时的能量范围为30～300Kev。
在另一实施例中，当后续形成的晶体管为P型的晶体管时，阱区203的掺杂类型为N型，所述第一掺杂区206的掺杂类型也为N型，通过阈值电压调整离子注入向第二区域12的半导体衬底200注入N型杂质离子形成掺杂类型为N型的第一掺杂区206，所述N型的杂质离子为磷离子或砷离子，注入杂质离子的剂量范围为1E12～4E13atom/cm2，注入角度为0～20度，注入硼离子时的能量范围为10～70Kev，注入砷离子时的能量范围为20～140Kev。
在一实施例中，形成的第一掺杂区206的深度为30～200nm，第一掺杂区206中杂质离子的浓度为1E17～5E18atom/cm3。
参考图7，在所述第一区域11的半导体衬底200上形成栅极结构。
所述栅极结构包括位于半导体衬底200上的栅介质层207，栅介质层207覆盖第一掺杂区206的表面、位于栅介质层207上的栅电极208。
所述栅极结构的两侧侧壁上还形成有侧墙209，所述侧墙在后续进行浅 掺杂离子注入时保护栅电极208。
所述栅极结构形成的具体过程为：形成覆盖所述半导体衬底200的栅介质材料层；在所述栅介质材料层上形成栅电极材料层；在所述栅电极材料层上形成掩膜层，所述掩膜层覆盖所述第一掺杂区206上的部分栅电极材料层；以所述掩膜层为掩膜刻蚀所述栅电极材料层和栅介质材料层；在半导体衬底200上形成栅介质层207、在栅介质层207上形成栅电极208。
本实施例中，所述栅介质层的材料为氧化硅，栅电极的材料为多晶硅。
在本发明的其他实施例中，所述栅极结构为金属栅极，所述栅介质层的材料可以为高K介电材料，所述栅电极的材料可以为金属。通过后栅工艺形成所述金属栅极，在此不再赘述。
参考图8，进行浅掺杂离子注入，在栅极结构一侧的第二区域12的半导体衬底200内形成浅掺杂源区211，在栅极结构另一侧的第三区域13的半导体衬底200内形成浅掺杂漏区210。
所述浅掺杂源区211位于第二区域12的阱区203内，所述浅掺杂漏区210位于第三区域13的阱区203内，浅掺杂源区211和浅掺杂漏区210的深度小于阱区203的深度。
本实施例中，浅掺杂源区211和浅掺杂漏区210的掺杂类型与阱区的掺杂类型相反。在一实施例中，当后续形成的晶体管为N型的晶体管时，阱区203的掺杂类型为P型，所述浅掺杂源区211和浅掺杂漏区210的掺杂类型为N型，通过浅掺杂离子注入向第二区域12和第三区域13的半导体衬底200中注入N型的杂质离子，形成N型的浅掺杂源区211和浅掺杂漏区210，所述浅掺杂离子注入的杂质离子为磷离子或砷离子中的一种或两种，注入砷离子时的能量为3～60Kev，剂量为3E13～2E15atom/cm2，注入角度为0～45度，注入磷离子时的能量为3～80Kev，剂量为2E13～5E14atom/cm2，注入角度为0～45度。
在另一实施例中，当后续形成的晶体管为P型的晶体管时，阱区203的掺杂类型为N型，所述浅掺杂源区211和浅掺杂漏区210的掺杂类型为P型，通过浅掺杂离子注入向第二区域12和第三区域13的半导体衬底200中注入 P型的杂质离子，形成P型的浅掺杂源区211和浅掺杂漏区210，所述浅掺杂离子注入的杂质离子为硼离子或铟离子中的一种或两种，注入硼离子时的能量为3～30Kev，剂量为3E13～2E15atom/cm2，注入角度为0～45度，注入铟离子时的能量为20～80Kev，剂量为1E13～5E13atom/cm2，注入角度为0～45度。
本实施例中，浅掺杂源区211和后续在半导体衬底上形成抬高源区构成源区，浅掺杂漏区210和后续半导体衬底上形成的抬高漏区构成漏区，因而半导体衬底内形成的浅掺杂源区211和浅掺杂漏区210的深度可以较浅，浅掺杂源区211和浅掺杂漏区210与沟道区的接触面积减小，从而减下了浅掺杂源区211和浅掺杂漏区210与沟道区的寄生电容。
在一实施例中，所述浅掺杂源区211和浅掺杂漏区210的深度为15～50nm，浅掺杂源区211和浅掺杂漏区210中杂质离子浓度为3E18～3E20atom/cm3。
参考图9，在浅掺杂源区211上形成抬高源区213，抬高源区213中掺杂有杂质离子，抬高源区213的顶部表面高于半导体衬底200的表面，所述抬高源区213和浅掺杂源区211构成晶体管的源区；在浅掺杂漏区210上形成抬高漏区212，抬高漏区212中掺杂有杂质离子，抬高漏区212的顶部表面高于半导体衬底200的表面，所述抬高漏区212和浅掺杂漏区210构成晶体管的漏区。
抬高源区213和抬高漏区212的掺杂类型与浅掺杂源区211和浅掺杂漏区210的掺杂类型相同，在一实施例中，当后续形成的晶体管为N型的晶体管时，浅掺杂源区211和浅掺杂漏区210的掺杂类型为N型，所述抬高源区213和抬高漏区212的掺杂类型也为N型。在另一实施例中，当后续形成的晶体管为P型的晶体管时，浅掺杂源区211和浅掺杂漏区210的掺杂类型为P型，所述抬高源区213和抬高漏区212的掺杂类型也为P型。
在一实施例中，所述抬高源区213和抬高漏区212的厚度为30～100nm，抬高源区和抬高漏区中的杂质离子浓度为1E20～5E20atom/cm3。
所述抬高源区213和抬高漏区212的材料为多晶硅、硅锗或碳化硅，本 实施例中，所述抬高源区213和抬高漏区212的材料为多晶硅。
在一实施例中，所述抬高源区213和抬高漏区212形成工艺为原位掺杂选择性外延工艺，以形成材料为多晶硅的所述抬高源区213和抬高漏区212作为示例，所述原位掺杂选择性外延工艺的温度是650-800摄氏度，压力是5-20torr，硅源气体为SiH4或SiCl2H2，硅源气体的流量是30-200sccm，选择性气体是HCl，选择性气体的流量是50-300sccm，还包括杂质源气体，杂质源气体的流量为30-200sccm，根据形成晶体管的类型不同，选择不同的杂质源气体，比如形成N型的晶体管时，所述杂质源气体为磷源气体、砷源气体，形成P型的晶体管时，所述杂质源气体为硼源气体。
在另一实施例中，所述抬高源区213和抬高漏区212的形成工艺为：在所述浅掺杂源区上形成第一外延层；在所述浅掺杂漏区上形成第二外延层；进行第一离子注入，在第一外延层掺杂杂质离子，形成抬高源区213，在第二外延层中掺杂杂质离子，形成抬高漏区212。当半导体衬底上同时形成不同类型的晶体管时，该方法能形成不同掺杂类型的抬高源区213和抬高漏区212。在一实施例中，在抬高源区213和抬高漏区212掺杂N型的杂质离子，N型杂质离子包括磷离子，第一离子注入的能量为4～12Kev，剂量为2E15～2E16atom/cm2。在另一实施例中，在抬高源区213和抬高漏区212掺杂P型的杂质离子，P型杂质离子包括硼离子，第一离子注入的能量为2～8Kev，剂量为2E15～2E16atom/cm2。
在又一实施例中，所述抬高源区213和抬高漏区212形成过程为：采用化学气相沉积工艺形成覆盖所述半导体衬底200和栅极结构的多晶硅材料层；在所述多晶硅材料层中掺杂杂质离子；刻蚀所述多晶硅材料层，在浅掺杂源区211上形成抬高源区213，在浅掺杂漏区210上形成抬高漏区212。
在进行第一离子注入后，还包括退火工艺，以激活注入的杂质离子，并使杂质离子均匀扩散。
相比于现有技术，通过深掺杂离子注入，形成深掺杂区作为源区，提供晶体管工作时的大部分载流子，本发明实施例中，形成的漏区包括抬高漏区212和浅掺杂漏区210，形成的源区包括所述抬高源区213和浅掺杂源区211， 浅掺杂源区211和浅掺杂漏区210位于阱区内，通过浅掺杂离子注入工艺形成，深度可以较浅，抬高源区213和抬高漏区212位于半导体衬底200表面上，因而源区和漏区位于半导体衬底200内的部分的深度可以很浅，减小了漏区和源区与沟道区以及半导体衬底200的接触面积，从而减小了漏区和源区与沟道区以及半导体衬底200之间的寄生电容的大小，所述抬高源区213和抬高漏区212位于半导体衬底200表面上，使得杂质离子控制在抬高源区213和抬高漏区212内，防止形成的源区和漏区时掺杂的杂质离子在半导体衬底200内扩散的较深，而增加源区和漏区与沟道区的接触面积。
本发明还提供了一种晶体管，请参考图9，包括：
半导体衬底200，所述半导体衬底200包括相邻接的第一区域11、第二区域12和第三区域13，第二区域12和第三区域13分别位于第一区域11的两侧；
位于第一区域11、第二区域12和第三区域12的半导体衬底200内的阱区203；
位于第二区域12中的阱区203表面内的第一掺杂区206，所述第一掺杂区206的掺杂类型与阱区203的掺杂类型相同；
位于所述第一区域11的半导体衬底200上的栅极结构；
位于栅极结构一侧的第二区域12的半导体衬底200内的浅掺杂源区211，位于栅极结构另一侧的第三区域13的半导体衬底200内的浅掺杂漏区210；
位于浅掺杂源区211上的抬高源区213，抬高源区213中掺杂有杂质离子，抬高源区213的顶部表面高于半导体衬底200的表面，所述抬高源区213和浅掺杂源区211构成晶体管的源区；
位于浅掺杂漏区210上的抬高漏区212，抬高漏区212中掺杂有杂质离子，抬高漏区212的顶部表面高于半导体衬底200的表面，所述抬高漏区212和浅掺杂漏区210构成晶体管的漏区。
栅极结构的两侧侧壁上还具有侧墙209。
所述第一掺杂区206的深度为30～200nm，第一掺杂区206中杂质离子的浓度为1E17～5E18atom/cm3。
所述浅掺杂源区211和浅掺杂漏区210的掺杂类型与阱区203的掺杂类型相反，所述浅掺杂源区211和浅掺杂漏区210的深度为15～50nm，浅掺杂源区211和浅掺杂漏区210中杂质离子浓度为3E18～3E20atom/cm3。
抬高源区213和抬高漏区212的掺杂类型与浅掺杂源区211和浅掺杂漏区210的掺杂类型相同，所述抬高源区213和抬高漏区212的厚度为30～100nm，抬高源区213和抬高漏区212中的杂质离子浓度为1E20～5E20atom/cm3。
所述抬高源区213和抬高漏区212的材料为多晶硅、硅锗或碳化硅。
在一实施例中，所述阱区213和第一掺杂区206的掺杂类型为P型，所述浅掺杂源区211、浅掺杂漏区210、抬高源区213和抬高漏区212的掺杂类型为N型。
在另一实施例中，所述阱区213和第一掺杂区206的掺杂类型为N型，所述浅掺杂源区211、浅掺杂漏区210、抬高源区213和抬高漏区212的掺杂类型为P型。
所述栅极结构覆盖所述第一掺杂区206，且所述栅极结构的两侧侧壁超出第一掺杂区的两端边缘，所述栅极结构一侧侧壁超出第一掺杂区的相应端边缘的距离为1～100nm。
需要说明的是，关于上述晶体管的其他限定和描述，请参考前述晶体管的形成过程部分的相关限定和描述，在此不再赘述。
图10～图13为本发明另一实施例晶体管的形成过程的剖面结构示意图。
请参考图10，提供半导体衬底200，所述半导体衬底200包括相邻接的第一区域11、第二区域12和第三区域13，第二区域12和第三区域13分别位于第一区域11的两侧；进行阱区离子注入，在所述第一区域11、第二区域12和第三区域13的半导体衬底200内形成阱区203。
参考图11，在所述第一区域11的半导体衬底200上形成栅极结构。
所述栅极结构包括位于半导体衬底200上的栅介质层207，栅介质层207覆盖第一掺杂区206的表面、位于栅介质层207上的栅电极208。
所述栅极结构两侧的侧壁上还形成有侧墙209。
参考图12，形成覆盖所述第三区域13的半导体衬底以及栅极结构的掩膜层215，所述掩膜层暴露出第二区域12的半导体衬底；以所述掩膜层215和栅极结构为掩膜，对第二区域12的半导体衬底200进行阈值电压调整离子注入，在第二区域12的阱区203表面内形成第一掺杂区206，所述第一掺杂区206的掺杂类型与阱区203的掺杂类型相同。
本实施例中，先形成栅极结构后形成第一掺杂区206，在进行阈值电压调整离子注入时，可以以栅极结构为掩膜，提高了形成的第一掺杂区206相对于栅极结构的位置精度。
形成第一掺杂区206的目的是为了调节后续形成的晶体管的阈值电压，以及防止短沟道效应。
阈值电压调整离子注入相关参数和限定请参考前述实施例，在此不再赘述。
参考图13，进行浅掺杂离子注入，在栅极结构一侧的第二区域12的半导体衬底200内形成浅掺杂源区211，在栅极结构另一侧的第三区域13的半导体衬底200内形成浅掺杂漏区210。
所述浅掺杂源区211位于第二区域12的阱区203内，所述浅掺杂漏区210位于第三区域13的阱区203内，浅掺杂源区211和浅掺杂漏区210的深度小于阱区203的深度。
浅掺杂源区211和浅掺杂漏区210的掺杂类型与阱区的掺杂类型相反。在一实施例中，当后续形成的晶体管为N型的晶体管时，阱区203的掺杂类型为P型，所述浅掺杂源区211和浅掺杂漏区210的掺杂类型也为P型。在另一实施例中，当后续形成的晶体管为P型的晶体管时，阱区203的掺杂类型为N型，所述浅掺杂源区211和浅掺杂漏区210的掺杂类型也为N型。
关于浅掺杂离子注入相关参数和限定请参考前述实施例，在此不再赘 述。
请继续参考图13，在浅掺杂源区211上形成抬高源区213，抬高源区213中掺杂有杂质离子，抬高源区213的顶部表面高于半导体衬底200的表面，所述抬高源区213和浅掺杂源区211构成晶体管的源区；在浅掺杂漏区210上形成抬高漏区212，抬高漏区212中掺杂有杂质离子，抬高漏区212的顶部表面高于半导体衬底200的表面，所述抬高漏区212和浅掺杂漏区210构成晶体管的漏区。
抬高源区213和抬高漏区212的掺杂类型与浅掺杂源区211和浅掺杂漏区210的掺杂类型相同，在一实施例中，当后续形成的晶体管为N型的晶体管时，浅掺杂源区211和浅掺杂漏区210的掺杂类型为N型，所述抬高源区213和抬高漏区212的掺杂类型也为N型。在另一实施例中，当后续形成的晶体管为P型的晶体管时，浅掺杂源区211和浅掺杂漏区210的掺杂类型为P型，所述抬高源区213和抬高漏区212的掺杂类型也为P型。
所述抬高源区213和抬高漏区212的材料为多晶硅、硅锗或碳化硅。
需要说明的是，本实施例中关于晶体管形成过程中的其他限定或描述请参考前述实施例晶体管形成过程中的相应的限定或描述，在此不再赘述。
本发明还提供了一种晶体管，请参考图13，包括：
半导体衬底200，所述半导体衬底200包括相邻接的第一区域11、第二区域12和第三区域13，第二区域12和第三区域13分别位于第一区域11的两侧；
位于第一区域11、第二区域12和第三区域13的半导体衬底200内的阱区203；
位于所述第一区域11的半导体衬底200上的栅极结构，所述栅极结构包括位于半导体衬底200上的栅介质层207，栅介质层207覆盖第一掺杂区206的表面、位于栅介质层207上的栅电极208、以及位于栅介质层207和栅电极208侧壁上的侧墙209；
位于栅极结构一侧的第二区域12中的阱区203表面内的第一掺杂区 206，所述第一掺杂区206的掺杂类型与阱区203的掺杂类型相同；
位于栅极结构一侧的第二区域12的半导体衬底200内的浅掺杂源区211，位于栅极结构另一侧的第三区域13的半导体衬底200内的浅掺杂漏区210；
位于浅掺杂源区211上的抬高源区213，抬高源区213中掺杂有杂质离子，抬高源区213的顶部表面高于半导体衬底200的表面，所述抬高源区213和浅掺杂源区211构成晶体管的源区；
位于浅掺杂漏区210上的抬高漏区212，抬高漏区212中掺杂有杂质离子，抬高漏区212的顶部表面高于半导体衬底200的表面，所述抬高漏区212和浅掺杂漏区210构成晶体管的漏区。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (12)
1.一种晶体管的形成方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底包括相邻接的第一区域、第二区域和第三区域，第二区域和第三区域分别位于第一区域的两侧；
进行阱区离子注入，在所述第一区域、第二区域和第三区域的半导体衬底内形成阱区；
在所述第一区域的半导体衬底上形成栅极结构；
进行阈值电压调整离子注入，在第二区域中的阱区表面内形成第一掺杂区，所述第一掺杂区的掺杂类型与阱区的掺杂类型相同；
进行浅掺杂离子注入，在栅极结构一侧的第二区域的半导体衬底内形成浅掺杂源区，在栅极结构另一侧的第三区域的半导体衬底内形成浅掺杂漏区，所述浅掺杂源区和浅掺杂漏区的掺杂类型与阱区的掺杂类型相反；
在浅掺杂源区上形成抬高源区，抬高源区中掺杂有杂质离子，抬高源区的顶部表面高于半导体衬底的表面，所述抬高源区和浅掺杂源区构成源区，在浅掺杂漏区上形成抬高漏区，抬高漏区中掺杂有杂质离子，抬高漏区的顶部表面高于半导体衬底的表面，所述抬高漏区和浅掺杂漏区构成漏区。
2.如权利要求1所述的晶体管的形成方法，其特征在于，在形成栅极结构之前形成第一掺杂区，所述第一掺杂区的形成过程为：进行阈值电压调整离子注入之前，在所述半导体衬底表面形成掩膜层，所述掩膜层中具有暴露出第二区域的半导体衬底表面的第一开口；在形成掩膜层后，以所述掩膜层为掩膜，沿第一开口对第一区域的半导体衬底进行阈值电压调整离子注入，在第二区域的阱区表面内形成第一掺杂区。
3.如权利要求1所述的晶体管的形成方法，其特征在于，在形成栅极结构之后形成第一掺杂区，所述第一掺杂区的形成过程为：进行阈值电压调整离子注入之前，形成覆盖所述栅极结构顶部表面以及第三区域半导体衬底的掩膜，所述掩膜层中具有暴露出第二区域的半导体衬底表面的第一开口；在形成掩膜层后，以所述掩膜层和栅极结构为掩膜，沿第一开口对第一区域的半导体衬底进行阈值电压调整离子注入，在第二区域的阱区表面内形成第一掺杂区。
4.如权利要求1所述的晶体管的形成方法，其特征在于，形成的晶体管为NMOS晶体管时，所述阱区和第一掺杂区的掺杂类型为P型，所述浅掺杂源区、浅掺杂漏区、抬高源区和抬高漏区的掺杂类型为N型，所述阈值电压调整离子注入注入的P型杂质离子为硼离子或铟离子，注入杂质离子的剂量范围为1E12～4E13atom/cm2，注入角度为0～20度，注入硼离子时的能量范围为4～30Kev，注入铟离子时的能量范围为30～300Kev；所述浅掺杂离子注入的N型杂质离子为磷离子或砷离子中的一种或两种，注入砷离子时的能量为3～60Kev，剂量为3E13～2E15atom/cm2，注入角度为0～45度，注入磷离子时的能量为3～80Kev，剂量为2E13～5E14atom/cm2，注入角度为0～45度。
5.如权利要求1所述的晶体管的形成方法，其特征在于，形成的晶体管为PMOS晶体管时，所述阱区和第一掺杂区的掺杂类型为N型，所述浅掺杂源区、浅掺杂漏区、抬高源区和抬高漏区的掺杂类型为P型，所述阈值电压调整离子注入注入的N型杂质离子为磷离子或砷离子，注入杂质离子的剂量范围为1E12～4E13atom/cm2，注入角度为0～20度，注入硼离子时的能量范围为10～70Kev，注入砷离子时的能量范围为20～140Kev；所述浅掺杂离子注入的P型杂质离子为硼离子或铟离子中的一种或两种，注入硼离子时的能量为3～30Kev，剂量为3E13～2E15atom/cm2，注入角度为0～45度，注入铟离子时的能量为20～80Kev，剂量为1E13～5E13atom/cm2，注入角度为0～45度。
6.如权利要求1所述的晶体管的形成方法，其特征在于，抬高源区和抬高漏区的掺杂类型与浅掺杂源区和浅掺杂漏区的掺杂类型相同，所述抬高源区和抬高漏区的厚度为30～100nm，抬高源区和抬高漏区中的杂质离子活化浓度为1E20～5E20atom/cm3。
7.如权利要求1所述的晶体管的形成方法，其特征在于，所述抬高源区和抬高漏区形成工艺为原位掺杂选择性外延工艺。
8.如权利要求1所述的晶体管的形成方法，其特征在于，所述抬高源区和抬高漏区的形成工艺为：在所述浅掺杂源区上形成第一外延层；在所述浅掺杂漏区上形成第二外延层；进行第一离子注入，在第一外延层掺杂杂质离子，形成抬高源区，在第二外延层中掺杂杂质离子，形成抬高漏区，其中，第一离子注入注入N型杂质离子时，N型杂质离子包括磷离子，注入的能量为4～12Kev，注入剂量为2E15～2E16atom/cm2，第一离子注入注入P型杂质离子，P型杂质离子包括硼离子，注入的能量为2～8Kev，注入剂量为2E15～2E16atom/cm2。
9.一种晶体管，其特征在于，包括：
半导体衬底，所述半导体衬底包括相邻接的第一区域、第二区域和第三区域，第二区域和第三区域分别位于第一区域的两侧；
位于第一区域、第二区域和第三区域的半导体衬底内的阱区；
位于所述第一区域的半导体衬底上的栅极结构；
位于第二区域中的阱区表面内的第一掺杂区，所述第一掺杂区的掺杂类型与阱区的掺杂类型相同；
位于栅极结构一侧的第二区域的半导体衬底内的浅掺杂源区，位于栅极结构另一侧的第三区域的半导体衬底内的浅掺杂漏区，所述浅掺杂源区和浅掺杂漏区的掺杂类型与阱区的掺杂类型相反；
位于浅掺杂源区上的抬高源区，抬高源区中掺杂有杂质离子，抬高源区的顶部表面高于半导体衬底的表面，所述抬高源区和浅掺杂源区构成源区；
位于浅掺杂漏区上的抬高漏区，抬高漏区中掺杂有杂质离子，抬高漏区的顶部表面高于半导体衬底的表面，所述抬高漏区和浅掺杂漏区构成漏区。
10.如权利要求9所述的晶体管，其特征在于，所述第一掺杂区的深度为30～200nm，第一掺杂区中杂质离子的浓度为1E17～5E18atom/cm3。
11.如权利要求9所述的晶体管，其特征在于，所述浅掺杂源区和浅掺杂漏区的掺杂类型与阱区的掺杂类型相反，所述浅掺杂源区和浅掺杂漏区的深度为15～50nm，浅掺杂源区和浅掺杂漏区中杂质离子浓度为3E18～3E20atom/cm3；抬高源区和抬高漏区的掺杂类型与浅掺杂源区和浅掺杂漏区的掺杂类型相同，所述抬高源区和抬高漏区的厚度为30～100nm，抬高源区和抬高漏区中的杂质离子浓度为1E20～5E20atom/cm3。
12.如权利要求9所述的晶体管，其特征在于，当所述晶体管为NMOS晶体管时，所述阱区和第一掺杂区的掺杂类型为P型，所述浅掺杂源区、浅掺杂漏区、抬高源区和抬高漏区的掺杂类型为N型；当所述晶体管为PMOS晶体管时，所述阱区和第一掺杂区的掺杂类型为N型，所述浅掺杂源区、浅掺杂漏区、抬高源区和抬高漏区的掺杂类型为P型。
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