CN1469435A - 半导体器件的抬升源极/漏极的制造方法 - Google Patents
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Abstract
一种半导体器件的抬升源极/漏极的制造方法，此方法首先在一基底上形成一栅极结构。接着，在栅极结构两侧的基底中形成一浅接面源极/漏极。并且，在栅极结构的侧壁形成一间隙壁。之后，在栅极结构与浅接面源极/漏极上形成一硅化锗抬升层，其中形成于源极/漏极表面上的硅化锗抬升层为一源极/漏极抬升层。
Description
技术领域
本发明是有关于一种半导体器件的制造方法，且特别是有关于一种半导体器件的抬升源极/漏极的制造方法。
背景技术
金氧半导体器件(MOS)除了具备栅氧化层以与门极结构之外，在栅极结构两旁的基底中更包括具备有电性与硅基底相反的半导体区，其称为源极/漏极。在超大规模集成电路(VLSI)的领域里，金氧半导体器件的应用相当广泛，举凡逻辑电路以及内存器件等等，金氧半导体器件都是不可或缺的一种半导体器件。
图1A至图1C所示，其绘示为公知一种半导体器件的制造流程剖面示意图。
请参照图1A，首先提供一基底100，接着于基底100上形成一薄氧化层102以及一多晶硅层104。
继之，请参照图1B，图案化多晶硅层104以及薄氧化层102以形成一栅极导电层104a以及一栅氧化层102a。之后，以栅极导电层104a为一植入罩幕进行一离子植入步骤，以在栅极导电层104a两侧的基底100中形成一轻掺杂漏极(LDD)108。
之后，请参照图1C，在栅极导电层104a的两侧形成一间隙壁110。接着，以间隙壁110为一离子植入罩幕进行一离子植入步骤，以在间隙壁110两侧的基底100中形成一源极/漏极112。
然而，当器件的尺寸随着集成电路集成度提高而逐渐缩小之后，半导体器件的源极/漏极的尺寸也必须随之缩小。然而，源极/漏极尺寸的缩小会造成其阻值的上升，使得器件的电流变小而导致过高的负载(Over Loading)。倘若利用增加源极/漏极的接面深度(JunctionDepth)，以解决源极/漏极阻值提高的问题，不但会衍生短信道效应(Short Channel Effect)，还容易产生接面漏电(Junction Leakage)等问题。倘若是利用高浓度的掺杂来制作浅接面的源极/漏极，以避免因接面过深而引起的短信道效应以及接面漏电等问题，则又会因固态溶解度的限制，而无法克服源极/漏极负载过高的问题。此外，在公知方法中，更有利用缩小间隙壁并形成浅接面的源极/漏极的方式以解决短信道效应，但是此种方法却容易使浅接面源极/漏极上的金属硅化物层产生无法接受的接面漏电。
发明内容
本发明的目的就是在提供一种半导体器件的抬升源极/漏极的制造方法，以降低源极/漏极的电阻值。
本发明的另一目的是提供一种半导体器件的抬升源极/漏极的制造方法，以使源极/漏极的接面能作浅，进而避免产生短信道效应及接面漏电等问题。
本发明提出一种半导体器件的抬升源极/漏极的制造方法，此方法首先在一基底上形成一栅极结构，其中栅极结构包括一栅氧化层以及一栅极导电层。接着，进行一低能量离子植入步骤以在栅极结构两侧的基底中形成一浅接面源极/漏极。其中，此低能量离子植入步骤的植入能量例如是2～3KeV。之后，在栅极结构的侧壁形成一间隙壁。继之，在栅极结构与浅接面源极/漏极上形成一硅化锗(Si1-xGex)抬升层(Elevated Layer)，其中形成于源极/漏极上的硅化锗抬升层为器件的抬升源极/漏极。而形成硅化锗抬升层的方法利用一快速热制作工艺化学气相沉积法(RTCVD)，且此快速热制作工艺化学气相沉积法的一反应气体为Si2H6/GeH4之混合气体或SiH2Cl2/GeH4的混合气体。接着，进行一离子植入步骤以于硅化锗抬升层中植入P型杂质或N型杂质。并且利用一快速热制作工艺以对掺有杂质之硅化锗抬升层进行一回火制作工艺。之后，在硅化锗抬升层上形成一金属硅化物，借此以降低器件的电阻值。
本发明提出一种半导体器件的抬升源极/漏极的制造方法，此方法首先在一基底上形成一栅极结构，其中栅极结构包括一栅氧化层以及一栅极导电层，且此栅极结构的顶部更形成有一顶盖层。接着，进行一低能量离子植入步骤以在栅极结构两侧的基底中形成一浅接面源极/漏极。其中，此低能量离子植入步骤的植入能量例如是2～3KeV。之后，在栅极结构的侧壁形成一间隙壁。继之，在浅接面源极/漏极上形成一硅化锗源极/漏极抬升层。其中，形成硅化锗源极/漏极抬升层的方法利用一快速热制作工艺化学气相沉积法，且此快速热制作工艺化学气相沉积法的一反应气体为Si2H6/GeH4的混合气体或SiH2Cl2/GeH4的混合气体。接着，进行一离子植入步骤以于硅化锗源极/漏极抬升层中植入P型杂质或N型杂质。并且利用一快速热制作工艺以对掺有杂质的硅化锗源极/漏极抬升层进行一回火制作工艺。之后，在硅化锗源极/漏极抬升层上形成一金属硅化物，借此以降低器件的电阻值。除此之外，本发明也可以先将栅极结构顶部的顶盖层移除之后，再同时于栅极结构与硅化锗源极/漏极抬升层上形成金属硅化物层。
由于本发明在浅接面源极/漏极上形成一硅化锗源极/漏极抬升层，因此可有效降低源极/漏极的电阻值。
由于本发明的硅化锗源极/漏极抬升层可降低源极/漏极的电阻值，因此源极/漏极的接面可以做浅，以避免短信道效应以及接面漏电等问题。
本发明的半导体器件的抬升源极/漏极的制造方法，可有效提高源极/漏极接面接触(Junction Contact)的可靠度(Reliability)，进而提高整个器件的可靠度。
为让本发明的上述和其它目的、特征、和优点能更明显易懂，下文特举一较佳实施例，并配合附图，作详细说明。
附图说明
图1A至图1C为公知一种半导体器件的制造流程剖面示意图；
图2A至图2F为依照本发明一较佳实施例的半导体器件的抬升源极/漏极的制造方法的流程剖面示意图；
图3A至图3G为依照本发明另一较佳实施例的半导体器件的抬升源极/漏极的制造方法的流程剖面示意图。
图式的标示说明：
100、200、300：基底 102、202、302：薄氧化层
104、204、304：多晶硅层 102a、202a、302a：栅氧化层
104a、204a、304a：栅极导电层 108：轻掺杂漏极
110、210、310：间隙壁 112、208、308：源极/漏极
212、312：源极/漏极抬升层 214、314：离子植入步骤
216、316：金属硅化物层 305、305a：顶盖层
具体实施方式第一实施例
图2A至图2F，其绘示为依照本发明一较佳实施例的半导体器件的抬升源极/漏极的制造方法的流程剖面示意图。
请参照图2A，首先在一基底200上形成一薄氧化层202以及一导电层204。其中，导电层204的材质例如是多晶硅或是其它适用于作为栅极导电层的材质。
之后，请参照图2B，以一微影蚀刻制作工艺图案化导电层204以及薄氧化层202，以形成一栅极导电层204a以及一栅氧化层202a，而构成一栅极结构。之后，以栅极结构为一植入罩幕进行一低能量离子植入步骤，以在栅极结构两侧的基底200中形成一浅接面源极/漏极208。其中，此低能量离子植入步骤的一植入能量例如是2～3KeV，且对P-MOSFET器件而言，于浅接面源极/漏极208中所植入的离子例如是硼或BF2 +离子，而对N-MOSFET器件而言，于浅接面源极/漏极208中所植入的离子例如是磷或砷离子。
然后，请参照图2C，在栅极结构的侧壁形成一间隙壁210。其中，间隙壁210例如是以一低压化学气相沉积法(LPCVD)以及一非等向蚀刻制作工艺所形成。意即形成间隙壁210的方法首先于基底200上以低压化学气相沉积法形成一共形介电层，覆盖住栅极结构，之后再利用非等向蚀刻制作工艺回蚀刻此共形介电层，而形成间隙壁210。在此，间隙壁210的材质例如是氮化硅或氧化硅。
继之，请参照图2D，在栅极导电层204a与浅接面源极/漏极208上形成一硅化锗抬升层212，借此以降低栅极导电层204a与源极/漏极208的电阻值。其中，形成于源极/漏极208上的硅化锗抬升层212为器件的源极/漏极抬升层。而硅化锗抬升层212的厚度例如是200埃至500埃，且形成硅化锗抬升层212的方法例如是利用一快速热制作工艺化学气相沉积法(RTCVD)，此快速热制作工艺化学气相沉积法的一反应气体例如为Si2H6/GeH4的混合气体或SiH2Cl2/GeH4的混合气体。此外，进行此快速热制作工艺化学气相沉积法的温度例如是摄氏500度左右，且其压力例如为1～20Torr。
接着，请参照图2E，进行一离子植入步骤214，以于硅化锗抬升层212中掺杂P型离子或N型离子。之后，利用一快速热制作工艺以对掺有杂质的硅化锗抬升层212进行一回火步骤，以使硅化锗抬升层212中的离子形成所需的掺杂轮廓(Doping Profile)。
在此，特别值得一提的是，在硅化锗抬升层212中所植入的杂质，特别是硼离子，可被留置(Hold)在硅化锗抬升层212中，而不会因后续热制作工艺而扩散至其它的层膜内。另外，由于硅化锗212的电阻值较半导体硅基底200的电阻值更低，且通过调整硅化锗212之锗的浓度还可减少其能带间隙进而降低其电阻值。因此，本发明的半导体器件的源极/漏极208的接面深度可以作浅，以避免短信道效应以及接面漏电的问题，进而提高接面接触的可靠度，甚至是整个器件的可靠度。
之后，请参照图2F，在栅极导电层204a与浅接面源极/漏极208上方的硅化锗抬升层212上形成一金属硅化物层216，借此以降低器件的电阻值。其中，形成金属硅化物层216的方法例如先于基底200上形成一金属层，之后再进行一热制作工艺，以使金属层与硅反应而形成自行准金属硅化物层，然后再将未反应的金属层移除。在本实施例中，金属硅化物层216的材质例如是硅化钴(CoSix)或是硅化镍(NiSix)。第二实施例
图3A至图3G，其绘示为依照本发明另一较佳实施例的半导体器件的抬升源极/漏极的制造方法的流程剖面示意图。
请参照图3A，首先在一基底300上形成一薄氧化层302、一导电层304以及一顶盖层305。其中，导电层304的材质例如是多晶硅或是其适用于作为栅极导电层的材质，而顶盖层305的材质例如是TEOS。
之后，请参照图3B，以一微影蚀刻制作工艺图案化顶盖层305、导电层304以及薄氧化层302，以形成一图案化的顶盖层305a、一栅极导电层304a以及一栅氧化层302a，而构成一栅极结构。之后，以栅极结构为一植入罩幕进行一低能量离子植入步骤，以在栅极结构两侧的基底300中形成一浅接面源极/漏极308。其中，此低能量离子植入步骤的一植入能量例如是2～3KeV，且对P-MOSFET器件而言，于浅接面源极/漏极308中所植入的离子例如是硼或BF2 +离子，而对N-MOSFET器件而言，于浅接面源极/漏极308中所植入的离子例如是磷或砷离子。
然后，请参照图3C，在栅极结构的侧壁形成一间隙壁310。其中，间隙壁310例如是以一低压化学气相沉积法以及一非等向蚀刻制作工艺所形成。意即形成间隙壁310的方法首先于基底300上以低压化学气相沉积法形成一共形介电层，覆盖住顶盖层305a，之后再利用非等向蚀刻制作工艺回蚀刻此共形介电层，而形成间隙壁310。在此，间隙壁310的材质例如是氮化硅或氧化硅。
继之，请参照图3D，在源极/漏极308上形成一硅化锗源极/漏极抬升层312，借此以降低源极/漏极308的电阻值。其中，硅化锗源极/漏极抬升层312的厚度例如是200埃至500埃，且形成硅化锗源极/漏极抬升层312的方法例如是利用一快速热制作工艺化学气相沉积法，此快速热制作工艺化学气相沉积法的一反应气体为Si2H6/GeH4的混合气体或SiH2Cl2/GeH4的混合气体。此外，进行此快速热制作工艺化学气相沉积法的温度例如是摄氏500度左右，且其压力例如为1～20Torr。
接着，请参照图3E，进行一离子植入步骤314，以于硅化锗源极/漏极抬升层312中掺杂P型离子或N型离子。之后，利用一快速热制作工艺以对掺有杂质的硅化锗源极/漏极抬升层312进行一回火步骤，以使硅化锗源极/漏极抬升层312中的离子形成所需的掺杂轮廓。
在此，特别值得一提的是，在硅化锗源极/漏极抬升层312中所植入的杂质，特别是硼离子，可被留置在硅化锗源极/漏极抬升层312中，而不会因后续热制作工艺而扩散至其它的层膜内。另外，由于硅化锗312的电阻值较半导体硅基底300的电阻值更低，且通过调整硅化锗312的锗的浓度还可减少其能带间隙进而降低其电阻值。因此，本发明的源极/漏极308的接面深度可以作浅，以避免短信道效应以及接面漏电的问题，进而提高接面接触的可靠度，甚至是整个器件的可靠度。
之后，请参照图3F，在硅化锗源极/漏极抬升层312上形成一金属硅化物层316，借此以再降低器件的电阻值。在本实施例中，倘若间隙壁310是使用氮化硅材质，则可先将顶盖层305a移除之后，再同时于栅极导电层304a以及硅化锗源极/漏极抬升层312上形成一金属硅化物层316(如图3G所示)。而形成金属硅化物层316的方法例如先于基底300上形成一金属层，之后再进行一热制作工艺，以使金属层与硅反应而形成自行准金属硅化物层，然后再将未反应的金属层移除。在本实施例中，金属硅化物层316的材质例如是硅化钴(CoSix)或是硅化镍(NiSix)。
综合以上所述，本发明具有下列优点：
1、本发明的半导体器件的抬升源极/漏极的制造方法，由于其在浅接面源极/漏极上形成一硅化锗源极/漏极抬升层，因此可有效降低源极/漏极的电阻值。
2、本发明的半导体器件的抬升源极/漏极的制造方法，由于硅化锗源极/漏极抬升层可降低源极/漏极的电阻值，因此源极/漏极的接面可以做浅，以避免短信道效应以及接面漏电等问题。
3、本发明的半导体器件的抬升源极/漏极的制造方法，可有效提高源极/漏极接面接触的可靠度，进而提高整个器件的可靠度。
虽然本发明已以较佳实施例公开如上，然其并非用以限定本发明，任何熟悉此技艺者，在不脱离本发明的精神和范围内，当可作些许之更动与润饰，因此本发明的保护范围以权利要求书所界定者为准。
Claims (28)
1、一种半导体器件的抬升源极/漏极的制造方法，其特征在于：包括：
在一基底上形成一栅极结构；
在该栅极结构两侧的该基底中形成一浅接面源极/漏极；
在该栅极结构的侧壁形成一间隙壁；
在该栅极结构与该浅接面源极/漏极上形成一硅化锗(Si1-xGex)抬升层，其中形成于该源极/漏极表面上的该硅化锗抬升层为一源极/漏极抬升层。
2、如权利要求1所述的半导体器件的抬升源极/漏极的制造方法，其特征在于：其中形成该硅化锗抬升层的方法包括一快速热制作工艺化学气相沉积法。
3、如权利要求2所述的半导体器件的抬升源极/漏极的制造方法，其特征在于：其中该快速热制作工艺化学气相沉积法的一反应气体包括Si2H6/GeH4的混合气体或SiH2Cl2/GeH4的混合气体。
4、如权利要求2所述的半导体器件的抬升源极/漏极的制造方法，其特征在于：其中进行该快速热制作工艺化学气相沉积法的温度为摄氏500度，且其压力为1～20Torr。
5、如权利要求1所述的半导体器件的抬升源极/漏极的制造方法，其特征在于：其中该硅化锗抬升层的厚度为200埃至500埃。
6、如权利要求1所述的半导体器件的抬升源极/漏极的制造方法，其特征在于：其中还包括进行一离子植入步骤以于该硅化锗抬升层中掺杂离子。
7、如权利要求1所述的半导体器件的抬升源极/漏极的制造方法，其特征在于：其中还包括于该硅化锗抬升层上形成一金属硅化物层。
8、如权利要求7所述的半导体器件的抬升源极/漏极的制造方法，其特征在于：其中该金属硅化物层包括一硅化钴层(CoSix)或一硅化镍层(NiSix)。
9、如权利要求1所述的半导体器件的抬升源极/漏极的制造方法，其特征在于：其中形成该浅接面源极/漏极的一离子植入能量为2～3KeV。
10、一种半导体器件的抬升源极/漏极的制造方法，其特征在于：包括：
在一基底上形成一栅极结构，其中该栅极结构的顶部形成有一顶盖层；
在该栅极结构两侧的该基底中形成一浅接面源极/漏极；
在该栅极结构的侧壁形成一间隙壁；
在该浅接面源极/漏极上形成一硅化锗源极/漏极抬升层。
11、如权利要求10所述的半导体器件的抬升源极/漏极的制造方法，其特征在于：其中形成该硅化锗源极/漏极抬升层的方法包括一快速热制作工艺化学气相沉积法。
12、如权利要求11所述的半导体器件的抬升源极/漏极的制造方法，其特征在于：其中该快速热制作工艺化学气相沉积法的一反应气体包括Si2H6/GeH4的混合气体或SiH2Cl2/GeH4的混合气体。
13、如权利要求11所述的半导体器件的抬升源极/漏极的制造方法，其特征在于：其中进行该快速热制作工艺化学气相沉积法的温度为摄氏500度，且其压力为1～20Torr。
14、如权利要求10所述的半导体器件的抬升源极/漏极的制造方法，其特征在于：其中该硅化锗源极/漏极抬升层的厚度为200埃至500埃。
15、如权利要求10所述的半导体器件的抬升源极/漏极的制造方法，其特征在于：其中还包括进行一离子植入步骤以于该硅化锗源极/漏极抬升层中掺杂离子。
16、如权利要求10所述的半导体器件的抬升源极/漏极的制造方法，其特征在于：其中还包括于该硅化锗源极/漏极抬升层上形成一金属硅化物层。
17、如权利要求16所述的半导体器件的抬升源极/漏极的制造方法，其特征在于：其中该金属硅化物层包括一硅化钴层(CoSix)或一硅化镍层(NiSix)。
18、如权利要求10所述的半导体器件的抬升源极/漏极的制造方法，其特征在于：其中形成该浅接面源极/漏极的一离子植入能量为2～3KeV。
19、如权利要求10所述的半导体器件的抬升源极/漏极的制造方法，其特征在于：其中该顶盖层的材质与该间隙壁的材质相同。
20、一种半导体器件的抬升源极/漏极的制造方法，其特征在于：包括：
在一基底上形成一栅极结构，其中该栅极结构的顶部形成有一顶盖层；
在该栅极结构两侧的该基底中形成一浅接面源极/漏极；
在该栅极结构的侧壁形成一间隙壁；
在该浅接面源极/漏极上形成一硅化锗源极/漏极抬升层；
移除该顶盖层，暴露出栅极结构；
在该栅极结构上与该硅化锗源极/漏极抬升层上形成一金属硅化物层。
21、如权利要求20所述的半导体器件的抬升源极/漏极的制造方法，其特征在于：其中形成该硅化锗源极/漏极抬升层的方法包括一快速热制作工艺化学气相沉积法。
22、如权利要求21所述的半导体器件的抬升源极/漏极的制造方法，其特征在于：其中该快速热制作工艺化学气相沉积法的一反应气体包括Si2H6/GeH4的混合气体或SiH2Cl2/GeH4的混合气体。
23、如权利要求21所述的半导体器件的抬升源极/漏极的制造方法，其特征在于：其中进行该快速热制作工艺化学气相沉积法的温度为摄氏500度，且其压力为1～20Torr。
24、如权利要求20所述的半导体器件的抬升源极/漏极的制造方法，其特征在于：其中该硅化锗源极/漏极抬升层的厚度为200埃至500埃。
25、如权利要求20所述的半导体器件的抬升源极/漏极的制造方法，其特征在于：其中还包括进行一离子植入步骤以于该硅化锗源极/漏极抬升层中掺杂离子。
26、如权利要求20所述的半导体器件的抬升源极/漏极的制造方法，其特征在于：其中该金属硅化物层包括一硅化钴层(CoSix)或一硅化镍层(NiSix)。
27、如权利要求20所述的半导体器件的抬升源极/漏极的制造方法，其特征在于：其中形成该浅接面源极/漏极的一离子植入能量为2～3KeV。
28、如权利要求20所述的半导体器件的抬升源极/漏极的制造方法，其特征在于：其中该顶盖层的材质与该间隙壁的材质不相同。
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| CN101325217B (zh) * | 2007-06-12 | 2010-09-08 | 台湾积体电路制造股份有限公司 | 一种半导体结构 |
| CN106548943A (zh) * | 2015-09-23 | 2017-03-29 | 中芯国际集成电路制造(上海)有限公司 | 晶体管及其形成方法 |
| CN109545664A (zh) * | 2018-12-13 | 2019-03-29 | 武汉新芯集成电路制造有限公司 | 一种半导体器件及其制造方法 |
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2002
- 2002-07-18 CN CNA021263477A patent/CN1469435A/zh active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C02 | Deemed withdrawal of patent application after publication (patent law 2001) | ||
| WD01 | Invention patent application deemed withdrawn after publication |