CN109545664A - 一种半导体器件及其制造方法 - Google Patents
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Abstract
本发明提供一种半导体器件及其制造方法，在形成栅极及侧墙之后，通过选择性外延生长，在栅极两侧暴露的半导体衬底表面上形成半导体外延层，也就是源漏区所在区域之上先形成有半导体外延层，而后，进行金属层的生长，通过自对准金属硅化工艺，使得半导体外延层与金属层转化为金属硅化物层。该方法中，在源漏区衬底表面之上的空间上形成金属硅化物层，减少占用衬底表面之下的空间，可以避免由于金属硅化物层而导致的结漏电缺陷的产生，同时，可以通过控制半导体外延层的厚度，形成所需厚度的金属硅化物层，增加硅化物层的工艺窗口，可以保证接触电阻满足器件要求的同时避免硅化物层被接触塞穿通的缺陷发生。
Description
技术领域
本发明涉及半导体器件及其制造领域，特别涉及一种半导体器件及其制造方法。
背景技术
随着半导体技术的不断发展，CMOS(Complementary Metal OxideSemiconductor，互补金属氧化物半导体)器件的尺寸不断缩小，对器件的制造工艺不断提出新的挑战。
随着器件尺寸的不断缩小，其中，结深(junction depth)也随之减小，结深也就是源漏区的深度，源漏区上形成有硅化物层，硅化物层可以降低接触塞的接触电阻，但随着结深的减小，会导致结漏电缺陷的产生。为了避免漏电的产生，硅化物层的厚度也需要随之减小，然而，这容易导致接触塞穿通硅化物层而直接形成于源漏区或栅极之上，无法达到减小接触电阻的目的。
发明内容
有鉴于此，本发明的目的在于提供一种半导体器件及其制造方法，降低器件的结漏缺陷的同时，增加硅化物层的工艺窗口。
为实现上述目的，本发明有如下技术方案：
一种半导体器件的制造方法，包括：
提供半导体衬底，所述半导体衬底中形成有隔离结构，所述隔离结构之间的衬底上形成有栅极以及栅极侧壁上的栅极侧墙；
进行选择性外延生长，在栅极两侧暴露的半导体衬底表面上形成半导体外延层；
进行自对准金属硅化工艺，以使得半导体外延层转化为金属硅化物层。
可选地，所述栅极包括多晶硅层，所述多晶硅层为栅极的顶层；则，
所述进行自对准金属硅化工艺，以使得半导体外延层转化为金属硅化物层，包括：
进行自对准金属硅化工艺，以使得半导体外延层以及多晶硅层转化为金属硅化物层。
可选地，所述自对准金属硅化工艺中的金属层的材料为Ni、Ti或Co。
可选地，在进行选择性外延生长之前，还包括：
在所述栅极两侧的衬底中形成源漏区。
可选地，所述隔离结构上还形成有电阻、电阻侧壁上的电阻侧墙以及覆盖电阻的金属硅化阻挡层，所述电阻与所述多晶硅层一同形成、所述栅极侧墙与所述电阻侧墙一同形成。
可选地，所述自对准金属硅化工艺包括：
进行金属层的生长；
进行第一次快速热退火；
去除未反应的金属层；
进行第二次快速热退火，第二次快速热退火的工艺温度大于第一快速热退火的工艺温度。
可选地，所述第一次快速热退火中，工艺温度的范围为250-350℃，工艺时间的范围为20-40s。
可选地，所述第二次快速热退火中，工艺温度的范围为350-450℃，工艺时间的范围为20-40s。
可选地，所述半导体外延层的厚度范围为5-100nm。
可选地，所述半导体外延层的厚度范围为10-30nm。
一种半导体器件，包括：
半导体衬底；
所述半导体衬底中的隔离结构；
所述隔离结构之间的衬底上的栅极以及栅极侧壁上的栅极侧墙；
所述栅极两侧的衬底上的金属硅化物层，所述金属硅化物层的上表面高于所述栅极下的衬底表面。
可选地，所述金属硅化物层与所述衬底之间还形成有半导体外延层。
本发明实施例提供的半导体器件及其制造方法，在形成栅极及侧墙之后，通过选择性外延生长，在栅极两侧暴露的半导体衬底表面上形成半导体外延层，也就是源漏区所在区域之上先形成有半导体外延层，而后，进行金属层的生长，通过自对准金属硅化工艺，使得半导体外延层与金属层转化为金属硅化物层。该方法中，在源漏区所在的区域之上选择性生长了半导体外延层，从而，可以在源漏区衬底表面之上的空间上形成金属硅化物层，减少占用衬底表面之下的空间，进而，可以避免由于金属硅化物层而导致的结漏电缺陷的产生，同时，可以通过控制半导体外延层的厚度，形成所需厚度的金属硅化物层，增加硅化物层的工艺窗口，可以保证接触电阻满足器件要求的同时避免硅化物层被接触塞穿通的缺陷发生。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1示出了根据本发明实施例半导体器件的制造方法的流程示意图；
图2-7示出了根据本发明实施例的制造方法形成半导体器件的过程中的半导体器件的剖面结构示意图。
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。
在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施例的限制。
其次，本发明结合示意图进行详细描述，在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
正如背景技术中的描述，随着器件尺寸的不断缩小，CMOS器件的结深(junctiondepth)也随之减小，结深也就是源漏区的深度，源漏区上形成有硅化物层，硅化物层可以降低接触塞的接触电阻，但随着结深的减小，会导致结漏电缺陷的产生。为了避免漏电的产生，硅化物层的厚度也需要随之减小，然而，这容易导致接触塞穿通硅化物层而直接形成于源漏区或栅极之上，无法达到减小接触电阻的目的。
为此，本申请提出一种半导体器件的制造方法，在形成栅极及侧墙之后，额外在源漏区所在的区域之上选择性生长了半导体外延层，从而，可以在源漏区衬底表面之上的空间上形成金属硅化物层，减少占用衬底表面之下的空间，进而，可以避免由于金属硅化物层而导致的结漏电缺陷的产生，同时，可以通过控制半导体外延层的厚度，形成所需厚度的金属硅化物层，增加硅化物层的工艺窗口，可以保证接触电阻满足器件要求的同时避免硅化物层被接触塞穿通的缺陷发生。
为了更好地理解本申请的技术方案和技术效果，以下将结合流程图图1以及附图2-7对具体的实施例进行详细的说明。
在步骤S01，提供半导体衬底100，所述半导体衬底100中形成有隔离结构102，所述隔离结构102之间的衬底100上形成有栅极106以及栅极106侧壁上的栅极侧墙110，参考图2所示。
在本申请实施例中，半导体衬底100可以为Si衬底、Ge衬底、SiGe衬底、SOI(绝缘体上硅，Silicon On Insulator)或GOI(绝缘体上锗，Germanium On Insulator)等。在其他实施例中，半导体衬底还可以为包括其他元素半导体或化合物半导体的衬底，例如GaAs、InP或SiC等，还可以为叠层结构，例如Si/SiGe等，还可以是其他外延结构，例如SGOI(绝缘体上锗硅)等。半导体衬底100可以为P型或N型衬底，衬底100中可以已经形成有阱区。
半导体衬底100中已经形成有隔离结构102，隔离结构102为可以将器件的有源区分开的材料，隔离结构102的材料例如可以为氧化硅，隔离结构102例如可以为浅沟槽隔离(Shallow Trench Isolation)。可以理解的是，在衬底100上形成隔离结构102，隔离结构102之间的半导体衬底100即为有源区，有源区用于形成有源器件，本实施例中的有源器件为CMOS器件。
半导体衬底100的有源区上已经形成有栅极106以及栅极106侧壁上的栅极侧墙110，可以理解的是，衬底100上还可以形成有其他的必要部件，例如栅介质层104等。其中，栅介质层104例如可以为热氧化层或其他合适的介质材料，例如氧化硅或高k介质材料，高k介质栅材料例如铪基氧化物，HFO2、HfSiO、HfSiON、HfTaO、HfTiO等中的一种或其中几种的组合。栅极106可以为单层或多层结构，例如可以为多晶硅、非晶硅或金属电极材料或他们的组合，金属电极材料可以为TiN、TiAl、Al、TaN、TaC、W一种或多种组合。栅极侧墙110可以具有单层或多层结构，可以由氮化硅、氧化硅、氮氧化硅、碳化硅、氟化物掺杂硅玻璃、低k电介质材料及其组合，和/或其他合适的材料形成。
此外，在隔离结构102上还可以形成有无源器件，例如可以在隔离结构上形成电阻108，电阻108可以由多晶硅来形成。在一些实施例中，栅极106包括多晶硅层，且该多晶硅层为栅极106的顶层，也就是说，在一些应用中，栅极106可以是单层结构，即栅极106为多晶硅栅极；在另一些应用中，栅极106可以是多层结构且多晶硅层为多层结构中的最上层。在这些实施例中，隔离结构102上的无源器件可以同有源区上的器件一同形成，在形成器件栅极106的同时形成隔离结构102上的电阻108，以及在形成栅极106的栅极侧墙110的同时形成电阻108的电阻侧墙112。这样，可以减少工艺步骤，提高工艺集成度，降低制造成本。此外，在电阻108上还覆盖有金属硅化阻挡层114，该金属硅化阻挡层114可以同时覆盖电阻侧墙112和电阻108，金属硅化阻挡层114起到后续自对准金属硅化工艺中避免电阻被硅化的作用，金属硅化阻挡层114的材料例如可以为氮化硅。
在步骤S02，进行选择性外延生长，在栅极106两侧暴露的半导体衬底100表面上形成半导体外延层120，参考图3所示。
更优地，在进行选择性外延生长之前，可以先在栅极两侧的衬底100中形成源漏区，也就是在形成金属硅化物之前形成源漏区。可以根据器件类型的需要，注入N型或P型的掺杂粒子，而后通过热退火激活掺杂，来形成源漏区，N型掺杂的掺杂粒子例如可以为N、P、As、S等，P型掺杂的掺杂粒子例如可以为B、Al、Ga或In等。
选择性外延生长(Selective Epitaxy Growth)工艺中，在暴露的半导体衬底100表面上，沿着衬底100的晶向生长出半导体外延层120，该半导体外延层120具有与衬底基本相同的晶向。本实施例中，衬底100为硅衬底，生长的半导体外延层120为硅外延层，如图3所示。可以根据器件的具体需求确定半导体外延层120的厚度，半导体外延层120的厚度范围可以为5-100nm，更为典型地，半导体外延层的厚度范围可以为10-30nm。
如前所述，在一些实施例中，栅极106包括多晶硅层，且该多晶硅层为栅极106的顶层，在具体的应用中，可以通过选择性外延生长的工艺控制，在多晶硅层之上不生长或仅少量生长外延层，本申请对此不作特别限定。
在步骤S03，进行自对准金属硅化工艺，以使得半导体外延层转化为金属硅化物层132、133，参考图4-7所示。
自对准金属硅化工艺是生长某些材料的金属层之后，通过热退火温度的控制，使得金属层与暴露的半导体材料之间发生反应，生成金属硅化物，而其他的绝缘层如氧化硅和氮化硅则不会与该金属层发生反应，从而，自对准地在暴露的硅衬底上形成金属硅化物，故而称作自对准金属硅化工艺。其中，金属层的材料例如可以为Ni、Ti或Co等，Ni、Ti、Co经过自对准金属硅化工艺之后形成金属硅化物层分别为NiSi、TiSi2、CoSi2。此处的金属层以及金属硅化物层仅为示例，还可以为其他任意可以由可以发生金属硅化反应的金属材料形成的金属硅化物层，本申请对此不作特别的限定。
需要说明的是，在进行自对准金属硅化反应时，是金属扩散至半导体材料层中而发生反应，从而形成金属硅化物层。因此，在本申请中，进行自对准硅化反应时，金属材料扩散至半导体外延层中，金属材料与半导体外延材料发生反应，使得半导体外延层转化为金属硅化物层，根据不同的需要，通过金属层厚度以及反应时间的控制，可以使得部分的半导体外延层或者全部的半导体外延层都转化为金属硅化物层，而由于半导体外延层形成于衬底之上，最终形成的金属硅化物层可以是位于衬底表面之上的，参考图7所示，栅极两侧的金属硅化物层132的上表面会高于栅极106下的衬底100表面的。在一些实施例中，部分或全部的半导体外延层都转化为金属硅化物层，而衬底部分并未硅化，金属硅化物层132整体位于衬底之上，这样，金属硅化物层132的下表面是不低于栅极106下的衬底100表面的，而在仅部分的半导体外延层转化为金属硅化物层的实施例中，在金属硅化物层132与衬底100之间还会保留有半导体外延层。在另一些实施例中，全部的半导体外延层都转化为金属硅化物层，且部分衬底一并被硅化，这样，仅部分厚度的金属硅化物层是由半导体外延层转化而来，金属硅化物层132的上表面是高于栅极106下的衬底100表面，而金属硅化物层132的下表面是低于栅极106下的衬底100表面。
在本申请实施例中，自对准金属硅化工艺包括：进行金属层的生长；进行第一次快速热退火；去除未反应的金属层；进行第二次快速热退火，第二次快速热退火的工艺温度大于第一快速热退火的工艺温度。通常地，可以发生硅化反应的金属材料具有较强的迁移性，通过温度较低的第一次快速热退火，可以使得金属与半导体材料发生反应，且迁移不是特别活跃，而后通过温度较高的第二次快速热退火使得硅化反应更为充分，从而，生成高质量的金属硅化物层。
具体的，在步骤S031，进行金属层122的生长，如图4所示。可以采用溅射等方法生长金属层122，金属层122的材料例如可以为Ni、Ti或Co或其他任意可以发生硅化反应的金属材料，其厚度可以根据具体的需要来设置。
在步骤S032，进行第一次快速热退火，如图5所示。第一次快速热退火中，工艺温度的范围可以为250-350℃，工艺时间的范围可以为20-40s，在第一快速热退火工艺中，金属层和与其接触的半导体材料发生反应，但为不充分的反应，此时会生成硅化反应的中间层130、131，本实施例中，与金属层接触的半导体材料为源漏区的衬底100，或者源漏区的衬底以及多晶硅的栅极106。在一个具体的示例中，金属层122的材料为Ni，在第一次快速热退火之后，与硅外延层发生反应生成Ni2Si的中间层130。
在步骤S033，去除未反应的金属层122，如图6所示。可以采用酸法腐蚀，去除未进行反应的金属层122，为反应的金属层122包括完全没有进行反应的区域以及反应但未完全消耗的金属层。
在步骤S034，进行第二次快速热退火，如图7所示。第二次快速热退火中,工艺温度的范围可以为350-450℃，工艺时间的范围可以为20-40s，在第二次热退火工艺中，采用高于第一次热退火工艺的工艺温度，此时使得第一次热退火工艺形成的中间层130、131更充分的反应，形成最终的金属硅化物层132、133。在一个具体的示例中，在第一次快速热退火之后，与硅外延层发生反应生成Ni2Si的中间层130，在第二次快速热退火之后，Ni2Si的中间层130转化为NiSi的金属硅化物层132，作为最终的金属硅化物层132。而在栅极的顶层为多晶硅的实施例中，在栅极106的上表面上也将形成NiSi的金属硅化物层133。
至此，就形成了本申请实施例的半导体器件，由于在源漏区所在的区域之上选择性生长了半导体外延层，从而，可以在源漏区衬底表面之上的空间上形成金属硅化物层，减少占用衬底表面之下的空间，从而，可以避免由于金属硅化物层而导致的结漏电缺陷的产生，同时，可以通过控制半导体外延层的厚度，形成所需厚度的金属硅化物层，增加硅化物层的工艺窗口，可以保证接触电阻满足器件要求的同时避免硅化物层被接触塞穿通的缺陷发生。
以上对本申请实施例的半导体器件的制造方法进行了详细的描述，此外，本申请还提供了由上述方法形成的半导体器件，参考图7所示，该半导体器件包括：
半导体衬底100；
所述半导体衬底100中的隔离结构102；
所述隔离结构102之间的衬底100上的栅极106以及栅极106侧壁上的栅极侧墙110；
所述栅极106两侧的衬底100上的金属硅化物层132，所述金属硅化物层132的上表面高于所述栅极106下的衬底100表面。
该金属硅化物层132是通过栅极106两侧的衬底100上外延生长的半导体外延层进行金属硅化反应而生成，也就是说，金属硅化物层132是形成于衬底100的表面之上的，也就是说，金属硅化物层132的上表面是高于栅极106下的衬底100表面。金属硅化物层例如可以为NiSi、TiSi2、CoSi2等。
在一些实施例中，部分或全部的半导体外延层都转化为金属硅化物层，而衬底部分并未硅化，金属硅化物层132整体位于衬底之上，同时，金属硅化物层132的下表面是不低于栅极106下的衬底100表面的。在另一些实施例中，全部的半导体外延层都转化为金属硅化物层，且部分衬底一并被硅化，这样，仅部分厚度的金属硅化物层是由半导体外延层转化而来，金属硅化物层132的上表面是高于栅极106下的衬底100表面，而金属硅化物层132的下表面是低于栅极106下的衬底100表面。
进一步地，在一些实施例中，半导体外延层并未完全硅化，这样，在金属硅化物层132与衬底100之间还形成有半导体外延层(图未示出)。
进一步地，栅极106包括多晶硅层，所述多晶硅层为栅极的顶层，还包括栅极上的金属硅化物层133。
进一步地，还包括形成于所述隔离结构上的电阻、电阻侧壁上的电阻侧墙以及覆盖电阻的金属硅化阻挡层，所述电阻与所述多晶硅层一同形成、所述栅极侧墙与所述电阻侧墙一同形成。
本说明书中的各个实施例均采用递进的方式描述，各个实施例之间相同相似的部分互相参见即可，每个实施例重点说明的都是与其他实施例的不同之处。尤其，对于半导体器件实施例而言，由于其基本相似于方法实施例，所以描述得比较简单，相关之处参见方法实施例的部分说明即可。
以上所述仅是本发明的优选实施方式，虽然本发明已以较佳实施例披露如上，然而并非用以限定本发明。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案做出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何的简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。
Claims (12)
1.一种半导体器件的制造方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底中形成有隔离结构，所述隔离结构之间的衬底上形成有栅极以及栅极侧壁上的栅极侧墙；
进行选择性外延生长，在栅极两侧暴露的半导体衬底表面上形成半导体外延层；
进行自对准金属硅化工艺，以使得半导体外延层转化为金属硅化物层。
2.根据权利要求1所述的制造方法，其特征在于，所述栅极包括多晶硅层，所述多晶硅层为栅极的顶层；则，
所述进行自对准金属硅化工艺，以使得半导体外延层转化为金属硅化物层，包括：
进行自对准金属硅化工艺，以使得半导体外延层以及多晶硅层转化为金属硅化物层。
3.根据权利要求2所述的制造方法，其特征在于，所述自对准金属硅化工艺中的金属层的材料为Ni、Ti或Co。
4.根据权利要求1所述的制造方法，其特征在于，在进行选择性外延生长之前，还包括：
在所述栅极两侧的衬底中形成源漏区。
5.根据权利要求2所述的制造方法，其特征在于，所述隔离结构上还形成有电阻、电阻侧壁上的电阻侧墙以及覆盖电阻的金属硅化阻挡层，所述电阻与所述多晶硅层一同形成、所述栅极侧墙与所述电阻侧墙一同形成。
6.根据权利要求1所述的制造方法，其特征在于，所述自对准金属硅化工艺包括：
进行金属层的生长；
进行第一次快速热退火；
去除未反应的金属层；
进行第二次快速热退火，第二次快速热退火的工艺温度大于第一快速热退火的工艺温度。
7.根据权利要求6所述的制造方法，其特征在于，所述第一次快速热退火中，工艺温度的范围为250-350℃，工艺时间的范围为20-40s。
8.根据权利要求7所述的制造方法，其特征在于，所述第二次快速热退火中，工艺温度的范围为350-450℃，工艺时间的范围为20-40s。
9.根据权利要求1所述的制造方法，其特征在于，所述半导体外延层的厚度范围为5-100nm。
10.根据权利要求1所述的制造方法，其特征在于，所述半导体外延层的厚度范围为10-30nm。
11.一种半导体器件，其特征在于，包括：
半导体衬底；
所述半导体衬底中的隔离结构；
所述隔离结构之间的衬底上的栅极以及栅极侧壁上的栅极侧墙；
所述栅极两侧的衬底上的金属硅化物层，所述金属硅化物层的上表面高于所述栅极下的衬底表面。
12.根据权利要求11所述的半导体器件，其特征在于，所述金属硅化物层与所述衬底之间还形成有半导体外延层。
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2018
- 2018-12-13 CN CN201811527891.0A patent/CN109545664A/zh active Pending
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