TW201338044A - 半導體裝置之製造方法 - Google Patents

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Abstract

提供一種半導體裝置之製造方法，包括：提供一基板，具有一鰭，設置於該基板上；形成一閘極結構於該鰭上，該閘極結構與該鰭之至少兩側接合；形成一應力膜於包括該鰭之該基板上；對包括該應力膜之該基板進行回火，該回火對該鰭之一通道區提供一拉伸應變。舉例來說，該應力膜中之一壓縮應變可轉移至該鰭之該通道區形成一拉伸應力。

Description

半導體裝置之製造方法
本發明係有關於一種半導體裝置之製造方法，特別是有關於一種可增加通道應力之半導體裝置之製造方法。
半導體積體電路(IC)工業經歷了快速成長。在此成長過程中，由於裝置結構尺寸或幾何形狀的微縮，裝置的功能密度逐漸增加。微縮製程通常提供增加生產效率、降低成本及/或提升效能的優勢。然，微縮製程亦增加製程及製作積體電路(IC)的複雜性。為實現上述優點，類似的積體電路(IC)製程開發是必要的。
同樣地，由於增加積體電路(IC)效能及微縮幾何尺寸的需求，已有導入多閘極裝置。多閘極裝置包括多閘極鰭式電晶體，亦稱為鰭式場效電晶體(finFET)裝置，而如此稱謂是由於通道形成於自基板延伸的鰭上。當提供一閘極於包括通道區的鰭的側面及/或頂部時，鰭式場效電晶體(finFET)裝置可允許縮小裝置的閘極寬度。
另一提升半導體裝置效能的方法是對裝置相關區域提供應力或應變。舉例來說，於一區域中誘導產生一較高拉伸應變可提高電子遷移率，提升效能。因此，可對鰭式場效電晶體(finFET)裝置的區域提供應力/應變的製造方法及裝置是吾人所期望的。
本發明之一實施例，提供一種半導體裝置之製造方法，包括：提供一基板，具有一鰭，設置於該基板上；形 成一閘極結構於該鰭上，其中該閘極結構與該鰭之至少兩側接合；沈積一應力膜於該基板上；以及對包括該應力膜之該基板進行回火，其中該回火對該鰭之一通道區提供一拉伸應變。
本發明之一實施例，提供一種半導體裝置之製造方法，包括：提供一基板，具有複數個鰭；成長一磊晶區於該基板上，其中該磊晶區與每一鰭接合；對該磊晶區實施一前置非晶佈植(PAI)製程；於該前置非晶佈植(PAI)製程之後，形成一壓縮層於該磊晶區上；以及處理該基板與該壓縮層，其中該處理自該壓縮層轉移一應力至該磊晶區。
本發明之一實施例，提供一種半導體裝置之製造方法，包括：提供一鰭式半導體裝置；形成一壓縮應力層於該鰭式半導體裝置上；自該壓縮應力層轉移一應力至該鰭式半導體裝置之一鰭之一區域；以及於轉移該應力之後，移除該壓縮應力層。
為讓本發明之上述目的、特徵及優點能更明顯易懂，下文特舉一較佳實施例，並配合所附圖式，作詳細說明如下：
本揭露提供多閘極(multi-gate)電晶體或鰭式(fin-type)多閘極電晶體(此處所指為鰭式場效電晶體(finFET)裝置)形式的實施例。上述裝置可包括一p型金氧半(metal oxide semiconductor,MOS)鰭式場效電晶體(finFET)裝置或一n型金氧半(metal oxide semiconductor,MOS)鰭式場效電晶體(finFET)裝置。鰭式場效電晶體(finFET)裝置可為一雙閘 極裝置、三閘極裝置及/或其他結構態樣。本領域具有通常知識者可了解可自本揭露觀點獲益的半導體裝置的其他實施例。
第1a~1b圖說明一半導體裝置100。半導體裝置100包括鰭式場效電晶體(finFET)型裝置。半導體裝置100可包括於一積體電路(IC)，例如一微處理器、記憶裝置及/或其他積體電路(IC)中。半導體裝置100包括一基板102、複數個鰭104、複數個隔離結構106以及一閘極結構108，設置於每一鰭104上。每一鰭104包括一源/汲極區110，其中源極或汲極結構形成於鰭104中、鰭104上及/或包圍鰭104。鰭104的一通道區(channel region)112位於閘極結構108下方。
基板102可為一矽基板。基板102可選擇性地包括例如鍺(germanium)的另一元素半導體(elementary semiconductor)，例如碳化矽(silicon carbide)、砷化鎵(gallium arsenide)、磷化鎵(gallium phosphide)、磷化銦(indium phosphide)、砷化銦(indium arsenide)及/或銻化銦(indium antimonide)的化合物半導體(compound semiconductor)，例如鍺化矽(SiGe)、磷砷化鎵(GaAsP)、砷化銦鋁(AlInAs)、砷化鋁鎵(AlGaAs)、砷化銦鎵(GaInAs)、磷化銦鎵(GaInP)及/或磷砷化銦鎵(GaInAsP)的合金半導體(alloy semiconductor)，或上述組合。在一實施例中，基板102為一絕緣層上覆半導體(semiconductor on insulator,SOI)。
隔離結構106可由氧化矽、氮化矽、氮氧化矽、摻氟 矽玻璃(fluoride-doped silicate glass,FSG)、低k介電材料及/或其他適合絕緣材料所形成。隔離結構106可為淺溝槽隔離(shallow trench isolation,STI)結構。在一實施例中，隔離結構106為淺溝槽隔離(STI)結構，藉由在基板102中蝕刻溝槽而形成。之後，溝槽可填入隔離材料，再進行一化學機械研磨(CMP)。其他隔離結構106及/或鰭104的製造技術亦可使用。隔離結構106可包括一多層結構，例如具有一或多層墊層。
鰭104可提供一主動區，具有一或多個裝置形成於其中。在一實施例中，一電晶體裝置的通道區112形成於鰭104中。鰭104可包括矽或例如鍺(germanium)的另一元素半導體(elementary semiconductor)，例如碳化矽(silicon carbide)、砷化鎵(gallium arsenide)、磷化鎵(gallium phosphide)、磷化銦(indium phosphide)、砷化銦(indium arsenide)及/或銻化銦(indium antimonide)的化合物半導體(compound semiconductor)，例如鍺化矽(SiGe)、磷砷化鎵(GaAsP)、砷化銦鋁(AlInAs)、砷化鋁鎵(AlGaAs)、砷化銦鎵(GaInAs)、磷化銦鎵(GaInP)及/或磷砷化銦鎵(GaInAsP)的合金半導體(alloy semiconductor)，或上述組合。鰭104可利用包括光微影及蝕刻的適當製程製作。光微影製程可包括形成一光阻層(光阻)覆蓋基板(例如於一矽層上)，對光阻進行圖案曝光，實施曝光後烘烤(post-exposure bake)製程，以及對光阻進行顯影以形成包括光阻的一罩幕元件。之後，當進行一蝕刻製程於矽層中形成凹處(recesses)時，罩幕元件可用來保護基板區，而使一延伸的鰭保留下來。 凹處可利用反應性離子蝕刻(reactive ion etch,RIE)及/或其他適當製程進行蝕刻。許多其他於基板102上形成鰭104的方法實施例亦可適用。
在一實施例中，鰭104的寬度大約為10nm，高度大約介於15~40nm，然，其他尺寸亦可適用於鰭104。鰭104的高度可量測自隔離結構106以上的突出部。鰭104可利用n型及/或p型摻質進行摻雜。
閘極結構108可包括一閘介電層、一閘電極層及/或一或多層附加層。在一實施例中，閘極結構108為一犧牲閘極結構，例如形成於用來形成金屬閘極結構的替換閘極製程(replacement gate process)。在一實施例中，閘極結構108包括多晶矽。在一實施例中，閘極結構108包括一金屬閘極結構。
閘極結構108的閘介電層可包括二氧化矽，其可藉由適當氧化及/或沈積方法形成。閘極結構108的閘介電層可選擇性地包括一高k介電層，例如氧化鉿(HfO2)。高k介電層可選擇性地包括其他高k介電質，例如氧化鈦(TiO2)、氧化鋯鉿(HfZrO)、氧化鉭(Ta2O3)、矽酸鉿(HfSiO4)、氧化鋯(ZrO2)、矽酸鋯(ZrSiO2)或其組合，或其他適合材料。高k介電層可藉由原子層沈積(atomic layer deposition,ALD)及/或其他適當方法形成。
在一實施例中，閘極結構108可為一金屬閘極結構。金屬閘極結構可包括介面層(interfacial layer)、閘介電層、功函數層(work function layer)、填充金屬層及/或其他適合金屬閘極結構的材料。在其他實施例中，金屬閘極結構108 可更包括覆蓋層(capping layer)、蝕刻終止層及/或其他適合材料。介面層可包括一介電材料，例如氧化矽層或氮氧化矽層。介面介電層可藉由化學氧化、熱氧化、原子層沈積(ALD)、化學氣相沈積(CVD)及/或其他適當形成製程形成。
可包含於閘極結構108中的典型p型功函數金屬包括氮化鈦(TiN)、氮化鉭(TaN)、釕(Ru)、鉬(Mo)、鋁(Al)、氮化鎢(WN)、矽化鋯(ZrSi2)、矽化鉬(MoSi2)、矽化鉭(TaSi2)、矽化鎳(NiSi2)、其他適合的p型功函數材料或其組合。可包含於閘極結構108中的典型n型功函數金屬包括鈦(Ti)、銀(Ag)、鋁化鉭(TaAl)、碳化鋁鉭(TaAlC)、氮化鋁鈦(TiAlN)、碳化鉭(TaC)、碳氮化鉭(TaCN)、氮化矽鉭(TaSiN)、錳(Mn)、鋯(Zr)、其他適合的n型功函數材料或其組合。功函數值與功函數層的材料組成有關，因此，選擇第一功函數層材料以調整其功函數值，以便於形成在各區域的裝置中達到一預期臨界電壓(threshold voltage)Vt。功函數層可藉由化學氣相沈積(CVD)、物理氣相沈積(PVD)及/或其他適當製程進行沈積。填充金屬層可包括鋁、鎢或銅及/或其他適合材料。填充金屬層可藉由化學氣相沈積(CVD)、物理氣相沈積(PVD)、電鍍(plating)及/或其他適當製程形成。填充金屬可沈積於功函數金屬層上，藉此填入由移除偽閘極(dummy gate)結構所形成溝槽或開口的保留部。
半導體裝置100可包括未特別說明的其他層及/或結構，包括額外的源/汲極區、層間介電(ILD)層、接觸窗、內 連線及/或其他適合結構。
切線114說明半導體裝置100的剖面結構，如第1b圖所示。
半導體裝置100於鰭104中具有一應變/應力(strain/stress)，例如，於通道區112中。在一實施例中，可產生一拉伸應變。應力/應變可利用例如方法200、方法900、方法1500及/或方法2300(分別揭示於第2、9、15、23圖)的一或多種方法獲得。說明應變116。在一實施例中，應變116為鰭104中的一應變，其對半導體裝置100的通道區提供一拉伸應力。在一實施例中，應變116對通道區提供一對稱應力。作用於通道區的拉伸應力可提升通道區中的遷移率。
現請參閱第2圖，根據本揭露一或多個觀點，說明一半導體製造方法200的流程。方法200可增加提供在半導體裝置一或多個區域中的應力或應變，例如一鰭式場效電晶體(fin-type field effect transistor,finFET)。第3~8圖為根據第2圖方法200步驟所製作一半導體裝置300實施例的剖面示意圖。第3~8圖及半導體裝置300僅為代表性描述，並不以此為限。
方法200包括具有互補式金氧半(complementary metal-oxide-semiconductor,CMOS)技術製作流程特徵的步驟，因此，此處僅作簡要描述。額外步驟可於方法200之前、之後及/或過程中實施。同樣地，可了解可自此處所描述方法獲益的裝置的其他部分。部分半導體裝置300可藉由互補式金氧半(CMOS)技術製作，因此，部分製程僅作簡 要描述。此外，半導體裝置300可包括其他各種裝置及結構，例如額外的電晶體、雙極性接面電晶體(bipolar junction transistor,BJT)、電阻、電容、二極體、保險絲等，然，已簡化為更易了解的本揭露發明概念。半導體裝置300可包括複數個內連線裝置。
方法200始於方塊202，提供一半導體基板。半導體基板大體類似第1圖所描述半導體裝置100的半導體基板102。在一實施例中，半導體基板包括複數個自基板延伸的鰭(fins)。一隔離區(例如淺溝槽隔離(shallow trench isolation,STI)結構)可插入上述半導體裝置100的鰭之間。請參閱第3圖實施例，一半導體裝置300包括一基板102，具有一鰭104。半導體裝置300大體類似第1圖所描述的半導體裝置100。
一閘極結構可設置於基板上。在一實施例中，閘極結構形成於自基板延伸的鰭上及/或包圍鰭。閘極結構可包括複數層，例如閘介電層、閘電極層、覆蓋層(capping layer)、硬罩幕層及/或其他適合層。在一實施例中，閘極結構為一犧牲閘極結構，例如提供於形成一金屬閘極結構的替換閘極方法(replacement gate method)。請參閱第3圖實施例，一閘極結構108設置於基板102上。特別是，閘極結構108設置於鰭104上。每一閘極結構108橫跨鰭104，分離一源極區與一汲極區並定義一通道區。在半導體裝置300中，鰭104包括一源/汲極區302與一通道區304。閘極結構108大體類似第1圖所描述半導體裝置100的閘極結構108。
之後，方法200進行方塊204，實施一佈植製程(implantation process)。在一實施例中，該製程為一前置非晶佈植(pre-amorphous implant,PAI)。前置非晶佈植(PAI)製程可佈植基板的一目標區，破壞目標區的晶格結構，形成非晶區。該佈植製程可包括佈植例如鍺(Ge)、矽(Si)、碳(C)、氙(Xe)的物種及/或其他適合物種。該佈植製程實施的能量大約介於0.5keV至30keV。在一實施例中，該佈植製程大體為一垂直佈植(vertical implant)(即垂直於基板上表面)。在一實施例中，該佈植製程為一傾斜佈植(tilt implant)，其傾斜角度大約介於0~30度。請參閱第3圖實施例，一前置非晶佈植(PAI)306入射基板102以形成鰭104的佈植(非晶)區308。在本實施例中，非晶區308形成於半導體裝置300的源/汲極區。
佈植深度可由佈植能量、佈植物種及/或佈植劑量加以控制。前置非晶佈植(PAI)製程可以矽或鍺對基板進行佈植。前置非晶佈植(PAI)製程可選擇性地使用其他佈植物種，例如氬(Ar)、氙(Xe)、氟化硼(BF2)、砷(As)、銦(In)、其他適合佈植物種或其組合。
之後，方法200進行方塊206，形成一緩衝層(buffer layer)於基板上。在一實施例中，緩衝層大約介於20~100埃。在一實施例中，緩衝層的厚度大約介於2~5nm。上述厚度僅為舉例，並不以此為限。在一實施例中，緩衝層為一氧化物，例如氧化矽(silicon oxide)，然，其他組成亦可適用。請參閱第4a圖實施例，一緩衝層402形成於基板102上。
如上所述，於形成緩衝層之前，實施佈植(例如前置非晶佈植(PAI))。然，在其他實施例中，於方塊204的佈植製程之前，可形成緩衝層。也就是說，方塊206於方塊204之前。根據實施例，第4b圖說明當緩衝層402設置於基板上時，實施前置非晶佈植(PAI)306。於前置非晶佈植(PAI)306之前，形成緩衝層402。
之後，方法200進行方塊208，形成一應力膜於基板上。應力膜亦可稱為一應力誘導膜。在一實施例中，應力膜為一應力記憶技術(stress memorization technique,SMT)膜。應力膜可提供於裝置上，裝置中的應力是被期望的，而應力膜的應力可被創造並轉移至下方結構/層。在一實施例中，應力膜為氮化矽。應力膜的厚度大約介於200~400埃。應力膜可具有一壓縮應變(例如一壓縮應力膜)(於方塊210之後，鰭的一目標區中，壓縮應變可轉換為一拉伸應變)。在一實施例中，應力膜的厚度大約介於10~40nm。應力膜可藉由電漿增強化學氣相沈積(plasma enhanced chemical vapor deposition,PECVD)及/或其他適當製程形成。請參閱第5圖實施例，一應力膜502設置於基板102上。
之後，方法200進行方塊210，實施一應力誘導或轉移製程。該應力誘導/轉移製程包括產生一應力及/或將上層(壓縮)應力膜的應力轉移至下層鰭區域的一處理程序。在一實施例中，該處理程序包括一回火製程。回火可包括快速熱回火(rapid thermal anneal,RTA)、單線回火(single strand anneal,SSA)、雷射回火(laser anneal)、快閃回火(flash anneal)、爐管回火(furnace anneal)及/或其他適當製程。在一實施例中，該處理程序轉移應力膜的一壓縮應變以於鰭中提供一拉伸應力。請參閱第6圖實施例，於鰭104中提供一應變(或應力)602。應變/應力602由應力膜及/或上述處理程序產生及轉移。應變/應力602可對鰭104的通道區提供一對稱應力。
之後，方法200進行方塊212，自基板移除應力膜及/或緩衝層。應力膜及/或緩衝層可利用適當蝕刻技術移除，例如濕蝕刻(wet etch)。應力膜及緩衝層可以一單一製程或多次製程(即分別移除每一層)移除。於移除應力膜後，由應力膜誘導產生的應變可保留下來，例如應變已轉移且為鰭的一區域所記憶。請參閱第7圖實施例，自基板移除應力膜502及緩衝層402，而鰭104中的應變602可獲得保留。
之後，方法200進行方塊214，實施一源/汲極佈植以形成一接面(junction)。在一實施例中，形成一源/汲極延伸區。接面(junction)可利用一離子佈植製程形成。佈植可包括導入n型或p型摻質。典型的摻質包括砷、磷、銻、硼、二氟化硼及/或其他可能摻質。在一實施例中，於一或多個接面佈植製程之前，可形成間隙元件鄰接閘極結構側壁。間隙元件可包括氮化矽、氧化矽、氮氧化矽及/或其他適合介電材料。在實施例中，側壁間隙包括複數層，例如墊層。在其他實施例中，於形成任何間隙元件之前，可實施佈植製程及/或省略間隙元件。請參閱第8圖實施例，設置側壁間隙802於閘極結構108側壁。一佈植804入射基板102。 佈植804可提供一適當摻雜區，以形成對應閘極結構108的一源/汲極區。源/汲極區可包括一源/汲極延伸區(source/drain extension region)。
方法200可續進行包括互補式金氧半(CMOS)或金氧半(MOS)技術製程以形成習知各種結構。典型可實施的製程包括形成接觸窗(contact)結構以耦接閘極結構及/或源/汲極區，以及形成具有介層窗(via)及內連線(interconnect line)的一多層內連線(multi-layer interconnect,MLI)，其可相互連接形成於基板上的一或多個半導體裝置。在一實施例中，上述閘極結構為一犧牲閘極結構，而利用一適當替換閘極法(replacement gate methodology)形成一替換閘極(replacement gate)。
現請參閱第9圖，根據本揭露一或多個觀點，說明一半導體製造方法900的流程。方法900可增加提供在半導體裝置一或多個區域中的應力或應變，例如一鰭式場效電晶體(fin-type field effect transistor,finFET)。第10~14圖為根據第9圖方法900步驟所製作一半導體裝置1000實施例的剖面示意圖。第10~14圖及半導體裝置1000僅為代表性描述，並不以此為限。
方法900包括具有互補式金氧半(complementary metal-oxide-semiconductor,CMOS)技術製作流程特徵的步驟，因此，此處僅作簡要描述。額外步驟可於方法900之前、之後及/或過程中實施。同樣地，可了解可自此處所描述方法獲益的裝置的其他部分。部分半導體裝置1000可藉由互補式金氧半(CMOS)技術製作，因此，部分製程僅作簡 要描述。此外，半導體裝置1000可包括其他各種裝置及結構，例如額外的電晶體、雙極性接面電晶體(bipolar junction transistor,BJT)、電阻、電容、二極體、保險絲等，然，已簡化為更易了解的本揭露發明概念。半導體裝置1000可包括複數個內連線裝置。
方法900始於方塊902，提供一半導體基板。半導體基板大體類似第1圖所描述半導體裝置100的半導體基板102。在一實施例中，半導體基板包括複數個自基板延伸的鰭(fins)。一隔離區(例如淺溝槽隔離(shallow trench isolation,STI)結構)可插入上述半導體裝置100的鰭之間。請參閱第10圖實施例，一半導體裝置1000包括一基板102，具有一鰭104。半導體裝置1000大體類似第1圖所描述的半導體裝置100。
一閘極結構可設置於基板上。在一實施例中，閘極結構形成於自基板延伸的鰭上及/或包圍鰭。閘極結構可包括複數層，例如閘介電層、閘電極層、覆蓋層(capping layer)、硬罩幕層及/或其他適合層。在一實施例中，閘極結構為一犧牲閘極結構，例如提供於形成一金屬閘極結構的替換閘極方法(replacement gate method)。請參閱第10圖實施例，一閘極結構108設置於基板102上。特別是，閘極結構108設置於鰭104上。每一閘極結構108橫跨鰭104，分離一源極區與一汲極區並定義一通道區。在半導體裝置1000中，鰭104包括一源/汲極區302與一通道區304。閘極結構108大體類似第1圖所描述半導體裝置100的閘極結構108。
之後，方法900進行方塊904，實施一或多個佈植製程(implantation process)。佈植製程可包括一前置非晶佈植(pre-amorphous implant,PAI)及/或一接面形成佈植製程(junction forming implantation process)(即一源/汲極佈植)。前置非晶佈植(PAI)製程可佈植基板的一目標區，破壞目標區的晶格結構，形成非晶區。該佈植製程可包括佈植例如鍺(Ge)、矽(Si)、碳(C)、氙(Xe)的物種及/或其他適合物種。該前置非晶佈植(PAI)製程實施的能量大約介於0.5keV至30keV。在一實施例中，該前置非晶佈植(PAI)製程大體為一垂直佈植(vertical implant)(即垂直於基板上表面)。在一實施例中，該前置非晶佈植(PAI)製程為一傾斜佈植(tilt implant)，其傾斜角度大約介於0~30度。接面佈植(junction implant)可與前置非晶佈植(PAI)製程分開或同時進行。接面佈植可提供適當摻質(例如n型、p型)以形成一摻雜區。該佈植可包括導入n型或p型摻質。典型的摻質包括砷、磷、銻、硼、二氟化硼及/或其他可能摻質。在一實施例中，方塊904的接面佈植形成一源/汲極延伸區(source/drain extension region)。
請參閱第10圖實施例，一佈植1004入射基板102。佈植1004形成鰭104的佈植區1002。在一實施例中，佈植區1002為非晶區。佈植1004亦可提供或分開提供適當摻質(即n型或p型摻質)以提供裝置的一摻雜源/汲極區1002。佈植區1002可包括半導體裝置1000的一源/汲極延伸區。
佈植深度可由佈植能量、佈植物種及/或佈植劑量加以 控制。前置非晶佈植(PAI)製程可以矽或鍺對基板進行佈植。前置非晶佈植(PAI)製程可選擇性地使用其他佈植物種，例如氬(Ar)、氙(Xe)、氟化硼(BF2)、砷(As)、銦(In)、其他適合佈植物種或其組合。接面佈植可包括提供適當n型或p型摻質。
之後，方法900進行方塊906，形成一緩衝層(buffer layer)於基板上。在一實施例中，緩衝層大約介於20~100埃。在一實施例中，緩衝層的厚度大約介於2~5nm。上述厚度僅為舉例，並不以此為限。在一實施例中，緩衝層為一氧化物，例如氧化矽(silicon oxide)，然，其他組成亦可適用。請參閱第11a圖實施例，一緩衝層402形成於基板102上。
如上所述，於形成緩衝層之前，實施佈植(例如前置非晶佈植(PAI)及/或接面佈植)。然，在其他實施例中，於方塊904的佈植製程之前，可形成緩衝層。也就是說，方塊906於方塊904之前。根據實施例，第11b圖說明當緩衝層402設置於基板上時，實施佈植1004(例如前置非晶佈植(PAI)、源/汲極延伸佈植)。於佈植1004之前，形成緩衝層402。
之後，方法900進行方塊908，形成一應力膜於基板上。應力膜亦可稱為一應力誘導膜。在一實施例中，應力膜為一應力記憶技術(stress memorization technique,SMT)膜。應力膜可提供於裝置上，裝置中的應力是被期望的，而應力膜的應力可被創造並轉移至下方結構/層。在一實施例中，應力膜為氮化矽。應力膜的厚度大約介於200~400 埃。應力膜可具有一壓縮應變(例如一壓縮應力膜)(於方塊910之後，在鰭中，應力膜的壓縮應變可轉換為一拉伸應變)。在一實施例中，應力膜的厚度大約介於10~40nm。應力膜可藉由電漿增強化學氣相沈積(plasma enhanced chemical vapor deposition,PECVD)及/或其他適當製程形成。請參閱第12圖實施例，一應力膜502設置於基板102上。在一實施例中，應力膜502為一壓縮應力膜(即具有一壓縮應變)。
之後，方法900進行方塊910，實施一應力誘導及/或接面形成製程或處理程序。在一實施例中，該處理程序包括一回火製程。回火可包括快速熱回火(rapid thermal anneal,RTA)、單線回火(single strand anneal,SSA)、雷射回火(laser anneal)、快閃回火(flash anneal)、爐管回火(furnace anneal)及/或其他適當製程。在一實施例中，該處理程序轉移應力膜的一壓縮應變以對裝置的鰭區域提供一拉伸應力。請參閱第13圖實施例，於鰭104中提供一應變(或應力)1302。應變/應力1302由應力膜及/或應力誘導製程產生。方塊910的製程亦可提供形成半導體裝置1000適當的p-n接面深度。
之後，方法900進行方塊912，自基板移除應力膜及/或緩衝層。應力膜及/或緩衝層可利用適當蝕刻技術移除，例如濕蝕刻(wet etch)。應力膜及緩衝層可以一單一製程或多次製程(即分別移除每一層)移除。於移除應力膜後，由應力膜誘導產生的應變可保留下來，例如應變已轉移且為鰭所記憶。請參閱第14圖實施例，自基板移除應力膜502 及緩衝層402，而鰭104中的應變1302可獲得保留。應變1302可對半導體裝置的通道區304提供一對稱應力(symmetrical strain)。
方法900可續進行包括互補式金氧半(CMOS)或金氧半(MOS)技術製程以形成習知各種結構。在一實施例中，可形成間隙元件鄰接閘極結構側壁。間隙元件可包括氮化矽、氧化矽、氮氧化矽及/或其他適合介電材料。在實施例中，側壁間隙包括複數層，例如墊層。可進一步形成一源/汲極區(例如上述形成的延伸區以外)。源/汲極區可藉由例如離子佈植、熱擴散、磊晶成長製程及/或其他適當製程形成。在一實施例中，於鰭中的一或多個源極及/或汲極區蝕刻形成一凹處(recess)。凹處可利用例如乾蝕刻、電漿蝕刻、濕蝕刻及類似製程的適當蝕刻技術進行蝕刻。在實施例中，源/汲極區包括形成於基板上及/或基板上方的磊晶區(epitaxial region)。在一實施例中，磊晶區可形成於鰭的蝕刻凹處。須小心保有方法900形成源/汲極區所提供的應變(strain)。
典型可實施的製程更包括形成接觸窗(contact)結構以耦接閘極結構及/或源/汲極區，以及形成具有介層窗(via)及內連線(interconnect line)的一多層內連線(multi-layer interconnect,MLI)，其可相互連接形成於基板上的一或多個半導體裝置。在一實施例中，上述閘極結構為一犧牲閘極結構(sacrificial gate structure)，而利用一適當替換閘極法(replacement gate methodology)形成一替換閘極(replacement gate)。
現請參閱第15圖，根據本揭露一或多個觀點，說明一半導體製造方法1500的流程。方法1500可增加提供在半導體裝置一或多個區域中的應力或應變，例如一鰭式場效電晶體(fin-type field effect transistor,finFET)。第16a~22b圖為根據第15圖方法1500步驟所製作一半導體裝置1600實施例的剖面示意圖。第16a~22b圖提供半導體裝置1600，其大體類似第1圖所描述的半導體裝置100。特別是，第16a、17a、18a、19a、20a、21a及22a圖提供對應第1a圖切線116所切的半導體裝置圖。第16b、17b、18b、19b、20b、21b及22b圖提供對應第1a圖切線114所切的半導體裝置圖。第16a~22b圖及半導體裝置1600僅為代表性描述，並不以此為限。
方法1500包括具有互補式金氧半(complementary metal-oxide-semiconductor,CMOS)技術製作流程特徵的步驟，因此，此處僅作簡要描述。額外步驟可於方法1500之前、之後及/或過程中實施。同樣地，可了解可自此處所描述方法獲益的裝置的其他部分。部分半導體裝置1600可藉由互補式金氧半(CMOS)技術製作，因此，部分製程僅作簡要描述。此外，半導體裝置1600可包括其他各種裝置及結構，例如額外的電晶體、雙極性接面電晶體(bipolar junction transistor,BJT)、電阻、電容、二極體、保險絲等，然，已簡化為更易了解的本揭露發明概念。半導體裝置1600可包括複數個內連線裝置。
方法1500始於方塊1502，提供一半導體基板。半導體基板大體類似第1圖所描述半導體裝置100的半導體基 板102。在一實施例中，半導體基板包括複數個自基板延伸的鰭(fins)。一隔離區(例如淺溝槽隔離(shallow trench isolation,STI)結構)可插入上述半導體裝置100的鰭之間。請參閱第16a/16b圖實施例，一半導體裝置1600包括一基板102，具有複數個鰭104。半導體裝置1600大體類似第1圖所描述的半導體裝置100。
一閘極結構可設置於基板上。在一實施例中，閘極結構形成於自基板延伸的鰭上及/或包圍鰭。閘極結構可包括複數層，例如閘介電層、閘電極層、覆蓋層(capping layer)、硬罩幕層及/或其他適合層。在一實施例中，閘極結構為一犧牲閘極結構，例如提供於形成一金屬閘極結構的替換閘極方法(replacement gate method)。請參閱第16a/16b圖實施例，一閘極結構108設置於基板102上。特別是，閘極結構108設置於鰭104上。每一閘極結構108橫跨鰭104，分離一源極區與一汲極區並定義一通道區。在半導體裝置300中，鰭104包括一源/汲極區302與一通道區304。閘極結構108大體類似第1圖所描述半導體裝置100的閘極結構108。
之後，方法1500進行方塊1504，成長一源/汲極磊晶區於基板上。在一實施例中，於鰭中的一或多個源極及/或汲極區蝕刻形成一凹處(recess)。凹處可利用例如乾蝕刻、電漿蝕刻、濕蝕刻及類似製程的適當蝕刻技術進行蝕刻。在一實施例中，一或多個光微影製程用來形成罩幕元件，以於蝕刻製程中保護基板的剩餘區域。在一實施例中，磊晶區成長於鰭的凹處。
磊晶區成長於鰭中/上。磊晶區可藉由固相磊晶(solid-phase epitaxy,SPE)成長。固相磊晶(SPE)製程可將半導體材料的非晶區轉換為結晶結構以形成磊晶區。在其他實施例中，其他磊晶成長製程可利用例如氣相磊晶(vapor-phase epitaxy)。磊晶區可包括矽、磷化矽(SiP)或磷碳化矽(SiPC)。其他典型的磊晶組成包括鍺、砷化鎵、氮化鎵、磷化鋁鎵銦、鍺化矽、碳化矽及/或其他可能組成。在一實施例中，於成長過程，將摻質加入磊晶層(即原位摻雜(in-situ doping))。典型的摻質包括砷、磷、銻、硼、二氟化硼及/或其他可能摻質。
請參閱第16a~16b圖實施例，提供一源/汲極區1602於基板102上。源/汲極區1602包括一磊晶成長區(epitaxially-grown region)。
之後，方法1500進行方塊1506，實施一前置非晶佈植(pre-amorphous implant,PAI)製程。該佈植製程可包括佈植例如鍺(Ge)、矽(Si)、碳(C)、氙(Xe)的物種及/或其他適合物種。該佈植製程實施的能量大約介於0.5keV至30keV。在一實施例中，該佈植製程大體為一垂直佈植(vertical implant)(即垂直於基板上表面)。在一實施例中，該佈植製程為一傾斜佈植(tilt implant)，其傾斜角度大約介於0~30度。請參閱第17a/17b圖實施例，一前置非晶佈植(pre-amorphous implant,PAI)1702入射基板102以形成佈植(非晶)區1704。
之後，方法1500進行方塊1508，形成一緩衝層(buffer layer)於基板上。在一實施例中，緩衝層大約介於20~100 埃。在一實施例中，緩衝層的厚度大約介於2~5nm。上述厚度僅為舉例，並不以此為限。在一實施例中，緩衝層為一氧化物，例如氧化矽(silicon oxide)，然，其他組成亦可適用。請參閱第18a/18b圖實施例，一緩衝層402形成於基板102上。
如上所述，於形成緩衝層之前，實施佈植(例如前置非晶佈植(PAI))。然，在其他實施例中，於方塊1506的佈植製程之前，可形成緩衝層。也就是說，方塊1508於方塊1506之前。
之後，方法1500進行方塊1510，形成一應力膜於基板上。應力膜亦可稱為一應力誘導膜。在一實施例中，應力膜為一應力記憶技術(stress memorization technique,SMT)膜。應力膜可提供於裝置上，裝置中的應力是被期望的。應力膜的應力可被創造並轉移至下方結構/層。在一實施例中，應力膜為氮化矽。應力膜的厚度大約介於200~400埃。應力膜可具有一壓縮應變(例如一壓縮應力膜)(於方塊1512之後，於一鰭區域中，應力膜的壓縮應變可轉換為一拉伸應變)。在一實施例中，應力膜的厚度大約介於10~40nm。應力膜可藉由電漿增強化學氣相沈積(plasma enhanced chemical vapor deposition,PECVD)及/或其他適當製程形成。請參閱第19a/19b圖實施例，一應力膜502設置於基板102上。應力膜502可為一壓縮應力膜(compressive stress film)。
之後，方法1500進行方塊1512，實施一應力誘導及/或轉移製程或處理程序。在一實施例中，該處理程序包括 一回火製程。回火可包括快速熱回火(rapid thermal anneal,RTA)、單線回火(single strand anneal,SSA)、雷射回火(laser anneal)、快閃回火(flash anneal)、爐管回火(furnace anneal)及/或其他適當製程。在一實施例中，該處理程序轉移應力膜的一壓縮應變至一鰭區域以於鰭的通道區中提供一拉伸應力。請參閱第20a/20b圖實施例，提供一應變(或應力)2002，自佈植(非晶)區1704創造出應力區(stressed region)2004。應變/應力2002由應力膜及/或應力誘導製程產生。應變/應力2002可對鰭104的通道區提供一對稱應力(symmetrical stress)。
之後，方法1500進行方塊1514，自基板移除應力膜及/或緩衝層。應力膜及/或緩衝層可利用適當蝕刻技術移除，例如濕蝕刻(wet etch)。應力膜及緩衝層可以一單一製程或多次製程(即分別移除每一層)移除。於移除應力膜後，由應力膜誘導產生的應變可保留下來，例如應變已轉移且為鰭區域所記憶。請參閱第21a/21b圖實施例，自基板移除應力膜502及緩衝層402，而應變2002保留於鰭104的應力區2004中。
之後，方法1500進行方塊1516，形成一接面區(junction region)。接面區可利用一離子佈植製程形成，以提供一摻雜區。接面的形成可包括對半導體裝置的一源/汲極區進行適當摻雜(例如n型或p型摻質)。佈植可包括導入n型或p型摻質。典型的摻質包括砷、磷、銻、硼、二氟化硼及/或其他可能摻質。在一實施例中，於一或多個接面佈植製程之前，可形成間隙元件鄰接閘極結構側壁。間隙元件可 包括氮化矽、氧化矽、氮氧化矽及/或其他適合介電材料。在實施例中，側壁間隙包括複數層，例如墊層。在其他實施例中，於形成任何間隙元件之前，可實施佈植製程及/或省略間隙元件。請參閱第22a/22b圖實施例，說明一佈植製程2202。佈植製程2202可提供一適當摻雜區2204(n型或p型摻質)，以形成對應閘極結構108的一源/汲極區。源/汲極區可包括一源/汲極延伸區(source/drain extension region)。
方法1500可續進行包括互補式金氧半(CMOS)或金氧半(MOS)技術製程以形成習知各種結構。典型可實施的製程包括形成接觸窗(contact)結構以耦接閘極結構及/或源/汲極區，以及形成具有介層窗(via)及內連線(interconnect line)的一多層內連線(multi-layer interconnect,MLI)，其可相互連接形成於基板上的一或多個半導體裝置。在一實施例中，上述閘極結構為一犧牲閘極結構，而利用一適當替換閘極法(replacement gate methodology)形成一替換閘極(replacement gate)。
現請參閱第23圖，根據本揭露一或多個觀點，說明一半導體製造方法2300的流程。方法2300可增加提供在半導體裝置一或多個區域中的應力或應變，例如一鰭式場效電晶體(fin-type field effect transistor,finFET)。第24a~29b圖為根據第23圖方法2300步驟所製作一半導體裝置2400實施例的剖面示意圖。半導體裝置2400大體類似第1圖所描述的半導體裝置100。舉例來說，第24a、25a、26a、27a、28a及29a圖提供對應第1a圖切線116所切的半導體裝置 圖。第24b、25b、26b、27b、28b及29b圖提供對應第1a圖切線114所切的半導體裝置圖。第24a~29b圖及半導體裝置2400僅為代表性描述，並不以此為限。
方法2300包括具有互補式金氧半(complementary metal-oxide-semiconductor,CMOS)技術製作流程特徵的步驟，因此，此處僅作簡要描述。額外步驟可於方法2300之前、之後及/或過程中實施。同樣地，可了解可自此處所描述方法獲益的裝置的其他部分。部分半導體裝置2400可藉由互補式金氧半(CMOS)技術製作，因此，部分製程僅作簡要描述。此外，半導體裝置2400可包括其他各種裝置及結構，例如額外的電晶體、雙極性接面電晶體(bipolar junction transistor,BJT)、電阻、電容、二極體、保險絲等，然，已簡化為更易了解的本揭露發明概念。半導體裝置2400可包括複數個內連線裝置。
方法2300始於方塊2302，提供一半導體基板。半導體基板大體類似第1圖所描述半導體裝置100的半導體基板102。在一實施例中，半導體基板包括複數個自基板延伸的鰭(fins)。一隔離區(例如淺溝槽隔離(shallow trench isolation,STI)結構)可插入上述半導體裝置100的鰭之間。請參閱第24a/24b圖實施例，一半導體裝置2400包括一基板102，具有複數個鰭104。半導體裝置2400大體類似第1圖所描述的半導體裝置100。
一閘極結構可設置於基板上。在一實施例中，閘極結構形成於自基板延伸的鰭上及/或包圍鰭。閘極結構可包括複數層，例如閘介電層、閘電極層、覆蓋層(capping layer)、 硬罩幕層及/或其他適合層。在一實施例中，閘極結構為一犧牲(sacrificial)閘極結構，例如提供於形成一金屬閘極結構的替換閘極方法(replacement gate method)。請參閱第24a/24b圖實施例，一閘極結構108設置於基板102上。特別是，閘極結構108設置於鰭104上。每一閘極結構108橫跨鰭104，分離一源極區與一汲極區並定義一通道區。閘極結構108大體類似第1圖所描述半導體裝置100的閘極結構108。
之後，方法2300進行方塊2304，成長一源/汲極磊晶區於基板上。在一實施例中，於鰭中的一或多個源極及/或汲極區蝕刻形成一凹處(recess)。凹處可利用例如乾蝕刻、電漿蝕刻、濕蝕刻及類似製程的適當蝕刻技術進行蝕刻。在一實施例中，一或多個光微影製程用來形成罩幕元件，以於蝕刻製程中保護基板的剩餘區域。在一實施例中，磊晶區成長於鰭的凹處。
磊晶區成長於鰭中/上或包圍鰭。磊晶區可藉由固相磊晶(solid-phase epitaxy,SPE)成長。固相磊晶(SPE)製程可將半導體材料的非晶區轉換為結晶結構以形成磊晶區。在其他實施例中，其他磊晶成長製程可利用例如氣相磊晶(vapor-phase epitaxy)。磊晶區可包括矽、磷化矽(SiP)或磷碳化矽(SiPC)。其他典型的磊晶組成包括鍺、砷化鎵、氮化鎵、磷化鋁鎵銦、鍺化矽、碳化矽及/或其他可能組成。在一實施例中，於成長過程，將摻質加入磊晶層(即原位摻雜(in-situ doping))。典型的摻質包括砷、磷、銻、硼、二氟化硼及/或其他可能摻質。
請參閱第24a/24b圖實施例，提供一源/汲極區2402於基板102上。源/汲極區2402包括一磊晶成長區(epitaxially-grown region)。
之後，方法2300進行方塊2306，實施一或多個佈植製程(implantation process)。佈植製程可包括一前置非晶佈植(pre-amorphous implant,PAI)及/或一接面形成佈植製程(junction forming implantation process)(即一源/汲極延伸形成佈植(source/drain extension forming implant))。前置非晶佈植(PAI)製程可佈植基板的一目標區，破壞目標區的晶格結構，形成非晶區。該佈植製程可包括佈植例如鍺(Ge)、矽(Si)、碳(C)、氙(Xe)的物種及/或其他適合物種。該前置非晶佈植(PAI)製程實施的能量大約介於0.5keV至30keV。在一實施例中，該前置非晶佈植(PAI)製程大體為一垂直佈植(vertical implant)(即垂直於基板上表面)。在一實施例中，該前置非晶佈植(PAI)製程為一傾斜佈植(tilt implant)，其傾斜角度大約介於0~30度。接面佈植(junction implant)可與前置非晶佈植(PAI)製程分開或同時進行。接面佈植可提供適當摻質(例如n型、p型)以形成一摻雜區(doped region)，為半導體裝置提供一適當p-n接面。該用來形成接面的佈植可包括導入n型或p型摻質。典型的摻質包括砷、磷、銻、硼、二氟化硼(boron di-fluoride)及/或其他可能摻質。
請參閱第25a/25b圖實施例，一佈植2502入射基板102。佈植2502形成第24a/24b圖所描述源/汲極區2402的佈植區2504。在一實施例中，佈植區2504為非晶區。佈 植2502可提供適當摻質(即n型或p型摻質)以提供裝置的一適當摻雜源/汲極區(doped source/drain region)2504。在本實施例中，佈植區2504提供半導體裝置2400的一源/汲極區。
之後，方法2300進行方塊2308，形成一緩衝層(buffer layer)於基板上。在一實施例中，緩衝層大約介於20~100埃。在一實施例中，緩衝層的厚度大約介於2~5nm。上述厚度僅為舉例，並不以此為限。在一實施例中，緩衝層為一氧化物，例如氧化矽(silicon oxide)，然，其他組成亦可適用。請參閱第26a/26b圖實施例，一緩衝層402形成於基板102上。
如上所述，於形成緩衝層之前，實施佈植(例如前置非晶佈植(PAI)及/或接面佈植)。然，在其他實施例中，於方塊2306的佈植製程之前，可形成緩衝層。也就是說，方塊2308於方塊2306之前。
之後，方法2300進行方塊2310，形成一應力膜於基板上。應力膜亦可稱為一應力誘導膜。在一實施例中，應力膜為一應力記憶技術(stress memorization technique,SMT)膜。應力膜可提供於裝置上，裝置中的應力是被期望的，且應力膜的應力可被創造並轉移至下方結構/層。在一實施例中，應力膜為氮化矽。應力膜的厚度大約介於200~400埃。應力膜可具有一壓縮應變(例如一壓縮應力膜)(於方塊2312之後，於一鰭中，應力膜的壓縮應變可轉換為一拉伸應變)。在一實施例中，應力膜的厚度大約介於10~40nm。應力膜可藉由電漿增強化學氣相沈積(plasma enhanced chemical vapor deposition,PECVD)及/或其他適當製程形成。請參閱第27a/27b圖實施例，一應力膜502設置於基板102上。應力膜502可為一壓縮應力膜(compressive stress film)。
之後，方法2300進行方塊2312，實施一應力誘導及/或接面形成製程(junction forming process)或處理程序。在一實施例中，該處理程序包括一回火製程。回火可包括快速熱回火(rapid thermal anneal,RTA)、單線回火(single strand anneal,SSA)、雷射回火(laser anneal)、快閃回火(flash anneal)、爐管回火(furnace anneal)及/或其他適當製程。在一實施例中，該處理程序轉移應力膜的一壓縮應變以對裝置的下方區(例如鰭及/或鰭的通道區)提供一拉伸應力。請參閱第28a/28b圖實施例，於應力區2804中提供一應變(或應力)2802。應變/應力2802由應力膜及/或該處理製程產生。方塊2312的製程亦可提供形成半導體裝置2400適當的p-n接面深度。
之後，方法2300進行方塊2314，自基板移除應力膜及/或緩衝層。應力膜及/或緩衝層可利用適當蝕刻技術移除，例如濕蝕刻(wet etch)。應力膜及緩衝層可以一單一製程或多次製程(即分別移除每一層)移除。於移除應力膜後，由應力膜誘導產生的應變可保留下來，例如應變已轉移且為鰭區域所記憶。請參閱第29a/29b圖實施例，自基板移除應力膜502及緩衝層402，而應變2802保留於鰭104中。應變2802可對半導體裝置2400的通道區提供一對稱應力(symmetrical strain)。
方法2300可續進行包括互補式金氧半(CMOS)或金氧半(MOS)技術製程以形成習知各種結構。典型可實施的製程包括形成接觸窗(contact)結構以耦接閘極結構及/或源/汲極區，以及形成具有介層窗(via)及內連線(interconnect line)的一多層內連線(multi-layer interconnect,MLI)，其可相互連接形成於基板上的一或多個半導體裝置。在一實施例中，上述閘極結構為一犧牲閘極結構，而利用一適當替換閘極法(replacement gate methodology)形成一替換閘極(replacement gate)。
因此，本揭露提供的方法及裝置可對一鰭式場效電晶體(finFET)裝置的一或多個區域提供一應力/應變區。應變區是藉由轉移來自上層(犧牲)應力膜的應力而形成。應變區可對鰭式場效電晶體(finFET)裝置的通道區(即於閘極結構下方)提供一應力。在一實施例中，於通道區中提供一拉伸應變。本揭露提供適當通道應力的優點可提升電晶體效能，包括載子遷移率。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此項技藝者，在不脫離本發明之精神和範圍內，當可作更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100、300、1000、1600、2400‧‧‧半導體裝置
102‧‧‧(半導體)基板
104‧‧‧鰭
106‧‧‧隔離結構
108‧‧‧(金屬)閘極結構
110、302、1602、2402‧‧‧源/汲極區
112、304‧‧‧通道區
114、116‧‧‧切線
116‧‧‧應變
200、900、1500、2300‧‧‧半導體製造方法
202、902、1502、2302‧‧‧提供一半導體基板
204‧‧‧實施一佈植製程
206、906、1508、2308‧‧‧形成一緩衝層於基板上
208、908、1510、2310‧‧‧形成一應力膜於基板上
210‧‧‧實施一應力誘導或轉移製程
212、912、1514、2314‧‧‧自基板移除應力膜及/或緩衝層
214‧‧‧實施一源/汲極佈植以形成一接面
306、1702‧‧‧前置非晶佈植(PAI)
308、1704‧‧‧佈植(非晶)區
402‧‧‧緩衝層
502‧‧‧應力膜
602、1302、2002、2802‧‧‧應變(或應力)
802‧‧‧側壁間隙
804、1004、2502‧‧‧佈植
904、2306‧‧‧實施一或多個佈植製程
910、2312‧‧‧實施一應力誘導及/或接面形成製程或處理程序
1002、2504‧‧‧佈植區(摻雜源/汲極區)
1504、2304‧‧‧成長一源/汲極磊晶區於基板上
1506‧‧‧實施一前置非晶佈植(PAI)製程
1512‧‧‧實施一應力誘導及/或轉移製程或處理程序
1516‧‧‧形成一接面區
2004、2804‧‧‧應力區
2202‧‧‧佈植製程
2204‧‧‧摻雜區
第1a圖係根據本揭露一或多個觀點，一半導體裝置實施例的透視圖。
第1b圖為第1a圖半導體裝置的剖面圖。
第2圖係根據本揭露不同觀點，一半導體裝置製造方 法實施例的流程。
第3、4a-4b、5~8圖係根據第2圖方法，於不同製造階段，一半導體裝置實施例的剖面圖。
第9圖係根據本揭露不同觀點，一半導體裝置另一製造方法實施例的流程。
第10、11a-11b、12~14圖係根據第9圖方法，於不同製造階段，一半導體裝置實施例的剖面圖。
第15圖係根據本揭露不同觀點，一半導體裝置另一製造方法實施例的流程。
第16a-22a、16b~22b圖係根據第15圖方法，於不同製造階段，一半導體裝置實施例的剖面圖。
第23圖係根據本揭露不同觀點，一半導體裝置另一製造方法實施例的流程。
第24a-29a、24b~29b圖係根據第23圖方法，於不同製造階段，一半導體裝置實施例的剖面圖。
200‧‧‧半導體製造方法
202‧‧‧提供一半導體基板
204‧‧‧實施一佈植製程
206‧‧‧形成一緩衝層於基板上
208‧‧‧形成一應力膜於基板上
210‧‧‧實施一應力誘導或轉移製程
212‧‧‧自基板移除應力膜及/或緩衝層
214‧‧‧實施一源/汲極佈植以形成一接面

Claims (11)

  1. 一種半導體裝置之製造方法，包括：提供一基板，具有一鰭，設置於該基板上；形成一閘極結構於該鰭上，其中該閘極結構與該鰭之至少兩側接合；沈積一應力膜於該基板上；以及對包括該應力膜之該基板進行回火，其中該回火對該鰭之一通道區提供一拉伸應變。
  2. 如申請專利範圍第1項所述之半導體裝置之製造方法，更包括於沈積該應力膜之前，實施一前置非晶佈植(pre-amorphous implant,PAI)。
  3. 如申請專利範圍第2項所述之半導體裝置之製造方法，更包括於實施該前置非晶佈植(PAI)之前，形成一緩衝層。
  4. 如申請專利範圍第2項所述之半導體裝置之製造方法，更包括於實施該前置非晶佈植(PAI)之後，形成一緩衝層，其中該緩衝層位於該應力膜下方。
  5. 一種半導體裝置之製造方法，包括：提供一基板，具有複數個鰭；成長一磊晶區於該基板上，其中該磊晶區與每一鰭接合；對該磊晶區實施一前置非晶佈植(PAI)製程；於該前置非晶佈植(PAI)製程之後，形成一壓縮層於該磊晶區上；以及處理該基板與該壓縮層，其中該處理自該壓縮層轉移 一應力至該磊晶區。
  6. 如申請專利範圍第5項所述之半導體裝置之製造方法，更包括佈植該磊晶區，以形成一n型區與一p型區其中之一。
  7. 如申請專利範圍第5項所述之半導體裝置之製造方法，更包括於實施該前置非晶佈植(PAI)製程之前，形成一緩衝層於該磊晶區上。
  8. 如申請專利範圍第5項所述之半導體裝置之製造方法，更包括形成一緩衝層於該磊晶層上並位於該壓縮層下方，其中於實施該前置非晶佈植(PAI)製程之後，形成該緩衝層。
  9. 如申請專利範圍第5項所述之半導體裝置之製造方法，更包括於形成該壓縮層之前，對該磊晶區實施一接合佈植製程。
  10. 一種半導體裝置之製造方法，包括：提供一鰭式半導體裝置；形成一壓縮應力層於該鰭式半導體裝置上；自該壓縮應力層轉移一應力至該鰭式半導體裝置之一鰭之一區域；以及於轉移該應力之後，移除該壓縮應力層。
  11. 如申請專利範圍第10項所述之半導體裝置之製造方法，其中該應力之轉移包括對該鰭式半導體裝置進行回火。
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