CN103311125A - 具有应变区的finFET器件 - Google Patents

具有应变区的finFET器件 Download PDF

Info

Publication number
CN103311125A
CN103311125A CN2013100069430A CN201310006943A CN103311125A CN 103311125 A CN103311125 A CN 103311125A CN 2013100069430 A CN2013100069430 A CN 2013100069430A CN 201310006943 A CN201310006943 A CN 201310006943A CN 103311125 A CN103311125 A CN 103311125A
Authority
CN
China
Prior art keywords
fin
stress
substrate
semiconductor device
annealing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN2013100069430A
Other languages
English (en)
Other versions
CN103311125B (zh
Inventor
李宗霖
袁锋
江宏礼
叶致锴
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN103311125A publication Critical patent/CN103311125A/zh
Application granted granted Critical
Publication of CN103311125B publication Critical patent/CN103311125B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7847—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate using a memorization technique, e.g. re-crystallization under strain, bonding on a substrate having a thermal expansion coefficient different from the one of the region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1054—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a variation of the composition, e.g. channel with strained layer for increasing the mobility
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/2654—Bombardment with radiation with high-energy radiation producing ion implantation in AIIIBV compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/2658—Bombardment with radiation with high-energy radiation producing ion implantation of a molecular ion, e.g. decaborane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26586—Bombardment with radiation with high-energy radiation producing ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

一种制造半导体器件的方法包括提供衬底，在该衬底上设置有鳍片。在鳍片上形成栅极结构。该栅极结构与鳍片的至少两个侧面通过界面接合。在衬底上包括在鳍片上形成应力膜。对包括应力膜的衬底进行退火。退火在鳍片的沟道区中提供拉伸应变。例如，可以传递应力膜中的压缩应变，从而在鳍片的沟道区中形成拉伸应力。本发明提供具有应变区的finFET器件。

Description

具有应变区的finFET器件
技术领域
本发明涉及半导体制造，具体而言涉及finFET器件及其制造方法。
背景技术
半导体集成电路(IC)产业经历了快速增长。在这种增长过程中，通常通过减小器件部件尺寸或几何尺寸来增大器件的功能密度。这种按比例缩小工艺一般通过提高生产效率、降低成本和/或改善性能而带来益处。这种按比例缩小的工艺也增大了加工和制造IC的复杂性，并且为了实现这些进步，在IC制造方面也需要类似的发展。
同样地，对增强IC的性能以及缩小其几何尺寸的需求引入了多栅极器件。这种多栅极器件包括多栅极鳍式晶体管，也被称为finFET器件，这样命名的原因在于沟道形成在从衬底延伸出来的“鳍片”上。finFET器件可以实现缩小器件的栅极宽度同时在包括沟道区的鳍片的侧面和/或顶部设置栅极。
另一种改善半导体器件性能的方式是在器件的相关区域上提供应力或在器件的相关区域中提供应变。例如，在区中诱导较高的拉伸应变实现了增强的电子迁移率，这可以改善性能。因此，需要的是在FinFET器件区中实现应力/应变的制造方法和器件。
发明内容
为了解决上述技术问题，一方面，本发明提供了一种制造半导体器件的方法，包括：提供衬底，在所述衬底上设置有鳍片；在所述鳍片上形成栅极结构，其中，所述栅极结构与所述鳍片的至少两个侧面通过界面接合；在所述衬底上沉积应力膜；以及对包括所述应力膜的所述衬底进行退火，其中，所述退火在所述鳍片的沟道区中提供拉伸应变。
在所述的方法中，所述应力膜是氮化硅。
所述的方法进一步包括：在沉积所述应力膜之前形成缓冲层。
所述的方法进一步包括：在所述退火之后从所述衬底剥离所述应力膜。
在所述的方法中，所述退火包括快速热退火、炉内退火、快速退火和激光退火中的至少一种。
所述的方法进一步包括：在沉积所述应力膜之前实施预非晶注入(PAI)。
所述的方法进一步包括在沉积所述应力膜之前实施预非晶注入(PAI)，所述的方法进一步包括：在实施所述PAI之前形成缓冲层。
所述的方法进一步包括在沉积所述应力膜之前实施预非晶注入(PAI)，所述的方法进一步包括：在实施所述PAI之后形成缓冲层，其中，所述缓冲层位于所述应力膜的下面。
另一方面，本发明提供了一种制造鳍式场效应晶体管的方法，包括：提供具有多个鳍片的衬底；在所述衬底上生长外延区，其中，所述外延区与所述多个鳍片中的每个鳍片都通过界面接合；对所述外延区实施预非晶注入(PAI)；在所述PAI工艺之后在所述外延区上形成压缩层；处理所述衬底和所述压缩层，其中，所述处理将应力从所述压缩层传递至所述外延区。
在所述的方法中，传递的所述应力在所述多个鳍片中的每个鳍片的沟道区中提供拉伸应变。
在所述的方法中，所述处理包括退火，所述退火选自由快速热退火(RTA)、激光退火、快速退火和炉内退火组成的组。
所述的方法进一步包括：在处理所述衬底之后剥离所述压缩层。
所述的方法进一步包括：对所述外延区进行注入以形成n型区和p型区之一。
所述的方法进一步包括：在实施所述PAI工艺之前在所述外延区上形成缓冲层。
所述的方法进一步包括：在所述外延区和下面的所述应力层上形成缓冲层，其中，在实施所述PAI工艺之后实施形成所述缓冲层。
所述的方法进一步包括：在形成所述应力层之前在所述外延区上实施结注入工艺。
又一方面，本发明还提供了一种方法，包括：提供鳍式半导体器件；在所述鳍式半导体器件上形成压缩应力层；将应力从所述压缩应力层传递至所述鳍式半导体器件的鳍片的区域；以及在传递所述应力之后去除所述压缩应力层。
在所述的方法中，传递所述应力包括对所述鳍式半导体器件的沟道区提供拉伸应力。
在所述的方法中，所述压缩应力层是氮化硅。
在所述的方法中，传递所述应力包括对所述鳍式半导体器件进行退火。
附图说明
当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明的各方面。应该强调的是，根据工业中的标准实践，对各种部件没有按比例绘制。实际上，为了清楚的论述，各种部件的尺寸可以被任意增大或减小。
图1a是根据本发明的一个或多个方面形成的半导体器件的实施例的透视图；图1b是该半导体器件的截面图。
图2是示出了根据本发明的各个方面形成半导体器件的方法的实施例的流程图。
图3-图8示出了根据图2的方法在各个制造阶段的半导体器件的一个实施例的截面图。
图9是示出了根据本发明的各个方面形成半导体器件的方法的另一个实施例的流程图。
图10-图14示出了根据图9的方法在各个制造阶段的半导体器件的一个实施例的截面图。
图15是示出了根据本发明的各个方面形成半导体器件的方法的另一个实施例的流程图。
图16a-图22b示出了根据图15的方法在各个制造阶段的半导体器件的一个实施例的截面图。
图23是示出了根据本发明的各个方面形成半导体器件的方法的另一个实施例的流程图。
图24a-图29b示出了根据图23的方法在各个制造阶段的半导体器件的一个实施例的截面图。
具体实施方式
可以理解为了实施本发明的不同部件，以下公开内容提供了许多不同的实施例或实例。在下面描述元件和布置的特定实例以简化本发明。当然这些仅是实例并不打算用于限定。而且，在下面的描述中第一部件在第二部件上方或者在第二部件上的形成可以包括其中第一和第二部件以直接接触形成的实施例，并且也可以包括其中可以形成介于第一和第二部件之间的额外的部件，使得第一和第二部件可以不直接接触的实施例。为了简明和清楚，可以任意地以不同的比例绘制各种部件。另外，本发明可以在各个实例中重复附图标记和/或字母。这种重复是为了简明和清楚，并且其本身没有指明各个实施例之间的关系。可以理解，本领域技术人员能够设计出尽管在本文中没有明确描述但是体现了本发明原理的各种等效物。
还可以注意到，本发明示出了多栅极晶体管或鳍式多栅极晶体管(在本文中被称为finFET器件)形式的实施例。这种器件可以包括p型金属氧化物半导体finFET器件或n型金属氧化物半导体finFET器件。finFET器件可以是双栅极器件、三栅极器件和/或其他配置。本领域普通技术人员可以意识到可以从本发明的各方面受益的半导体器件的其他实施例。
图1a/1b中示出了半导体器件100。半导体器件100包括finFET型器件。半导体器件100可以包括在IC(诸如，微处理器、存储器件和/或其他IC)中。器件100包括衬底102、多个鳍片104、多个隔离结构106、以及设置在每个鳍片104上的栅极结构108。多个鳍片104中的每一个均包括标记为110的源极/漏极区，其中，在鳍片104中、在鳍片104上和/或在鳍片104周围形成源极或漏极部件。鳍片104的沟道区位于栅极结构108下面并且被标记为112。
衬底102可以是硅衬底。可选地，衬底102可以包括其他元素半导体，诸如锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；或它们的组合。在实施例中，衬底102是绝缘体上半导体(SOI)。
隔离结构106可以由氧化硅、氮化硅、氮氧化硅、氟掺杂的硅酸盐玻璃(FSG)、低k介电材料和/或其他适合的绝缘材料形成。隔离结构106可以是浅沟槽隔离(STI)部件。在实施例中，隔离结构是STI部件并且通过在衬底102中蚀刻沟槽形成。然后可以用隔离材料填充沟槽，接着进行化学机械抛光(CMP)。用于隔离结构106和/或鳍片结构104的其他制造技术也是可能的。隔离结构106可以包括多层结构，例如具有一个或多个衬垫层。
鳍片结构104可以提供其中形成一个或多个器件的有源区。在实施例中，在鳍片104中形成晶体管器件的沟道112。鳍片104可以包含硅或者另一元素半导体，诸如锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；或者它们的组合。可以采用适合的工艺(包括光刻和蚀刻工艺)来制造鳍片104。光刻工艺可以包括在衬底上面(例如，在硅层上)形成光刻胶层(光刻胶(resist))、使光刻胶暴露于图案、实施曝光后烘焙工艺以及使光刻胶显影以形成包括光刻胶的掩模元件。然后掩模元件可以用于保护衬底的区域，同时蚀刻工艺在硅层中形成凹槽，留下延伸的鳍片。可以采用反应离子蚀刻(RIE)和/或其他适合的工艺蚀刻凹槽。在衬底102上形成鳍片104的方法的众多其他实施例都可能是适合的。
在实施例中，鳍片104宽约10纳米(nm)并且高约15nm和40nm之间。然而，应当理解，鳍片104可以采用其他尺寸。高度可以测自隔离部件106上方突起的鳍片104。可以使用n型和/或p型掺杂物掺杂鳍片104。
栅极结构108可以包括栅极介电层、栅电极层和/或一个或多个其他层。在实施例中，栅极结构108是牺牲栅极结构，诸如在用于形成金属栅极结构的替换栅极工艺中形成的牺牲栅极结构。在实施例中，栅极结构108包括多晶硅。在实施例中，栅极结构包括金属栅极结构。
栅极结构108的栅极介电层可以包含二氧化硅。可以通过适合的氧化和/或沉积方法形成氧化硅。可选地，栅极结构108的栅极介电层可以包括高k介电层，诸如氧化铪(HfO2)。可选地，高k介电层可以任选地包含其他高k电介质，诸如TiO2、HfZrO、Ta2O3、HfSiO4、ZrO2、ZrSiO2、它们的组合、或者其他适合的材料。可以通过原子层沉积(ALD)和/或其他适当的方法形成高k介电层。
在实施例中，栅极结构108可以是金属栅极结构。金属栅极结构可以包括(一个或多个)界面层、(一个或多个)栅极介电层、(一个或多个)功函数层、(一个或多个)填充金属层和/或用于金属栅极结构的其他适合的材料。在其他实施例中，金属栅极结构108还可以包括保护层、蚀刻终止层和/或其他适合的材料。界面层可以包括介电材料，诸如氧化硅层(SiO2)或者氮氧化硅(SiON)。可以通过化学氧化、热氧化、原子层沉积(ALD)、化学汽相沉积(CVD)和/或其他适当的形成工艺来形成界面介电层。
可以包含在栅极结构108中的示例性p型功函数金属包括TiN、TaN、Ru、Mo、Al、WN、ZrSi2、MoSi2、TaSi2、NiSi2、WN、其他适合的p型功函数金属或它们的组合。可以包含在栅极结构108中的示例性n型功函数金属包括Ti、Ag、TaAl、TaAlC、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、其他适合的n型功函数金属或它们的组合。功函数值与功函数层的材料组分有关，并因此，对第一功函数层的材料进行选择以调谐其功函数值从而在将要在相应区域中形成的器件中达到期望的阈值电压Vt。可以通过CVD、物理汽相沉积(PVD)和/或其他适合的工艺沉积(一个或多个)功函数层。填充金属层可以包含Al、W或Cu和/或其他适合的材料。可以通过CVD、PVD、电镀和/或其他适合的工艺形成填充金属。可以在(一个或多个)功函数金属层的上方沉积填充金属，从而填充通过去除伪栅极结构形成的沟槽或者开口的剩余部分。
半导体器件100可以包括未具体示出的其他层和/或部件，包括其他源极/漏极区、层间介电(ILD)层、接触件、互连件和/或其他适合的部件。
可以注意到，半导体器件100示出了剖切线(cut-line)114，该剖切线114表示图1b所示的横截面。
半导体器件100在鳍片104中(例如，在沟道区112中)具有应变/应力。在实施例中，可以产生拉伸应变。可以采用诸如下面参照图2、图9、图15和图23分别描述的方法200、方法900、方法1500和/或方法2300的方法中的一种或多种获得应力/应变。示出了应变116。在实施例中，应变116是在半导体器件100的沟道区上提供拉伸应力的鳍片104中的应变是说明性的。在实施例中，应变116对沟道区提供对称的应力。沟道区上的拉伸应力可以实现增加沟道区中的迁移率。
现参照图2，示出了根据本发明的一个或多个方面的半导体制造方法200的流程图。可以实施方法200以增大在半导体器件(诸如，鳍式场效应晶体管(FinFET))的一个或多个区域中提供的应力或应变。图3-图8是根据图2的方法的步骤制造的半导体器件300的实施例的截面图。应该理解，图3-图8和器件300仅是代表性的而不是限制性的。
还应当理解，方法200包括具有互补金属氧化物半导体(CMOS)技术工艺流程的特征的步骤，并因此在本文中仅进行简述。可以在方法200之前、之后和/或期间实施其他步骤。类似地，可以认识到可以从本文所述方法受益的器件的其他部分。也可以理解，可以通过CMOS技术制造部分半导体器件300，并因此对一些工艺在本文中仅进行简述。此外，半导体器件300可以包括各种其他器件和部件，诸如其他晶体管、双极结型晶体管、电阻器、电容器、二极管、熔丝等，但将其简化以便更好地理解本发明的发明构思。半导体器件300可以包括互连的多个器件。
方法200开始于框202，其中，提供半导体衬底。半导体衬底可以基本上类似于上面关于参照图1a/1b所述的半导体器件100的半导体衬底102所论述的半导体衬底。在实施例中，半导体衬底包括从衬底延伸出来的多个鳍片。隔离区域(例如，STI部件)可以介于如上面关于半导体器件100所论述的鳍片之间。参照图3的实例，半导体器件300包括具有鳍片104的衬底102。半导体器件300可以基本上类似于上面参照图1a/1b所述的半导体器件100。
可以在衬底上设置栅极结构。在实施例中，在从衬底延伸出来的鳍片上和/或其周围形成栅极结构。栅极结构可以包括多个层，诸如栅极介电层、栅电极层、保护层、硬掩模层和/或其他适合的层。在实施例中，栅极结构是牺牲层，诸如在形成金属栅极结构的替换栅极方法中提供的牺牲层。参照图3的实例，在衬底102上设置栅极结构108。具体来说，在鳍片104上设置栅极结构108。每个栅极结构108跨过鳍片104，将源极区和漏极区分开并且限定出沟道区。在半导体器件300中，鳍片104被示出为包括源极/漏极区302和沟道区304。栅极结构108可以基本上类似于上面关于图1a/1b的半导体器件100的栅极结构108所论述的栅极结构。
然后，方法200进行至框204，其中实施注入工艺。在实施例中，工艺是预非晶注入(PAI)。PAI工艺可以对衬底的目标区域进行注入，破坏目标区域的晶格结构并且形成非晶化区域。注入工艺可以包括注入诸如锗(Ge)、硅(Si)、碳(C)、氙(Xe)的种类(species)和/或其他适合的种类。可以在约0.5keV和约30keV之间的能量下实施注入工艺。在实施例中，注入工艺是基本上垂直注入(例如，垂直于衬底的顶面)。在实施例中，注入工艺是倾斜注入。倾斜角度可以在约0度和约30度之间。参照图3的实例，对衬底102实施PAI 306，形成鳍片104的注入(非晶化)区308。在本实施例中，在半导体器件300的源极和漏极区中形成非晶化区308。
可以通过注入能量、注入种类和/或注入剂量来控制注入的深度。PAI工艺可以用硅(Si)或锗(Ge)对衬底进行注入。可选地，PAI工艺可以使用其他注入种类，诸如Ar、Xe、BF2、As、In、其他适合的注入种类或它们的组合。
然后，方法200进行至框206，其中在衬底上形成缓冲层。在实施例中，缓冲层在约20埃
Figure BDA00002716404900081
和约
Figure BDA00002716404900082
之间。在实施例中，缓冲层的厚度可以在约2nm和约5nm之间。这些厚度作为实例而不用于限制。在实施例中，缓冲层是氧化物，诸如氧化硅。然而，其他组分也是可能的。参照图4a的实例，在衬底102上形成缓冲层402。
如上所述，在形成缓冲层之前实施注入(例如，PAI)。然而，在其他实施例中，可以在框204的注入工艺之前形成缓冲层。换言之，框206在框204之前。作为实例，图4b示出了PAI 306，同时示出了缓冲层402设置在衬底上。在PAI注入306之前形成缓冲层402。
然后，方法200进行至框208，其中在衬底上形成应力膜。应力膜也可以被称为应力诱导膜(stress inducing film)。在实施例中，应力层是应力记忆技术(SMT)膜。应力层可以设置在需要应力的器件的上方，并且可以产生应力膜的应力并将该应力传递至下面的部件/层。在实施例中，应力膜是氮化硅(SiN)。作为实例，应力膜的厚度可以在约
Figure BDA00002716404900091
至约
Figure BDA00002716404900092
之间。应力膜可以具有压缩应变(例如，是压缩应力膜)。(注意到，在框210之后，压缩应变可以在鳍片的目标区域中被转换成拉伸应变)。在实施例中，应力膜的厚度在约10nm和约40nm之间。可以通过等离子体增强化学汽相沉积(PECVD)和/或其他适合的工艺来形成应力膜。参照图5的实例，在衬底102上设置应力膜502。
然后，方法200进行至框210，其中实施应力诱导或传递工艺。应力诱导/传递工艺包括处理，该处理在上面的(压缩)应力层中产生应力和/或将应力从鳍片的上面的(压缩)应力层传递到下面的鳍片区域。在实施例中，处理包括退火工艺。退火可以包括快速热退火(RTA)、单链退火(SSA)、激光退火、快速退火(flash anneal)、炉内退火(furnace anneal)和/或其他适合的工艺。在实施例中，处理传递应力膜的压缩应变，从而在鳍片中提供拉伸应力。参照图6的实例，在鳍片104中提供应变(或应力)602。通过应力膜和/或上述处理产生和传递应变/应力602。应力/应变602可以在鳍片104的沟道区上提供对称的应力。
然后，方法200进行至框212，其中从衬底剥离应力膜和/或缓冲膜。可以采用适当的蚀刻技术(诸如湿式蚀刻)剥离应力膜和/或缓冲膜。可以以单个工艺或多个工艺(例如，有区别地去除每个膜)去除应力膜和缓冲膜。应力膜诱导的应变可以在去除应力层之后被保留下来，例如，因为该应变已经被传递并且被鳍片的区域“记忆”。参照图7的实例，已经从衬底去除了应力膜502和缓冲膜402。鳍片104中的应变602被保留下来。
然后，方法200进行至框214，其中通过实施源极/漏极注入形成结。在实施例中，形成了源极/漏极延伸区。可以采用离子注入工艺形成结。注入可以包括引入n型或p型掺杂物。示例性掺杂物包括砷、磷、锑、硼、二氟化硼和/或其他可能的杂质。在实施例中，可以在一个或多个结注入工艺之前邻接栅极结构的侧壁形成间隔元件。间隔元件可以包括氮化硅、氧化硅、氮氧化硅和/或其他适合的介电材料。在实施例中，侧壁间隔件包括多个层，例如衬垫层。在其他实施例中，可以在形成任何间隔元件之前和/或省略掉间隔元件实施注入工艺。参照图8的实例，在栅极结构108的侧壁上设置侧壁间隔件802。对衬底102实施注入804。注入804可以提供适当掺杂的区域，在该区域中形成与相应的栅极结构108相关的源极/漏极区。源极/漏极区可以包括源极/漏极延伸区。
方法200可以继续包括用于形成本领域中已知的各种部件的另一CMOS或MOS技术加工。可以实施的示例性工艺包括形成与栅极结构和/或源极/漏极区连接的接触部件以及具有通孔和互连线的多层互连件(MLI)，该多层互连件可以将在衬底上形成的一个或多个半导体器件互连起来。在实施例中，上述栅极结构是牺牲栅极结构并且采用适合的替换栅极(例如，后栅极)方法来形成替换栅极。
现参照图9，示出了根据本发明的一个或多个方面的半导体制造方法900的流程图。可以实施方法900来增大在半导体器件(诸如，鳍式场效应晶体管(finFET))的一个或多个区域中提供的应力或应变。图10-图14是根据图9的方法900的步骤制造的半导体器件1000的实施例的截面图。应该理解，图10-图14和器件1000仅是代表性的而不是限制性的。
还应当理解，方法900包括具有互补金属氧化物半导体(CMOS)技术工艺流程特征的步骤，并因此在本文中仅进行简述。可以在方法900之前、之后和/或期间实施其他步骤。类似地，可以认识到可以从本文所述的方法受益的器件的其他部分。还可以理解，可以通过CMOS技术制造部分半导体器件1000，并因此在本文中对一些工艺仅进行简述。此外，半导体器件1000可以包括各种其他器件和部件，诸如其他晶体管、双极结型晶体管、电阻器、电容器、二极管、熔丝等，但是将其简化以便更好地理解本发明的发明构思。半导体器件1000可以包括互连的多个器件。
方法900开始于框902，其中，提供了半导体衬底。半导体衬底可以基本上类似于上面关于参照图1a/1b所述的半导体器件100的半导体衬底102所论述的半导体衬底。在实施例中，半导体衬底包括从衬底延伸出来的多个鳍片。隔离区(例如，STI部件)可以介于如上面关于半导体器件100所论述的鳍片之间。参照图10的实例，半导体器件1000包括具有鳍片104的衬底102。半导体器件1000可以基本上类似于上面参照图1a/1b所述的半导体器件100。
可以在衬底上设置栅极结构。在实施例中，在从衬底延伸出来的鳍片上和/或其周围形成栅极结构。栅极结构可以包括多个层，诸如栅极介电层、栅电极层、保护层、硬掩模层和/或其他适合的层。在实施例中，栅极结构是牺牲栅极结构，诸如在形成金属栅极结构的替换栅极方法中所提供的牺牲栅极结构。参照图10的实例，在衬底102上设置栅极结构108。具体而言，在鳍片104上设置栅极结构108。每个栅极结构108跨过鳍片104，将源极区和漏极区分开并且限定出沟道区。在半导体器件1000中，鳍片104被示出为包括源极/漏极区302和沟道区304。栅极结构108可以基本上类似于上面关于图1a/1b的半导体器件100的栅极结构108所论述的栅极结构。
然后，方法900进行至框904，其中实施一个或多个注入工艺。(一个或多个)注入工艺可以包括预非晶注入(PAI)和/或结形成注入工艺(例如，源极/漏极注入)。PAI工艺可以对衬底的目标区域进行注入，破坏目标区域的晶格结构并且形成非晶化区域。PAI工艺可以对衬底的目标区进行注入，损坏目标区的晶格结构并且形成非晶化区。注入工艺可以包括注入诸如锗(Ge)、硅(Si)、碳(C)、氙(Xe)的种类和/或其他适合的种类。可以在约0.5keV和约30keV之间的能量下实施PAI工艺。在实施例中，PAI工艺是基本上垂直注入(例如，垂直于衬底的顶面)。在实施例中，注入工艺是倾斜注入。倾斜角度可以在约0度和约30度之间。可以与PAI工艺分开地或在原位实施结注入。结注入可以提供适合的掺杂物(例如，n型、p型)来形成掺杂区。注入可以包括引入n型或p型掺杂物。示例性掺杂物包括砷、磷、锑、硼、二氟化硼和/或其他可能的杂质。在实施例中，框904的结注入形成源极/漏极延伸区。
参照图10的实例，对衬底102进行注入1004。注入1004形成了鳍片104的注入区1002。在实施例中，区域1002是非晶化的。注入1004也可以提供或分开地提供适合的掺杂物(例如，n型或p型掺杂物)，从而提供器件的掺杂的源极/漏极区1002。区域1002可以包括半导体器件1000的源极和漏极延伸区。
可以通过注入能量、注入种类和/或注入剂量来控制注入的深度。PAI工艺可以用硅(Si)或锗(Ge)对衬底进行注入。可选地，PAI工艺可以使用其他的注入种类，诸如Ar、Xe、BF2、As、In、其他适合的注入种类或它们的组合。结注入可以包括提供适合的n型或p型掺杂物。
然后，方法900进行至框906，其中在衬底上形成缓冲层。在实施例中，缓冲层的厚度在约20埃
Figure BDA00002716404900121
和约
Figure BDA00002716404900122
之间。在实施例中，缓冲层的厚度可以在约2nm和约5nm之间。这些厚度作为实例而不用于限制。在实施例中，缓冲层是氧化物，诸如氧化硅。然而，其他组分也是可能的。参照图11a的实例，在衬底102上形成缓冲层402。
如上所述，在形成缓冲层之前实施注入(例如，PAI和/或结注入)。然而，在其他实施例中，可以在框904的注入工艺之前形成缓冲层。换言之，框906可以在框904之前。作为实例，图11b示出了注入1004(例如，PAI、源极/漏极延伸注入)，同时示出了缓冲层402设置在衬底上。在注入1004之前形成缓冲层402。
然后，方法900进行至框908，其中在衬底上形成应力膜。应力膜也可以被称为应力诱导膜。在实施例中，应力层是应力记忆技术(SMT)膜。应力层可以设置在需要应力的器件的上方，并且可以产生应力膜的应力并将该应力传递至下面的部件/层。在实施例中，应力膜是氮化硅(SiN)。作为实例，应力膜的厚度可以在约
Figure BDA00002716404900123
至约
Figure BDA00002716404900124
之间。应力膜可以具有压缩应变(例如，是压缩应力层)。(注意到，在框910之后，应力层的压缩应变在鳍片中可以被转化成拉伸应变)。在实施例中，应力膜的厚度在约10nm和约40nm之间。可以通过等离子体增强化学汽相沉积(PECVD)和/或其他适合的工艺来形成应力膜。参照图12的实例，在衬底102上设置应力膜502。在实施例中，应力膜502是压缩应力膜(例如，具有压缩应变)。
然后，方法900进行至框910，其中实施应力诱导和/或结形成工艺或处理。在实施例中，处理包括退火工艺。退火可以包括快速热退火(RTA)、单链退火(SSA)、激光退火、快速退火、炉内退火和/或其他适合的工艺。在实施例中，处理传递应力膜的压缩应变，从而对器件的鳍片的区域提供拉伸应力。参照图13的实例，在鳍片104中提供应变(或应力)1302。通过应力膜和/或应力诱导工艺产生应变/应力1302。框910的工艺还可以用于对半导体器件1000形成适当的p-n结深度。
然后，方法900进行至框912，其中从衬底剥离应力膜和/或缓冲膜。可以采用适当的蚀刻技术(诸如湿式蚀刻)剥离应力膜和/或缓冲膜。可以以单个工艺或多个工艺(例如，有区别地去除每个膜)去除应力膜和缓冲膜。由应力膜诱导的鳍片中的应变可以在去除应力层之后保留下来，例如，因为该应变已经被传递了并且被鳍片“记忆”。参照图14的实例，已经从衬底去除了应力膜502和缓冲膜402。应变1302保留在鳍片104中。应变1302可以在半导体器件的沟道区304上提供对称的应变。
方法900可以继续包括用于形成本领域中已知的各种部件的另一CMOS或MOS技术加工。在实施例中，可以邻接栅极结构的侧壁形成间隔元件。间隔元件可以包括氮化硅、氧化硅、氮氧化硅和/或其他适合的介电材料。在实施例中，侧壁间隔件包括多个层，例如，衬垫层。可以进一步形成源极/漏极区(例如，除了如上所述形成的延伸区以外)。可以通过工艺(诸如，离子注入、热扩散、外延生长和/或其他适当的工艺)来形成源极/漏极区。在实施例中，在一个或多个源极和/或漏极区处的鳍片中蚀刻凹槽。可以采用适当的蚀刻技术(诸如，干式蚀刻、等离子体蚀刻、湿式蚀刻等)蚀刻凹槽。在实施例中，源极/漏极区包括形成在衬底上和/或上方的外延区。在另一个实施例中，外延区可以形成在鳍片的经过蚀刻的凹槽中。在形成源极/漏极区时应该小心保存通过方法900提供的应变。
可以实施的其他示例性工艺包括形成与栅极结构和/或源极/漏极区连接的接触部件以及具有通孔和互连线的多层互连件(MLI)，该多层互连件可以将在衬底上形成的一个或多个半导体器件互连起来。在实施例中，上面所述的栅极结构是牺牲栅极结构，并且采用适合的替换栅极(例如，后栅极)方法来形成替换栅极。
现参照图15，示出了根据本发明的一个或多个方面的半导体制造方法1500的流程图。可以实施方法1500来增大在半导体器件(诸如，鳍式场效应晶体管(finFET))的一个或多个区域中提供的应力或应变。图16-图22是根据图15的方法1500的步骤制造的半导体器件1600的实施例的截面图。图16-图22提供给了可以基本上与上面参照图1a/1b所述的器件100类似的器件1600。具体而言，图16a、图17a、图18a、图19a、图20a、图21a和图22a提供了与上面图1a所示的剖切线114相对应的半导体器件的视图。图16b、图17b、图18b、图19b、图20b、图21b和图22b提供了根据上面图1b所示的剖切线114相对应的半导体器件的视图。可以理解图16-图22和器件1600仅是代表性的而不是限制性的。
还应当理解，方法1500包括具有互补金属氧化物半导体(CMOS)技术工艺流程特征的步骤，并因此在本文中仅进行简述。可以在方法1500之前、之后和/或期间实施其他步骤。类似地，可以认识到可以从本文所述的方法受益的器件的其他部分。还可以理解，可以通过CMOS技术制造部分半导体器件1600，并因此在本文中对一些工艺仅进行简述。此外，半导体器件1600可以包括各种其他器件和部件，诸如其他晶体管、双极结型晶体管、电阻器、电容器、二极管、熔丝等，但将其简化以便更好地理解本发明的发明构思。半导体器件1600可以包括互连的多个器件。
方法1500开始于框1502，其中，提供半导体衬底。半导体衬底可以基本上类似于上面关于参照图1a/1b所述的半导体器件100的半导体衬底102所论述的半导体衬底。在实施例中，半导体衬底包括从衬底延伸出来的多个鳍片。隔离区域(例如，STI部件)可以介于如上面关于半导体器件100所论述的鳍片之间。参照图16a/16b的实例，半导体器件1600包括具有多个鳍片104的衬底102。半导体器件1600可以基本上类似于上面参照图1a/1b所述的半导体器件100。
可以在衬底上设置栅极结构。在实施例中，在从衬底延伸出来的鳍片上和/或其周围形成栅极结构。栅极结构可以包括多个层，诸如栅极介电层、栅电极层、保护层、硬掩模层和/或其他适合的层。在实施例中，栅极结构是牺牲栅极结构，诸如在形成金属栅极结构的替换栅极方法中提供的牺牲栅极结构。参照图16a/16b的实例，在衬底102上设置栅极结构108。具体来说，在鳍片104上设置栅极结构108。每个栅极结构108跨过鳍片104，将源极区和漏极区分开并且限定出沟道区。栅极结构108可以基本上类似于上面关于图1a/1b的半导体器件100的栅极结构108所论述的栅极结构。
然后，方法1500进行至框1504，其中在衬底上生长源极/漏极外延区。在实施例中，在一个或多个源极和/或漏极区处的鳍片中蚀刻凹槽。可以采用适当的蚀刻技术(诸如干式蚀刻、等离子体蚀刻、湿式蚀刻等)蚀刻凹槽。在实施例中，采用一个或多个光刻工艺来形成掩模元件，从而保护衬底的剩余区域不进行蚀刻工艺。在实施例中，在鳍片的凹进区中生长外延区。
在(一个或多个)鳍片中/上生长外延区。可以通过固相外延(SPE)生长外延区。SPE工艺可以将半导体材料非晶区转换成晶体结构以形成外延区。在其他实施例中，可以采用其他外延生长工艺，诸如汽相外延。外延区可以包含硅、磷硅(SiP)或者碳化磷硅(SiPC)。其他示例性外延组分包含锗、砷化镓、氮化镓、磷化铟镓铝、硅锗、碳化硅和/或其他可能的组分。在实施例中，在生长期间将杂质添加到外延层(例如，原位掺杂)。示例性掺杂物包括砷、磷、锑、硼、二氟化硼和/或其他可能的杂质。
参照图16a/16b的实例，在衬底102上设置源极/漏极区1602。源极/漏极区1602包括外延生长区。
然后，方法1500进行至框1506，其中实施预非晶注入(PAI)工艺。注入工艺可以包括注入诸如锗(Ge)、硅(Si)、碳(C)、氙(Xe)的种类和/或其他适当的种类。可以在约0.5keV和约30keV之间的能量下实施注入工艺。在实施例中，注入工艺是基本上垂直注入(例如，垂直于衬底的顶面)。在实施例中，注入工艺是倾斜注入。倾斜角度可以在约0度和约30度之间。参照图17a/17b的实例，对衬底102进行PAI 1702，形成注入(非晶)区1704。
然后，方法1500进行至框1508，其中在衬底上形成缓冲层。在实施例中，缓冲层的厚度在约20埃
Figure BDA00002716404900161
和约
Figure BDA00002716404900162
之间。在实施例中，缓冲层的厚度可以在约2nm和约5nm之间。这些厚度作为实例而不用于限制。在实施例中，缓冲层是氧化物，诸如氧化硅。然而，其他组分也是可能的。参照图18a/18b的实例，在衬底102上形成缓冲层402。
如上所述，在形成缓冲层之前实施注入(例如，PAI)。然而，在其他实施例中，可以在框1506的注入工艺之前形成缓冲层。换言之，框1508可以在框1506之前。
然后，方法1500进行至框1510，其中在衬底上形成应力膜。应力膜也可以被称为应力诱导膜。在实施例中，应力层是应力记忆技术(SMT)膜。应力层可以设置在需要应力的器件的上方。可以产生应力膜的应力并将该应力传递到下面的部件/层。在实施例中，应力膜是氮化硅(SiN)。作为实例，应力膜的厚度可以在约
Figure BDA00002716404900163
至约
Figure BDA00002716404900164
之间。应力膜可以具有压缩应变(例如，是压缩应力层)。(注意到，在框1512之后，应力层的压缩应变在鳍片区域中可以被转化成拉伸应变)。在实施例中，应力膜的厚度在约10nm和约40nm之间。可以通过等离子体增强化学汽相沉积(PECVD)和/或其他适当的工艺来形成应力膜。参照图19a/19b的实例，在衬底102上设置应力膜502。应力膜502可以是压缩应力膜。
然后，方法1500进行至框1512，其中实施应力诱导和/或传递工艺或处理。在实施例中，处理包括退火工艺。退火可以包括快速热退火(RTA)、单链退火(SSA)、激光退火、快速退火、炉内退火和/或其他适当的工艺。在实施例中，处理将应力膜的压缩应变传递至鳍片区域，从而在鳍片的沟道区中提供拉伸应力。参照图20a/20b的实例，提供应变(或应力)2002，由区域1704形成应力区2004。通过应力膜和/或应力诱导工艺产生应变/应力2002。应力/应变2002可以在鳍片104的沟道区上提供对称的应力。
然后，方法1500进行至框1514，其中从衬底剥离应力膜和/或缓冲膜。可以采用适当的蚀刻技术(诸如湿式蚀刻)剥离应力膜和/或缓冲膜。可以以单个工艺或多个工艺(例如，有区别地去除每个膜)去除应力膜和缓冲膜。应力膜诱导的应变可以例如在去除应力层之后被保留下来，因为该应变已经被传递了并且被鳍片区域“记忆”。参照图21a/21b的实例，已经从衬底去除了应力膜502和缓冲膜402。应变2002保留在鳍片104的区域2004中。
然后，方法1500进行至框1516，其中形成结区域。可以采用离子注入工艺提供掺杂区域从而形成结区域。结的形成可以包括适当地掺杂半导体器件的源极/漏极区(例如，n型或p型掺杂物)。注入可以包括引入n型或p型掺杂物。示例性掺杂物包括砷、磷、锑、硼、二氟化硼和/或其他可能的杂质。在实施例中，可以在一个或多个结注入工艺之前邻接栅极结构的侧壁形成间隔元件。间隔元件可以包括氮化硅、氧化硅、氮氧化硅和/或其他适当的介电材料。在实施例中，侧壁间隔件包括多个层，例如衬垫层。在其他实施例中，可以在形成任何间隔元件之前和/或省略掉间隔元件实施注入工艺。参照图22a/22b的实例，示出了注入工艺2202。注入2202可以提供适当掺杂的区域2204(n型或p型掺杂物)，在其中形成与相应的栅极结构108相关的源极/漏极区。源极/漏极区可以包括源极/漏极延伸区。
方法1500可以继续包括用于形成本领域中已知的各种部件的另一CMOS或MOS技术加工。可以实施的示例性工艺包括形成与栅极结构和/或源极/漏极区连接的接触部件以及具有通孔和互连线的多层互连件(MLI)，该多层互连件可以将在衬底上形成的一个或多个半导体器件互连起来。在实施例中，上述栅极结构是牺牲栅极结构并且采用适合的替换栅极(例如，后栅极)方法来形成替换栅极。
现参照图23，示出了根据本发明的一个或多个方面的半导体制造方法2300的流程图。可以实施方法2300来增大在半导体器件(诸如，鳍式场效应晶体管(finFET))的一个或多个区域中提供的应力或应变。图24-图29是根据图23的方法2300的步骤制造的半导体器件2400的实施例的截面图。半导体器件2400可以基本上与上面参照图1a/1b所述的器件100类似。例如，图24a、图25a、图26a、图27a、图28a和图29a提供了与上面图1a所示的剖切线114相对应的半导体器件的视图。图24b、图25b、图26b、图27b、图28b和图29b提供了根据上面图1b所示的剖切线114的相对应的半导体器件的视图。可以理解图24-图29和器件2400仅是代表性的而不是限制性的。
还应当理解，方法2300包括具有互补金属氧化物半导体(CMOS)技术工艺流程特征的步骤，并因此在本文中仅进行简述。可以在方法2300之前、之后和/或期间实施其他步骤。类似地，可以认识到可以从本文所述的方法受益的器件的其他部分。还可以理解，可以通过CMOS技术制造部分半导体器件2400，并因此在本文中对一些工艺仅进行简述。此外，半导体器件2400可以包括各种其他器件和部件，诸如其他晶体管、双极结型晶体管、电阻器、电容器、二极管、熔丝等，但将其简化以便更好地理解本发明的发明构思。半导体器件2400可以包括互连的多个器件。
方法2300开始于框2302，其中，提供半导体衬底。半导体衬底可以基本上类似于上面关于参照图1a/1b所述的半导体器件100的半导体衬底102所论述的半导体衬底。在实施例中，半导体衬底包括从衬底延伸出来的多个鳍片。隔离区域(例如，STI部件)可以介于如上面关于半导体器件100所论述的鳍片之间。参照图24a/24b的实例，半导体器件2400包括具有多个鳍片104的衬底102。半导体器件2400可以基本上类似于上面参照图1a/1b所述的半导体器件100。
可以在衬底上设置栅极结构。在实施例中，在从衬底延伸出来的鳍片上和/或其周围形成栅极结构。栅极结构可以包括多个层，诸如栅极介电层、栅电极层、保护层、硬掩模层和/或其他适当的层。在实施例中，栅极结构是牺牲栅极结构，诸如在形成金属栅极结构的替换栅极方法中提供的牺牲栅极结构。参照图24a/24b的实例，在衬底102上设置栅极结构108。具体来说，在鳍片104上设置栅极结构108。每个栅极结构108跨过鳍片104，将源极区和漏极区分开并且限定出沟道区。栅极结构108可以基本上类似于上面关于图1a/1b的半导体器件100的栅极结构108所论述的栅极结构。
然后，方法2300进行至框2304，其中在衬底上生长源极/漏极外延区。在实施例中，在一个或多个源极和/或漏极区处的鳍片中蚀刻凹槽。可以采用适当的蚀刻技术(诸如干式蚀刻、等离子体蚀刻、湿式蚀刻等)蚀刻凹槽。在实施例中，采用一个或多个光刻工艺来形成掩模元件，从而保护衬底的剩余区域不进行蚀刻工艺。在实施例中，在鳍片的凹进区中生长外延区。
在(一个或多个)鳍片中/上/周围生长外延区。可以通过固相外延(SPE)来生长外延区。SPE工艺可以将半导体材料非晶区转换成晶体结构以形成外延区。在其他实施例中，可以采用其他外延生长工艺，诸如汽相外延。外延区可以包含硅、磷硅(SiP)或者碳化磷硅(SiPC)。其他示例性外延组分包含锗、砷化镓、氮化镓、磷化铟镓铝、硅锗、碳化硅和/或其他可能的组分。在实施例中，在生长期间将杂质添加到外延层(例如，原位掺杂)。示例性掺杂物包括砷、磷、锑、硼、二氟化硼和/或其他可能的杂质。
参照图24a/24b的实例，在衬底102上设置源极/漏极区2402。源极/漏极区2402包括外延生长区。
然后，方法2300进行至框2306，其中实施一个或多个注入工艺。(一个或多个)注入工艺可以包括预非晶注入(PAI)和/或结形成注入工艺(例如，源极/漏极延伸形成注入)。PAI工艺可以对衬底的目标区域进行注入，破坏目标区域的晶格结构并且形成非晶化区域。PAI工艺可以注入衬底的目标区，损坏目标区的晶格结构并且形成非晶化区。注入工艺可以包括注入诸如锗(Ge)、硅(Si)、碳(C)、氙(Xe)的种类和/或其他适合的种类。可以在约0.5keV和约30keV之间的能量下实施PAI工艺。在实施例中，PAI工艺是基本上垂直注入(例如，垂直于衬底的顶面)。在实施例中，PAI工艺是倾斜注入。倾斜角度可以在约0度和约30度之间。可以与PAI工艺分开地或在原位实施结注入。结注入可以提供适当的掺杂物(例如，n型、p型)来形成掺杂区，从而提供用于半导体器件的合适的p-n结。用于形成结的注入可以包括引入n型或p型掺杂物。示例性掺杂物包括砷、磷、锑、硼、二氟化硼和/或其他可能的杂质。
参照图25a/25b的实例，对衬底102进行注入2502。注入2502形成了上面参照图24所述的区域2402的注入区2504。在实施例中，区域2504是非晶化的。注入2502可以提供适当的掺杂物(例如，n型或p型掺杂物)，从而提供器件的适当掺杂的源极/漏极区2504。在本实施例中，区域2504提供半导体器件2400的源极和漏极区。
然后，方法2300进行至框2308，其中在衬底上形成缓冲层。在实施例中，缓冲层的厚度在约20埃
Figure BDA00002716404900201
和约
Figure BDA00002716404900202
之间。在实施例中，缓冲层的厚度可以在约2nm和约5nm之间。这些厚度作为实例而不用于限制。在实施例中，缓冲层是氧化物，诸如氧化硅。然而，其他组分也是可能的。参照图26a/26b的实例，在衬底102上形成缓冲层402。
如上所述，在形成缓冲层之前实施注入(例如，PAI和/或结注入)。然而，在其他实施例中，可以在框2306的注入工艺之前形成缓冲层。换言之，框2308可以在框2306之前。
然后，方法2300进行至框2310，其中在衬底上形成应力膜。应力膜也可以被称为应力诱导膜。在实施例中，应力层是应力记忆技术(SMT)膜。应力层可以设置在需要应力的器件的上方并且可以产生应力膜的应力并将该应力传递到下面的部件/层。在实施例中，应力膜是氮化硅(SiN)。作为实例，应力膜的厚度可以在约和约
Figure BDA00002716404900204
之间。应力膜可以具有压缩应变(例如，是压缩应力膜)。(注意到，在框2312之后，应力膜的压缩应变在鳍片中可以被转化成拉伸应变)。在实施例中，应力膜的厚度在约10nm和约40nm之间。可以通过等离子体增强化学汽相沉积(PECVD)和/或其他适当的工艺来形成应力膜。参照图27a/27b的实例，在衬底102上设置应力膜502。应力膜502可以是压缩应力膜。
然后，方法2300进行至框2312，其中实施应力诱导和/或结形成工艺或处理。在实施例中，处理包括退火工艺。退火可以包括快速热退火(RTA)、单链退火(SSA)、激光退火、快速退火、炉内退火和/或其他适当的工艺。在实施例中，处理传递了应力膜的压缩应变，从而对下面的器件区域(诸如鳍片和/或鳍片的沟道区)提供拉伸应力。参照图28a/28b的实例，在区域2804中提供应变(或应力)2802。通过应力膜和/或处理工艺产生应变/应力2802。框2312的工艺还可以用于对半导体器件2400形成适当的p-n结深度。
然后，方法2300进行至框2314，其中从衬底剥离应力膜和/或缓冲膜。可以采用适当的蚀刻技术(诸如湿式蚀刻)剥离应力膜和/或缓冲膜。可以以单个工艺或多个工艺(例如，有区别地去除每个膜)去除应力膜和缓冲膜。应力膜诱导的应变可以在去除应力层之后被保留下来，例如，因为应力已经被传递了并且被鳍片区域“记忆”。参照图29a/29b的实例，已经从衬底去除了应力膜502和缓冲膜402。应变2802保留在鳍片104中。应变2802可以在半导体器件2400的沟道区上提供对称的应变。
方法2300可以继续包括用于形成本领域中已知的各种部件的另一CMOS或MOS技术加工。可以实施的更多示例性工艺包括形成与栅极结构和/或源极/漏极区连接的接触部件以及具有通孔和互连线的多层互连件(MLI)，该多层互连件可以将在衬底上形成的一个或多个半导体器件互连起来。在实施例中，上述栅极结构是牺牲栅极结构并且采用适合的替换栅极(例如，后栅极)方法来形成替换栅极。
因此，将理解，提供了在finFET器件的一个或多个区域中实现应力/应变区域的方法和器件。通过从上面的(牺牲)应力层中传递应力来提供应变区域。应变区域可以在finFET器件(例如，在栅极结构下面)的沟道区上提供应力。在实施例中，在沟道区中提供拉伸应变。本发明提供了多种优点，如适当的沟道应力可以增强晶体管的性能(包括载流子迁移率)。
可以理解，本文所公开的不同的实施例提供了不同的公开内容，并且在不背离本发明的精神和范围的情况下可以在其中对这些实施例进行各种改变、替换和变化。例如，本文公开的实施例描述了在鳍片区域中形成拉伸应力。然而，其他实施例可以包括通过在鳍片区域上面提供相关的应力层(例如，应力传递层)在鳍片区域中形成压缩应力。压缩应力产生膜的实例可以包括金属氮化物组分。

Claims (10)

1.一种制造半导体器件的方法，包括：
提供衬底，在所述衬底上设置有鳍片；
在所述鳍片上形成栅极结构，其中，所述栅极结构与所述鳍片的至少两个侧面通过界面接合；
在所述衬底上沉积应力膜；以及
对包括所述应力膜的所述衬底进行退火，其中，所述退火在所述鳍片的沟道区中提供拉伸应变。
2.根据权利要求1所述的方法，其中，所述应力膜是氮化硅。
3.根据权利要求1所述的方法，进一步包括：
在沉积所述应力膜之前形成缓冲层。
4.根据权利要求1所述的方法，进一步包括：
在所述退火之后从所述衬底剥离所述应力膜。
5.根据权利要求1所述的方法，其中，所述退火包括快速热退火、炉内退火、快速退火和激光退火中的至少一种。
6.根据权利要求1所述的方法，进一步包括：
在沉积所述应力膜之前实施预非晶注入(PAI)。
7.一种制造鳍式场效应晶体管的方法，包括：
提供具有多个鳍片的衬底；
在所述衬底上生长外延区，其中，所述外延区与所述多个鳍片中的每个鳍片都通过界面接合；
对所述外延区实施预非晶注入(PAI)；
在所述PAI工艺之后在所述外延区上形成压缩层；
处理所述衬底和所述压缩层，其中，所述处理将应力从所述压缩层传递至所述外延区。
8.根据权利要求7所述的方法，其中，传递的所述应力在所述多个鳍片中的每个鳍片的沟道区中提供拉伸应变。
9.根据权利要求7所述的方法，进一步包括：
在形成所述应力层之前在所述外延区上实施结注入工艺。
10.一种方法，包括：
提供鳍式半导体器件；
在所述鳍式半导体器件上形成压缩应力层；
将应力从所述压缩应力层传递至所述鳍式半导体器件的鳍片的区域；
以及
在传递所述应力之后去除所述压缩应力层。
CN201310006943.0A 2012-03-09 2013-01-08 具有应变区的finFET器件 Active CN103311125B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US13/416,926 US20130237026A1 (en) 2012-03-09 2012-03-09 Finfet device having a strained region
US13/416,926 2012-03-09

Publications (2)

Publication Number Publication Date
CN103311125A true CN103311125A (zh) 2013-09-18
CN103311125B CN103311125B (zh) 2016-10-05

Family

ID=49114486

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201310006943.0A Active CN103311125B (zh) 2012-03-09 2013-01-08 具有应变区的finFET器件

Country Status (4)

Country Link
US (2) US20130237026A1 (zh)
KR (1) KR20130103279A (zh)
CN (1) CN103311125B (zh)
TW (1) TWI485779B (zh)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105742354A (zh) * 2014-12-29 2016-07-06 台湾积体电路制造股份有限公司 具有多个位错面的FinFET及其形成方法
CN105826203A (zh) * 2015-01-28 2016-08-03 国际商业机器公司 形成FinFET晶体管器件的方法和FinFET晶体管器件
CN105845731A (zh) * 2015-01-30 2016-08-10 台湾积体电路制造股份有限公司 半导体器件结构及其制造方法
CN108122758A (zh) * 2016-11-30 2018-06-05 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN110896034A (zh) * 2019-11-08 2020-03-20 中国科学院微电子研究所 一种鳍状结构及半导体器件的制备方法
CN114373717A (zh) * 2021-12-10 2022-04-19 武汉新芯集成电路制造有限公司 半导体器件及其制程方法

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8847293B2 (en) 2012-03-02 2014-09-30 Taiwan Semiconductor Manufacturing Company, Ltd. Gate structure for semiconductor device
US20130237026A1 (en) 2012-03-09 2013-09-12 Taiwan Semiconductor Manufacturing Company, Ltd., ("Tsmc") Finfet device having a strained region
US8815693B2 (en) * 2013-01-23 2014-08-26 International Business Machines Corporation FinFET device formation
US9117842B2 (en) * 2013-03-13 2015-08-25 Globalfoundries Inc. Methods of forming contacts to source/drain regions of FinFET devices
US9293534B2 (en) * 2014-03-21 2016-03-22 Taiwan Semiconductor Manufacturing Company, Ltd. Formation of dislocations in source and drain regions of FinFET devices
CN104517839A (zh) * 2013-09-27 2015-04-15 中芯国际集成电路制造(上海)有限公司 一种鳍形场效晶体管结构及其制作方法
US9590104B2 (en) 2013-10-25 2017-03-07 Taiwan Semiconductor Manufacturing Company, Ltd. Gate device over strained fin structure
US9252271B2 (en) * 2013-11-27 2016-02-02 Taiwan Semiconductor Manufacturing Company Limited Semiconductor device and method of making
US9368626B2 (en) 2013-12-04 2016-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device with strained layer
US9583342B2 (en) 2014-07-24 2017-02-28 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET doping methods and structures thereof
KR102241974B1 (ko) 2014-09-23 2021-04-19 삼성전자주식회사 반도체 장치 및 그 제조 방법
CN106531630B (zh) 2015-09-09 2022-02-01 联华电子股份有限公司 半导体制作工艺、平面场效晶体管及鳍状场效晶体管
US9466693B1 (en) 2015-11-17 2016-10-11 International Business Machines Corporation Self aligned replacement metal source/drain finFET
US10043903B2 (en) 2015-12-21 2018-08-07 Samsung Electronics Co., Ltd. Semiconductor devices with source/drain stress liner
US9536989B1 (en) 2016-02-15 2017-01-03 Globalfoundries Inc. Field-effect transistors with source/drain regions of reduced topography
CN107104051B (zh) * 2016-02-22 2021-06-29 联华电子股份有限公司 半导体元件以及其制作方法
US9755073B1 (en) 2016-05-11 2017-09-05 International Business Machines Corporation Fabrication of vertical field effect transistor structure with strained channels
KR102563483B1 (ko) 2018-08-21 2023-08-04 현대자동차주식회사 능동 롤 제어 장치 및 방법
US11450571B2 (en) * 2018-09-27 2022-09-20 Taiwan Semiconductor Manufacturing Company Ltd. Method for manufacturing semiconductor structure

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070249130A1 (en) * 2006-04-21 2007-10-25 Anderson Brent A Finfet/trigate stress-memorization method
US20080173942A1 (en) * 2007-01-22 2008-07-24 International Business Machines Corporation STRUCTURE AND METHOD OF MANUFACTURING A STRAINED FinFET WITH STRESSED SILICIDE
US20120018730A1 (en) * 2010-07-22 2012-01-26 International Business Machines Corporation Structure and method for stress latching in non-planar semiconductor devices
CN102347350A (zh) * 2010-07-30 2012-02-08 中国科学院微电子研究所 一种半导体结构及其制造方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6867433B2 (en) * 2003-04-30 2005-03-15 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor-on-insulator chip incorporating strained-channel partially-depleted, fully-depleted, and multiple-gate transistors
JP2007329295A (ja) * 2006-06-08 2007-12-20 Hitachi Ltd 半導体及びその製造方法
US7709312B2 (en) * 2006-09-29 2010-05-04 Intel Corporation Methods for inducing strain in non-planar transistor structures
US7834399B2 (en) 2007-06-05 2010-11-16 International Business Machines Corporation Dual stress memorization technique for CMOS application
DE102007030056B3 (de) * 2007-06-29 2009-01-22 Advanced Micro Devices, Inc., Sunnyvale Verfahren zum Blockieren einer Voramorphisierung einer Gateelektrode eines Transistors
US7910994B2 (en) * 2007-10-15 2011-03-22 Taiwan Semiconductor Manufacturing Company, Ltd. System and method for source/drain contact processing
US7858482B2 (en) 2008-03-31 2010-12-28 Freescale Semiconductor, Inc. Method of forming a semiconductor device using stress memorization
US8039349B2 (en) * 2009-07-30 2011-10-18 Globalfoundries Inc. Methods for fabricating non-planar semiconductor devices having stress memory
US8030144B2 (en) * 2009-10-09 2011-10-04 Globalfoundries Inc. Semiconductor device with stressed fin sections, and related fabrication methods
US8445334B1 (en) * 2011-12-20 2013-05-21 International Business Machines Corporation SOI FinFET with recessed merged Fins and liner for enhanced stress coupling
US8697523B2 (en) * 2012-02-06 2014-04-15 International Business Machines Corporation Integration of SMT in replacement gate FINFET process flow
US20130200455A1 (en) * 2012-02-08 2013-08-08 Taiwan Semiconductor Manufacturing Company, Ltd. Dislocation smt for finfet device
US8847293B2 (en) * 2012-03-02 2014-09-30 Taiwan Semiconductor Manufacturing Company, Ltd. Gate structure for semiconductor device
US9263342B2 (en) 2012-03-02 2016-02-16 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having a strained region
US20130237026A1 (en) 2012-03-09 2013-09-12 Taiwan Semiconductor Manufacturing Company, Ltd., ("Tsmc") Finfet device having a strained region

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070249130A1 (en) * 2006-04-21 2007-10-25 Anderson Brent A Finfet/trigate stress-memorization method
US20080173942A1 (en) * 2007-01-22 2008-07-24 International Business Machines Corporation STRUCTURE AND METHOD OF MANUFACTURING A STRAINED FinFET WITH STRESSED SILICIDE
US20120018730A1 (en) * 2010-07-22 2012-01-26 International Business Machines Corporation Structure and method for stress latching in non-planar semiconductor devices
CN102347350A (zh) * 2010-07-30 2012-02-08 中国科学院微电子研究所 一种半导体结构及其制造方法

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105742354A (zh) * 2014-12-29 2016-07-06 台湾积体电路制造股份有限公司 具有多个位错面的FinFET及其形成方法
CN105742354B (zh) * 2014-12-29 2019-07-19 台湾积体电路制造股份有限公司 具有多个位错面的FinFET及其形成方法
CN105826203A (zh) * 2015-01-28 2016-08-03 国际商业机器公司 形成FinFET晶体管器件的方法和FinFET晶体管器件
US10396185B2 (en) 2015-01-28 2019-08-27 International Business Machines Corporation Integration of strained silicon germanium PFET device and silicon NFET device for finFET structures
US10734504B2 (en) 2015-01-28 2020-08-04 International Business Machines Corporation Integration of strained silicon germanium PFET device and silicon NFET device for finFET structures
CN105845731A (zh) * 2015-01-30 2016-08-10 台湾积体电路制造股份有限公司 半导体器件结构及其制造方法
CN105845731B (zh) * 2015-01-30 2019-06-14 台湾积体电路制造股份有限公司 半导体器件结构及其制造方法
CN108122758A (zh) * 2016-11-30 2018-06-05 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN110896034A (zh) * 2019-11-08 2020-03-20 中国科学院微电子研究所 一种鳍状结构及半导体器件的制备方法
CN114373717A (zh) * 2021-12-10 2022-04-19 武汉新芯集成电路制造有限公司 半导体器件及其制程方法

Also Published As

Publication number Publication date
TWI485779B (zh) 2015-05-21
TW201338044A (zh) 2013-09-16
CN103311125B (zh) 2016-10-05
US20130237026A1 (en) 2013-09-12
KR20130103279A (ko) 2013-09-23
US20150179454A1 (en) 2015-06-25
US9177801B2 (en) 2015-11-03

Similar Documents

Publication Publication Date Title
US10916546B2 (en) Enhanced channel strain to reduce contact resistance in NMOS FET devices
US11211455B2 (en) Formation of dislocations in source and drain regions of FinFET devices
CN103311125A (zh) 具有应变区的finFET器件
US9577071B2 (en) Method of making a strained structure of a semiconductor device
US9673292B2 (en) Semiconductor device having modified profile metal gate
US9397097B2 (en) Gate structure for semiconductor device
CN107527801B (zh) 半导体器件及其形成方法
CN103295963B (zh) 具有应变区的半导体器件
US7381649B2 (en) Structure for a multiple-gate FET device and a method for its fabrication
CN104241366A (zh) FinFET器件的源极区和漏极区中的位错形成
CN104701377A (zh) 具有应变层的半导体器件
TW202117933A (zh) 製造半導體裝置的方法及半導體裝置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant