CN104241366A - FinFET器件的源极区和漏极区中的位错形成 - Google Patents
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Abstract
本发明提供了在finFET器件的源极区和漏极区内形成位错的机制的实施例。该机制包括使鳍凹进以及去除隔离结构中的邻近鳍的介电材料以增大用于形成位错的外延区域。该机制还包括在凹进的源极区和漏极区内进行外延生长之前或之后，执行预非晶化注入(PAI)工艺。PAI工艺之后的退火工艺能够在源极区和漏极区内生长一致的位错。可一致地形成源极区和漏极区(或应力源区域)内的位错以在源极区和漏极区内产生目标应变，从而提高NMOS器件的载流子迁移率和器件性能。
Description
相关申请的交叉引用
本申请涉及于2013年6月7日提交的、标题为“Mechanisms for DopingLightly Doped Drain(LDD)Regions of finFET Devices”的、序列号为13/912,903(代理人卷号TSM12-1386)的美国专利申请和于2013年3月14日提交的、标题为“Epitaxial Growth of Doped Film for Source and DrainRegions”的、序列号为13/829,770(代理人卷号TSM13-0108)的美国专利申请。此外，本申请涉及2011年7月6日提交的、标题为“A SemiconductorDevice with a Dislocation Structure and Method of Forming the Same”的序列号为13/177,309(代理人卷号TSM11-0091)的美国专利申请和于2011年12月13日提交的、标题为“Mechanisms for Forming Stressor Regions ina Semiconductor Device”的、序列号为13/324,331(代理人卷号TSM11-0492)的美国专利申请。另外，本申请涉及2013年12月20日提交的、标题为“Mechanisms for FinFET Well Doping”的、序列号14/137,690(代理人卷号TSM13-1121)的美国专利申请。以上提及的申请的全部内容结合于此作为参考。
技术领域
本发明一般地涉及半导体技术领域，更具体地涉及半导体器件及其形成方法。
背景技术
半导体集成电路(IC)工业经历了快速发展。在其发展的过程中，通常通过缩小器件的特征尺寸或几何结构来增大器件的功能密度。该按比例缩放工艺通常通过提高生产效率、降低成本和/或改进性能来提供益处。这种按比例缩小还增大了加工和制造IC的复杂性，并且为了实现这些益处，需要在IC制造方面类似的发展。
同样地，已将对于提高的性能以及缩小的几何结构的IC的需求引入了多栅极器件。这些多栅极器件包括多栅极鳍式场效应晶体管，其也被称作finFET器件，如此称呼是因为沟道形成在从衬底延伸的“鳍”上。FinFET器件可以在将栅极设置在包括沟道区的鳍的侧面和/或顶面上的同时，允许缩小器件的栅极宽度。
随着半导体器件(诸如，金属氧化物半导体场效应晶体管(MOSFET)历经不同的技术节点而被按比例缩小，已经实现应变的源极/漏极部件(例如，应力源区域)以提高载流子迁移率并且改进器件性能。应力使半导体晶格扭曲或发生应变，这会影响半导体的能带排列和电荷传输性能。通过控制完成的器件中的应力的能级和分布，制造商可以提高载流子迁移率并且改进器件性能。
发明内容
为了解决现有技术中所存在的缺陷，根据本发明的一方面，提供了一种半导体器件，包括：衬底，具有鳍式场效应晶体管(finFET)区；两个邻近的栅极结构，形成在两个邻近的鳍结构上方，其中，所述两个邻近的鳍结构包含结晶的含硅材料，并且所述两个邻近的鳍结构的部分凸起到邻近的隔离结构之上；以及源极区和漏极区，用于所述两个邻近的栅极结构，在所述源极区和所述漏极区内存在位错以使所述源极区和所述漏极区发生应变。
在该半导体器件中，所述源极区和所述漏极区延伸到介于所述两个邻近的栅极结构之间的隔离结构的上方。
在该半导体器件中，在所述源极区和所述漏极区内不存在隔离结构。
在该半导体器件中，所述位错在所述两个邻近的栅极结构之间的所述邻近的隔离结构的底面下方约5nm至约30nm的深度处具有夹断点。
在该半导体器件中，在[111]方向上形成所述位错。
在该半导体器件中，所述位错中的一个相对于与所述衬底的表面平行的表面的夹角在约45度至约60度范围内。
在该半导体器件中，包括位错的所述源极区和所述漏极区距离半导体层的顶面的深度在约15nm至约60nm范围内，所述顶面紧邻栅极介电层。
在该半导体器件中，所述源极区和所述漏极区的顶面为凹面并且位于半导体层的顶面之上，所述半导体层的顶面紧邻栅极介电层。
在该半导体器件中，所述鳍式场效应晶体管(finFET)区包括n型金属氧化物半导体(NMOS)场效应晶体管(FET)。
在该半导体器件中，所述源极区和所述漏极区包括外延生长的应力诱导材料，所述外延生长的应力诱导材料包括SiC、SiP、SiCP、Si或它们的组合。
根据本发明的另一方面，提供了一种半导体器件，包括：衬底，具有鳍式场效应晶体管(finFET)区；两个邻近的栅极结构，形成在两个邻近的鳍结构上方，其中，所述两个邻近的鳍结构包含结晶的含硅材料，并且所述两个邻近的鳍结构的部分凸起到邻近的隔离结构之上；以及源极区和漏极区，均用于所述两个邻近的栅极结构，其中，在所述源极区和所述漏极区内存在位错以使所述源极区和所述漏极区发生应变，所述源极区和所述漏极区延伸到介于所述两个邻近的栅极结构之间的隔离结构的上方，并且在所述源极区和所述漏极区内不存在隔离结构。
根据本发明的又一方面，提供了一种形成鳍式场效应晶体管(finFET)器件的方法，包括：提供具有多个鳍和多个栅极结构的衬底，其中，所述多个栅极结构形成在所述多个鳍的上方，并且在所述多个鳍之间形成有隔离结构；使所述多个鳍的露出部分凹进，并且去除所述隔离结构的介电材料；对半导体层的部分执行预非晶化注入(PAI)工艺以使所述半导体层的所述部分非晶化；执行退火工艺以使所述半导体层中的非晶化部分再结晶；以及在所述半导体层中的再结晶部分上外延生长含硅材料以形成所述finFET器件的源极区和漏极区。
在该方法中，在外延生长所述含硅材料之前，执行所述PAI工艺。
在该方法中，在外延生长所述含硅材料之后执行所述PAI工艺。
该方法还包括：在所述退火工艺之前沉积应力膜；以及在所述退火工艺之后去除所述应力膜。
在该方法中，外延生长的所述含硅材料是应力诱导材料，外延生长的所述应力诱导材料包括SiC、SiP或SiCP。
在该方法中，所述退火工艺是微波退火(MWA)工艺。
在该方法中，所述MWA的衬底温度在约400℃至约600℃的范围内。
在该方法中，在被所述隔离结构和所述多个鳍中的凹进部分所占用的区域上外延生长所述含硅材料。
在该方法中，所述多个鳍的个数在2至30的范围内。
附图说明
当结合附图阅读以下详细说明时，可以更好地理解本发明的各方面。应该强调的是，根据工业中的标准实践，各种部件不必按比例绘制。事实上，为了清楚论述起见，可以任意增大或缩小各种部件的尺寸。
图1A是根据一些实施例的半导体器件结构的实施例的透视图。
图1B根据一些实施例示出了晶体管区的俯视图。
图2根据一些实施例示出了在finFET器件的源极区和漏极区内形成位错的顺序工艺流程。
图3A至图3H根据一些实施例示出了按照图2中的顺序工艺流程形成的晶体管区的截面图。
图3I根据一些实施例示出了图3A和图3B中的晶体管区的透视图。
图3J根据一些实施例示出了图3G和图3H中的晶体管区的透视图。
图4根据一些实施例示出了finFET器件的源极区和漏极区内形成位错的顺序工艺流程。
图5A至图5J根据一些实施例示出了按照图4中的顺序工艺流程形成的晶体管区的截面图。
图5K根据一些实施例示出了图5I和图5J中的晶体管区的透视图。
具体实施方式
应理解，以下公开内容提供了许多不同实施例或实例以实现不同特征。以下描述了部件和布置的具体实例以简化本发明。当然，这仅仅是实例，但并不意在进行限定。此外，在以下描述中，第一部件形成在第二部件上方或者上可以包括以直接接触的方式形成第一部件和第二部件的实施例，还可以包括形成介于第一部件和第二部件之间的额外的部件，使得第一部件和第二部件不直接接触的实施例。出于简化和清楚的目的，各种部件可按照不同比例任意绘制。此外，本发明可以在各个实例中重复参考数字和/或字母。这种重复是出于简明和清楚的目的，但其本身没有表明各种实施例之间的关系。应理解，本领域的技术人员能够设计出各种等同物，但是实现本发明的原理的这些等同物在本发明中没有进行明确描述。
也应注意，本发明提供了多栅极晶体管或鳍式多栅极晶体管(本发明中称作finFET器件)形式的实施例。这种器件可包括p型金属氧化物半导体finFET器件或n型金属氧化物半导体(NMOS)finFET器件。这种finFET器件可以是双栅极器件、三栅极器件和/或其他结构。FinFET器件可以包括在IC(诸如，微处理器、存储器件)和/或其他IC中。本领域的技术人员可以想到得益于本发明的各方面的半导体器件的其他实施例。
如上所述，已经实现应变的源极/漏极部件(例如，应力源区域)来提高载流子迁移率并且改进器件性能。应力使半导体晶格变形或发生应变，这会影响半导体的能带排列和电荷传输性能。通过对完成的器件中的应力的能级和分布进行控制，制造商可增大载流子迁移率并且改进器件性能。源极区和漏极区中的位错使得晶体管区的半导体晶格发生应变。因此，可形成位错以提高载流子迁移率并且改进器件性能。finFET器件具有三维(3D)栅极介电层并且使用多鳍来形成源极区和漏极区。在finFET器件的源极区和漏极区中形成位错具有独一无二的挑战，对于平面型器件，不会存在这种挑战。
图1A根据一些实施例示出了半导体器件结构100的透视图。半导体器件结构100包括finFET器件结构。该半导体器件结构100包括衬底102、多个鳍104、多个隔离结构106以及设置在每个鳍104上的栅极结构108。栅极结构108可包括栅极介电层115、栅电极层117和/或一个或多个额外的层。掩模层120位于栅电极层117的上方。硬掩模层120用于图案化(诸如，通过蚀刻)栅极结构108。在一些实施例中，硬掩模层120由介电材料(诸如，氧化硅)制成。在栅极结构108的图案化(或形成)工艺之后得到图1A的透视图。图1A仅示出了一个栅极结构108。存在与图1A中示出的栅极结构108类似并且平行的额外的栅极结构(未示出)。图1A示出了两个鳍104。在一些实施例中，鳍104的个数在2至30的范围内。
多个鳍104中的每个鳍都包括源极区110S和漏极区110D，其中，源极或漏极部件形成在鳍104中、鳍104上或环绕鳍104。鳍104的沟道区112位于栅极结构108下方。如图1A所示，鳍104的沟道区112具有长度(栅极长度)L和宽度(栅极宽度)W。在一些实施例中，长度(栅极长度)L介于约10nm至约30nm之间。在一些实施例中，宽度(栅极宽度)W介于约10nm至约20nm之间。在一些实施例中，从鳍104的顶面至栅极结构108的顶面所测量的栅极结构108的高度(栅极高度)HG介于约50nm至约80nm之间。在一些实施例中，从隔离结构106的表面至鳍104的顶面所测量的鳍104的高度(鳍高度)HF介于约25nm至约35nm之间。
衬底102可以是硅衬底。可选地，衬底102可以包括：诸如锗的另一元素半导体；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；或它们的组合。在实施例中，衬底102是绝缘体上半导体(SOI)。
隔离结构106由介电材料制成并且可由氧化硅、氮化硅、氮氧化硅、掺氟硅酸盐玻璃(FSG)、低k介电材料和/或其他适合的绝缘材料构成。隔离结构106可以是浅沟槽隔离(STI)部件。在实施例中，隔离结构是STI部件并且通过在衬底102中蚀刻沟槽来形成。然后，可用绝缘材料填充沟槽，随后进行化学机械抛光(CMP)。用于隔离结构106和/或鳍结构104的其他制造技术是可能的。隔离结构106可包括多层结构(例如，具有一个或多个衬里层)。图1A中标示出了隔离结构106的顶面的水平面118和底面的水平面119。
鳍104可提供其中形成一个或多个器件的有源区。在实施例中，晶体管器件的沟道区(112)形成在鳍104中。鳍104可包括：硅或诸如锗的另一元素半导体；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；或它们的组合。可以使用适合的工艺(包括光刻和蚀刻工艺)在半导体层103中制造鳍104，半导体层103由与鳍104相同的材料制成。实际上，通过蚀刻半导体层103来形成鳍104。在一些实施例中，半导体层103是衬底102的一部分。光刻工艺可包括：形成位于衬底上面(例如，在硅层上)的光刻胶层(抗蚀剂)；使光刻胶曝光为图案；执行曝光后烘烤工艺；以及使光刻胶显影以形成包括光刻胶的掩蔽元件。然后，在蚀刻工艺在隔离结构106内形成凹槽的同时，掩蔽元件可用于保护衬底的各区域，保留凸起的鳍。可采用反应离子蚀刻(RIE)和/或其他适合的工艺来蚀刻凹槽。在衬底102上形成鳍104的方法的许多其他实施例是适宜的。
栅极结构108可包括栅极介电层115、栅电极层117和/或一个或多个额外的层。在实施例中，栅极结构108是牺牲栅极结构(诸如，在用于形成金属栅极结构的替代栅极工艺中所形成的)。在实施例中，栅极结构108包括多晶硅层(作为栅电极层117)。
栅极结构108的栅极介电层115可包括二氧化硅。可通过适合的氧化和/或沉积方法来形成二氧化硅。可选地，栅极结构108的栅极介电层可包括诸如氧化铪(HfO2)的高k介电层。可选地，高k介电层可选择包括其他高k电介质，诸如，TiO2、HfZrO、Ta2O3、HfSiO4、ZrO2、ZrSiO2、它们的组合或其他适合的材料。可以通过原子层沉积(ALD)和/或其他适合的方法来形成高k介电层。
在实施例中，栅极结构108可以是金属栅极结构。金属栅极结构可包括界面层(多层)、栅极介电层(多层)、功函层(多层)、填充金属层(多层)和/或其他适用于金属栅极结构的材料。在其他实施例中，金属栅极结构108还可包括覆盖层、蚀刻停止层和/或其他适合的材料。界面层可包括介电材料(诸如，氧化硅层(SiO2)或氮氧化硅(SiON))。可通过化学氧化法、热氧化法、原子层沉积(ALD)、化学汽相沉积(CVD)和/或其他适合的形成工艺来形成界面介电层。
可包括在栅极结构108中的示例性p型功函金属包括TiN、TaN、Ru、Mo、Al、WN、ZrSi2、MoSi2、TaSi2、NiS2、其他适合的p型功函材料或它们的组合。可包括在栅极结构108中的示例性n型功函金属包括Ti、Ag、TaAl、TaAlC、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、其他适合的n型功函材料或它们的组合。功函值与功函层的材料组成相关联，因此，选择第一功函层的材料以调节第一功函层的功函值，使得在相应的区域内将要形成的器件中实现期望的阈值电压Vt。可通过CVD、物理汽相沉积(PVD)和/或其他适合的工艺来沉积功函层(多层)。填充金属层可包括Al、W、Cu和/或其他适合的材料。可通过CVD、PVD、电镀和/或其他适合的工艺来形成填充金属。可将填充金属沉积在功函金属层(多层)上方，从而填充在通过去除伪栅极结构而形成的沟槽或开口的剩余部分中。
以上所述的半导体器件结构100包括鳍104和栅极结构108。半导体器件结构100需要额外的处理以形成晶体管应用结构100的各种部件，诸如，轻掺杂漏极(LDD)区和掺杂源极区/漏极区。LDD区紧邻沟道区并且位于间隔件下方。术语LDD区用于描述紧邻源极区和漏极区的轻掺杂区。
图1B根据一些实施例示出了形成有图1A的一个鳍104并且在与隔离结构106的顶面平齐的表面(118)上得到的晶体管区150的俯视图。晶体管区150包括源极区110S和漏极区110D。
如图1A所示，晶体管区150还包括沟道区112，其为鳍104的一部分并且由栅极结构108三面包围。沟道区112具有长度(栅极长度)L和宽度(栅极宽度)W。晶体管区150还包括栅极介电层115和栅电极层117。图1B示出了介于源极区110S和沟道区112之间以及介于漏极区110D和沟道区112之间的LDD区。LDD区113具有宽度W和长度LS，其中，LDD区113的长度由间隔件111的宽度进行限定。图1B用虚线示出了另一个栅极结构108。在上文中已经描述了与栅极结构108类似并且平行的该另一个栅极结构108，但在图1A中没有示出另一个栅极结构108。在一些实施例中，LS在约5nm至约10nm的范围内。
图2根据一些实施例示出了在finFET器件的源极区和漏极区中形成位错的顺序工艺流程200。图3A至图3H根据一些实施例示出了按照图2中的顺序工艺流程形成的晶体管区的截面图。以下所述的加工顺序和结构主要用于n型finFET器件。然而，以下所述实施例中的至少一部分可适用于p型finFET器件。
工艺流程200开始于操作201，在该操作过程中，提供了具有鳍和栅极结构的衬底(诸如，图1A中示出的衬底)。该衬底经过了各种加工工序以形成诸如鳍104、隔离结构106以及栅极结构(多个)108的多种结构。然后，在操作202中形成间隔件(未示出)。在操作203中，使源极区和漏极区(110D和110S)凹进，并且之后通过蚀刻去除隔离结构106中的介于源极区和漏极区之间的介电材料。然而，没有去除隔离结构106中的位于栅电极层117和间隔件111下方的介电材料
工艺流程200继续至操作205，在该操作中，对衬底执行预非晶化注入(PAI)工艺。然后，工艺流程继续至操作206，在该操作中，将应力膜沉积在衬底上。此后，在操作208中，对衬底执行退火工艺。在退火工艺期间形成位错。如上文所提及的，可以实现应变的源极/漏极部件(例如，应力源区域)以提高载流子迁移率并且改进器件性能。以下将描述形成位错的具体细节。如果可行，则在操作210中去除应力膜。在操作212中，对衬底进行外延生长以形成源极区和漏极区。在一些实施例中，不需要操作206和208，因此没有沉积应力膜。
图3A至图3H是根据一些实施例形成finFET结构的源极区和漏极区的中间阶段的截面图。如上所述，在操作202中形成间隔件111。间隔件111可包括间隔件层(116)，沉积间隔件层(116)以提供偏移。因此，这种间隔件层也可称作偏移间隔件层116。在一些实施例中，间隔件111还包括称为主间隔件层125的另一间隔件层。在一些实施例中，偏移间隔件层116具有的厚度介于约3nm至约10nm之间。偏移间隔件层116可由介电材料(诸如，氮氧化硅(SiON)、氮化硅(SiN)、掺碳氮化硅(SiCN)或掺碳氮氧化硅(SiOCN))制成。在一些实施例中，形成偏移间隔件116之后，执行LDD掺杂。
在一些实施例中，主间隔件层具有的厚度在约5nm至约10nm的范围内。主间隔件层125由介电材料(诸如，氮氧化硅(SiON)、氮化硅(SiN)或掺碳氮化硅(SiCN))制成。与SiN或SiON相比，SiCN对蚀刻剂(诸如，H3PO4和HF)具有相对低的蚀刻速率。在一些实施例中，沉积工艺是等离子体增强化学汽相沉积(PECVD)工艺。还可使用其他适用的沉积工艺。在一些实施例中，每个间隔件111具有的宽度都在约5nm至约10nm的范围内。
在形成间隔件111后，在操作203中通过蚀刻使n型器件的源极区和漏极区凹进。一次或多次蚀刻工艺可用于使源极区和漏极区凹进。蚀刻工艺可包括干蚀刻工艺(诸如，等离子体蚀刻工艺)、湿蚀刻工艺或二者的组合。在一些实施例中，湿蚀刻用于形成凹糟。例如，蚀刻剂(诸如，四氟化碳(CF4)、HF、四甲基氢氧化氨(TMAH)或它们的组合等)可用于执行湿蚀刻从而形成凹槽。在一些实施例中，可形成厚度约为50埃的SiN层以用于凹槽近距控制(recess proximity control)。
在使n型器件的源极区和漏极区凹进之前，可以使用光刻工艺以用光刻胶覆盖衬底102上的其他区域(诸如，P型器件区)以避免蚀刻。因此，在蚀刻工艺之后和在接下来的操作之前，需要光刻胶去除工艺。额外的清洗工艺可用于确保没有残留光刻胶保留在衬底上。
在使n型器件的源极区和漏极区凹进之后，通过蚀刻去除隔离结构106中的邻近于凹进的源极区和漏极区的介电材料以暴露在隔离结构106下方并且包围该隔离结构的半导体层103。在一些实施例中，蚀刻工艺是等离子体(干)蚀刻工艺。在蚀刻隔离结构106中的介电材料之前，包括光刻胶图案化工艺。图案化的光刻胶层保护不作为去除介电材料的目标的区域，诸如，P型器件区域和没有邻近于n型器件的源极区和漏极区的STI结构。通过去除隔离结构106中的隔离介电材料(或者去除隔离结构106)，具有额外的区域以用于随后在源极区和漏极区中形成位错，这将在下文中进行描述。在蚀刻工艺之后和在接下来的操作之前，需要光刻胶去除工艺。额外的清洗工艺可用于确保没有残留光刻胶保留在衬底上。
图3A和图3B根据一些实施例示出了在形成凹槽127后以及在去除隔离结构106中的介电材料并且使鳍104凹进之后的晶体管区150的截面图。如上所述，在图2的操作203中，去除隔离结构106中的介电材料并且使鳍104凹进。图3A示出了两个邻近的栅极结构108。如上文所提及的，存在与图1A中示出的栅极结构108类似并且平行的额外的栅极结构。图3A示出了两个邻近的栅极结构108形成在一个鳍104的上方，并且通过凹槽127间隔开，通过蚀刻图1A的源极区/漏极区110D和110S来形成凹槽127。为了简化论述，我们将凹槽127指定为凹进的漏极区(110D)。每个栅极结构108都包括栅电极117和栅极介电层115。根据一些实施例，硬掩模层120形成在栅电极层117的上方。硬掩模层120用于辅助图案化栅极结构108。在一些实施例中，硬掩模层120的厚度H1在约70nm至约100nm的范围内。栅电极层117的厚度H2在约80nm至约100nm的范围内。栅极介电层115的厚度H3在约2nm至3nm的范围内。图1B中示出的沟道长度L等于栅极结构108的栅电极层117的宽度。在图3A中也标示出了直接位于栅极结构108下面的沟道区112。虚线118表示隔离结构106的顶面的水平面，而另一条虚线119表示隔离结构106的底面的水平面。
图3A还示出了紧挨着栅极结构108形成的间隔件111。根据一些实施例，每个间隔件111都包括偏移间隔件层116和主间隔件层125。在邻近的栅极结构108之间，存在凹槽127。在一些实施例中，凹槽127的位于隔离结构106的顶面(水平面118)下方的深度HR在约5nm至约20nm的范围内。图3A中标示出了凹槽127的底面121。凹槽127的底面121位于隔离结构的底面(标为水平面119)的下方。
图3B根据一些实施例示出了按照图1A中示出的切割线132所截取的晶体管区150的截面图。图3B示出了凹槽127，其过去通常被鳍104(标记为104O)和隔离结构106(标记为106O)所占用。鳍104的边界用虚线105标出。在图3B中也示出了表示隔离结构106的顶面的水平面的虚线118和表示隔离结构106的底面的水平面的虚线119。在图3B中标示出凹槽127的底面121。凹槽127的底面121位于隔离结构的底面(标记为水平面119)的下方。图3B示出了被去除的两个鳍104。在一些实施例中，去除的鳍的个数介于2至30之间。
图3I根据一些实施例示出了图3A和图3B的晶体管区150的透视图。图3I示出了已使鳍104凹进。此外，去除了邻近的隔离结构106中的介电材料，并且也去除了半导体层103中的位于隔离结构106下面的部分。凹槽127包括过去通常由鳍104和隔离结构106占用的区域。此外，凹槽127还包括半导体层103中已被蚀刻的部分。图3I还示出了隔离结构106和鳍104中的被间隔件111所覆盖的部分没有被去除并且保留在衬底102上方，因为它们在蚀刻过程中受到间隔件111的保护。图3I示出了凹槽127的底面121。
参考图2，此后在操作205中执行预非晶化注入(PAI)工艺。根据一些实施例，如图3C和图3D所示，PAI工艺230用某种物质注入衬底102上方暴露的表面。注入的物质会破坏残留的鳍104和开口106O下方的半导体层103的晶格结构从而形成非晶的(或非晶化)区232。在一些实施例中，注入的物质分散在半导体层103中。分散的物质引起横向非晶化，从而导致非晶化区232延伸至间隔件111下面的区域。在一些实施例中，非晶化区232形成在晶体管区150的源极区和漏极区内但并不会延伸超过栅极结构108的中心线226。非晶化区232在半导体层103的顶面128下面具有深度234，顶面128正好紧挨栅极介电层115。根据设计规范形成非晶化深度234。在一些实施例中，非晶化深度234介于约15nm至约60nm之间。在一些实施例中，非晶化深度234小于约100nm。
图3D示出了非晶化区232在开口106O下方延伸，而开口106O通常用介电材料填充。通过去除隔离结构106的介电材料，暴露下方的半导体层103以用于非晶化。因此，与没有去除隔离结构106中的介电材料时相比较，非晶化区232得到扩展。扩展的非晶化区232将有助于位错形成。否则，位错的始点会被限制在鳍104中。研究表明，位错不可能如预期的一样在平面型器件中形成和延伸。以下将描述位错形成的具体细节。
在一些实施例中，通过栅极间隔件111的厚度来控制非晶化深度234，因为栅极间隔件111用于远离栅极结构108的中心线226而聚集PAI工艺230的注入能量，从而允许更深的非晶化深度234。此外，通过PAI工艺230的参数(诸如，注入能量、注入物质以及注入剂量等)来控制非晶化深度234。根据一些实施例，PAI工艺230用硅(Si)或锗(Ge)来注入衬底半导体层103。在一些实施例中，使用比Si重的其他注入物质。例如，在一些实施例中，PAI工艺230使用其他注入物质(诸如，Ar、Xe、As、P、In、其他适合的注入物质或它们的组合)。在一些实施例中，PAI工艺230以约20KeV至约40KeV范围内的注入能量来注入物质。在一些实施例中，根据注入温度，PAI工艺230以约7×1014原子/平方厘米至约1.5×1015原子/平方厘米的范围内的剂量来注入物质。较低的注入温度提高了注入非晶化效率。在一些实施例中，注入温度在约-100℃至约25℃(或室温)范围内。
在一些实施例中，使用图案化的光刻胶层以限定形成非晶化区232的位置并且保护衬底102上方的其他区域免受注入损坏。例如，保护PMOS(p型MOS)区。此外，图案化的光刻胶层使n型金属氧化物半导体场效应晶体管(NMOSFET)区中的源极区/漏极区暴露，使得源极区/漏极区暴露于PAI工艺230(形成非晶化区232)。可选地，使用图案化的硬掩模层(诸如，SiN层或SiON层)以限定非晶化区。在一些实施例中，图案化的光刻胶层或图案化的硬掩模层是当前制造工艺(例如，轻掺杂漏极(LDD)或源极/漏极形成)的一部分，因为PAI工艺230不需要额外的光刻胶层或硬掩模层，所以使成本最小化。在执行PAI工艺之后，去除衬底102上方的光刻胶。
然后，工艺流程200继续至可选操作206，其中，将应力膜沉积在衬底上。参考图3E和图3F，在一些实施例中，将可选应力膜240沉积在衬底102上方。图3E示出了应力膜240沉积在具有间隔件111的栅极结构108的上方。在一些实施例中，通过原子层沉积(ALD)、化学汽相沉积(CVD)、物理汽相沉积(PVD)、高密度等离子体CVD(HDPCVD)、其他适合的方法和/或它们的组合来形成应力膜240。在一些实施例中，应力膜240包括介电材料(诸如，氮化硅、氧化硅、氮氧化硅、其他适合的材料和/或它们的组合)。应力膜240具有拉伸应力，从而会影响再结晶工艺。例如，应力膜240能够使在源极区和漏极区的[110]结晶方向上的生长速率减速。在一些实施例中，没有使用应力膜240。在一些实施例中，应力膜240的厚度在约5nm至约20nm的范围内。在一些实施例中，膜240的应力在约0.8GPa至约2.0GPa的范围内。在一些实施例中，应力膜240是可拉伸的并且向S/D区提供压缩应力。
此后，在操作208中对衬底执行退火工艺。仍然参考图3E和图3F，在操作208中对衬底102执行退火工艺。退火工艺250使得非晶化区232再结晶，以形成应力源区域252。这种工艺通常被称为固相外延再生(SPER)，因此，将应力源区域252称为外延区。根据一些实施例，应力源区域252包括外延SiP、外延SiC、外延SiCP、外延Si或它们的组合。SiC代表含碳的硅而SiCP代表含碳和磷的硅。在一些实施例中，碳浓度小于约3％(原子百分比)。在一些实施例中，P浓度介于约5E191/cm3至约5E211/cm3的范围之间。在沉积(或原位掺杂)的过程中，将应力源区域的掺杂剂掺在层(多层)中。在一些实施例中，应力源区域252包括具有不同掺杂剂的外延层。在一些实施例中，外延层包括位于另一SiP层(P浓度介于约1E211/cm3至3E211/cm3的范围内)上方的SiP层(P浓度在约1E201/cm3至7E201/cm3的范围内，厚度在约4nm至约10nm的范围内)。在一些实施例中，外延层包括位于另一SiP层(P浓度在约1E211/cm3至3E211/cm3的范围内)上方的SiCP层(厚度在约4nm至约10nm的范围内，C浓度小于约1％，并且P浓度在约1E201/cm3至7E201/cm3的范围内)。在一些实施例中，应力区252的表面层是Si层以防止P在后续的加工过程中流失。
在一些实施例中，将碳掺入硅膜中以形成SiC应力源，该应力源是压缩型的并且由于与硅(Si)相比，碳(C)的尺寸小，所以向n型金属氧化物半导体(NMOS)晶体管沟道区施加拉伸应变。此外，在一些实施例中，应力源区域中的压缩膜应力有助于引发夹断。在一些实施例中，掺杂P以降低源极区和漏极区的电阻。可添加C以阻止P向外扩散。
在一些实施例中，退火工艺250是微波退火(MWA)工艺、快速热退火(RTA)工艺、毫秒级热退火(MSA)工艺(例如，毫秒级激光热退火工艺)或微秒级热退火(μSA)工艺。在一些实施例中，退火工艺包括预热操作，该预热操作使射程末端(EOR，end of range)缺陷最小化或者甚至消除该射程末端缺陷，而射程末端缺陷是在非晶化/晶体界面处残留的缺陷。根据一些实施例，在约200℃至约700℃的温度下执行预热操作。在一些实施例中，在约10秒至约10分钟的范围内，执行预热操作。
对于在该工艺操作中禁止高温加工的高级器件制造，MWA工艺可用作主退火。可调节MWA工艺从而将特定结构、层或区域(诸如，非晶化区232)的温度局部升高至远高于衬底或其他周围结构、层或区域的温度值。例如，非晶化区232具有掺杂剂和不同于周围半导体层103和衬底102的晶体结构。因此，可通过微波，将非晶化区232加热至比半导体层103和衬底102更高的温度。在微波下电子极化和/或界面极化机制会引起局部较高温度。目标层的局部温度高于衬底。在一些实施例中，温差在约200℃至约500℃的范围内。因此，可将MWA的温度(在衬底上测得)设置为较低的值。在一些实施例中，MWA工艺在约400℃至约600℃的范围内。在一些实施例中，在运用电子极化机制的第一时间段过程中，衬底温度在约300℃至约500℃的范围内。在一些实施例中，在运用界面极化机制的第二时间段过程中，衬底温度在约500℃至约600℃的范围内。在一些实施例中，MWA工艺的持续时间在约1分钟至约3分钟的范围内。如果使用MWA工艺，预热操作的温度保持在满足制造工艺要求的范围内。
可选地，存在其他类型的退火工艺。在一些实施例中，在温度在约800℃至约1400℃的范围内的条件下，执行退火工艺250的主退火。在一些实施例中，根据使用的退火工艺的类型和温度，执行退火工艺250的主退火，其持续时间在约1毫秒至约5小时的范围内。例如，预热操作在约550℃的温度下持续约180秒。在一些实施例中，如果退火工艺250是RTA工艺，则主退火温度等于或大于约950℃，并且执行持续时间在约0.5秒至约5秒的范围内。在一些实施例中，如果退火工艺250是MSA工艺，则主退火温度高达Si熔点(约1400℃)并且持续执行几毫秒或更少(例如，持续约0.8毫秒至约100毫秒)。
在退火工艺250的过程中，因为应力源区域252再结晶，所以在应力源区域252内形成位错260。如上所述，图3B示出了根据图1A中示出的切割线132所截取的晶体管区150的截面图。图3F示出了源于图3B的截面图。根据一些实施例，如图3F所示，图3F中半导体层103露出的表面(平行于切割线132或平行于切割线131)具有[100]结晶方向，而半导体层103垂直于切割线132的结晶方向是[110]。如以上在图3D中所述，通过去除隔离结构106中的介电材料，露出下方的半导体层103以用于非晶化。因此，与没有去除隔离结构106中的介电材料时相比，非晶化区232得到扩展。在退火工艺250的过程中，扩展的非晶化区232增大了开始位错(或夹断点262)的区域的大小。在一些实施例中，在[111]方向上形成位错260。在一些实施例中，如图3E和图3F所示，[111]方向具有的夹角θ(相对于[110]测得的)在约45度至约65度范围内，而[110]方向平行于半导体层103的顶面128(或衬底102的表面)。图3E中半导体层103暴露的表面(平行于切割线131)具有结晶方向[110]。夹断点262位于凹槽127的底面121的下方。
位错260在夹断点262处开始形成。在一些实施例中，夹断点262在应力源区域252内形成在约10nm至约30nm的范围内的深度HD处，并且测量距离隔离结构106的底面119的该深度HD。夹断点262具有水平缓冲区264和垂直缓冲区266。水平缓冲区264和垂直缓冲区266从非晶化区232的边界处开始测量并且在图3C、图3D、图3E和图3F中用虚线标记。水平缓冲区264和垂直缓冲区266根据设计规格来形成并且受到退火工艺250的影响。在一些实施例中，夹断点262具有在约8nm至约38nm范围内的水平缓冲区264以及在约10nm至约40nm范围内的垂直缓冲区266。在一些实施例中，形成夹断点262使得夹断点262没有设置在沟道区内。图3F示出了用虚线表示并且位于底面121下方的位错260的截面图。
在退火工艺250后，如以上图2中所述，在操作210中去除应力膜240。在一些实施例中，还去除NMOS器件的每个栅极间隔件111的至少一部分。通过蚀刻工艺来去除应力膜240和栅极间隔件111中被去除的部分。在一些实施例中，通过湿蚀刻(诸如，通过使用磷酸或氢氟酸)或通过干蚀刻和湿蚀刻的组合来执行蚀刻工艺。在一些实施例中，将以上所述的执行PAI工艺、形成应力膜、退火以及去除应力膜的工序重复数次以形成多个位错。在于2011年7月6日提交的、标题为“A Semiconductor Device with aDislocation Structure and Method of Forming the Same”的、第13/177,309号(代理人卷号为TSM11-0091)美国专利申请中找到关于应力区252中的多个位错的其他具体细节，其全部内容结合于此作为参考。
此后，根据一些实施例，如图3G和图3H所示，在图2的操作212中，在每个凹槽127内都形成含硅外延结构285，以形成源极区和漏极区。含硅外延结构285用作晶体管区150内的器件的源极结构和漏极结构。在一些实施例中，通过执行外延沉积工艺形成含硅外延材料来形成含硅结构285。在一些实施例中，含硅外延材料(应力诱发材料)包括SiC、SiCP、SiP或对晶体管沟道区产生拉伸应变的其他材料。在一些实施例中，通过使用含硅前体来形成含硅材料。例如，在一些实施例中，气体(诸如，硅烷(SiH4)、乙硅烷(Si2H6)、丙硅烷(Si3H8)、二氯甲硅烷(SiH2Cl2)等)用于形成结构285中的含SiC的外延材料。在一些实施例中，诸如磷化氢(PH3)的含磷的气体用于形成SiP外延材料或者与含碳的气体形成SiCP。在形成P型晶体管的其他实施例中，含硅外延材料包括对晶体管的沟道区产生压缩应变的任何材料(诸如，SiGe)。
在一些实施例中，含硅外延结构285的表面286为凹面并且与半导体层103和栅极结构108的界面128基本位于同一水平面上或者高于该表面。由于[100]和[111]结晶方向之间的生长速率的差异，表面286为凹面。在一些实施例中，表面286在衬底表面128之上具有的高度高达约30nm。根据一些实施例，如图3G所示，由于也外延生长含硅外延结构285，位错260在结构285中继续。由于位错260的生长，外延结构285变成作为源极区和漏极区的应力源区域252的一部分。
图3J根据一些实施例示出了图3G和图3H的晶体管区150的透视图。图3J示出了含硅外延结构285形成在图3I的凹槽127中。部分外延结构285凸起到邻近的半导体层103的上方。在图3J中还注出凹槽127的底面121。图3J还示出了用虚线表示并且位于底面121下方的位错260的截面图。
在一些实施例中，通过化学汽相沉积(CVD)(例如，低压CVD(LPCVD)、原子层CVD(ALCVD)、超高真空CVD(UHVCVD)、减压CVD(RPCVD)或任何适合的CVD)、分子束外延(MBE)工艺、任何适合的外延工艺或它们的组合来形成含硅外延材料。在一些实施例中，含硅外延材料的沉积具有约750℃或更低的沉积温度。在其他实施例中，蚀刻温度在约500℃至约750℃的范围内。在一些实施例中，沉积工艺的压力在约50Torr至约600Torr的范围内。
可选地，通过执行形成含硅外延材料的循环沉积和蚀刻工艺来形成含硅外延材料。在于2011年2月17号提交的、标题为“Integrated Circuits andFabrication Methods Thereof”的第13/029,378号(对方案卷号为TSM10-0559)美国专利申请中描述了示例性工艺的具体细节。以上提到的申请的全部内容结合于此作为参考。
此后，衬底102经受进一步的CMOS或MOS技术加工以形成各种部件从而完成器件区150内的器件结构和互连件的形成。在一个实施例中，栅极堆叠件在最终器件中包含多晶硅。在另一个实施例中，执行栅替代工艺(或后栅工艺)，其中，栅电极117用金属栅极来替代。金属栅极包括衬里层、功函层、导电层、金属栅极层、填充层、其他适合的层和/或它们的组合。各种层包括任何适合的材料，诸如，铝、铜、钨、钛、钽、钽铝、氮化钽铝、氮化钛、氮化钽、硅化镍、硅化钴、银、TaC、TaSiN、TaCN、TiAl、TiAlN、WN、金属合金、其他适合的材料和/或它们的组合。
在一些实施例中，后续的加工进一步形成位于衬底102上方、被配置为连接各种部件或结构的各种接触件/通孔/导线以及多层互连部件(例如，金属层和层间电介质)。在一些实施例中，额外的部件提供到达器件的电互连件。例如，多层互连件包括垂直互连件(诸如，常规的通孔或接触件)以及水平互连件(诸如，金属线)。在一些实施例中，各种互连部件应用包括铜、钨和/或硅化物的各种导电材料。在一个实例中，镶嵌和/或双镶嵌工艺用于形成与铜有关的多层互连结构。
以上图3A至图3H中所述的在源极区和漏极区中形成位错的机制能够形成一致的、可靠的位错，以在沟道区内施加拉伸应力。
图2的工艺流程200在外延生长(操作212)之前执行PAI(操作205)。可选地，可以通过不同的流程来形成源极区和漏极区中的位错。图4根据一些实施例示出了在finFET器件的源极区和漏极区内形成位错的顺序工艺流程400。图5A至图5J根据一些实施例示出了按照图4中的顺序工艺流程形成的晶体管区的截面图。以下所述的加工的顺序和结构主要用于n型finFET器件。然而，以下所述实施例中的至少一部分可适用于P型finFET器件。
工艺流程400开始于操作401，在该操作过程中，提供具有鳍和栅极结构的衬底(诸如，图1A中所示的衬底)。操作401类似于操作201并且操作401中提供的结构类似于操作201中的那些结构。然后，在操作402中形成间隔件(未示出)。在操作403中通过蚀刻，使源极区和漏极区(110D和110S)凹进，然后去除源极区和漏极区之间的隔离结构106以露出半导体层103。操作402和403分别类似于操作202和203。
工艺流程400继续至操作405，其中，在衬底上执行外延生长以形成源极区和漏极区。然后，工艺流程继续至操作406，其中，对衬底执行预非晶化注入(PAI)工艺。然后，工艺流程400继续至操作407，其中，将应力膜沉积在衬底上。之后，在操作408中，对衬底进行退火工艺。在操作410中，去除应力膜。工艺流程400在执行PAI工艺之前，执行源极区和漏极区的外延生长。因此，形成的位错比工艺流程200更接近半导体层103的表面(128)。夹断点(诸如夹断点262)的位置会影响了对鳍沟道所施加的拉伸应力。
图5A至图5J是根据一些实施例形成finFET结构的源极区和漏极区的中间阶段的截面图。因为操作401、402和403分别类似于操作201、202和203，所以图5A和图5B分别类似于图3A和图3B，对图5A和图5B的描述可被称为对图3A和图3B的描述。
参考图4，在完成操作403后，在操作405中，对衬底执行外延生长以形成源极区和漏极区。外延生长形成含硅外延结构285*，其用作晶体管区150*中的器件的源极和漏极结构。在一些实施例中，通过执行形成含硅外延材料的外延沉积工艺来形成含硅结构285*。含硅结构285*的含硅外延材料类似于以上在图3G和图3H所述的含硅外延结构285的材料。然而，还没有形成设计为使源极区和漏极区发生应变的外延结构285*中的位错。
在一些实施例中，含硅外延结构285*的表面286*与半导体层103和栅极结构108的界面128平齐或者高于该界面128。在一些实施例中，表面286*在界面128之上具有的高度高达约30nm。
参考图4，在完成操作405后，在操作406中，执行预非晶化注入(PAI)工艺。根据一些实施例，如图5E和图5F所示，PAI工艺230*用某种物质注入衬底102上方的露出的表面。注入的物质破坏了含硅结构285*和半导体层103中邻近含硅结构285*的部分的晶格结构。在一些实施例中，注入的物质分布在半导体层103中。分散的物质导致横向非晶化，从而生成的非晶化区232*(其用虚线标出的边界接近结构285*的边界)延伸至间隔件111下方的区域。非晶化区232*形成在晶体管区150*的源极区和漏极区并且没有延伸越过栅极结构108的中心线226。非晶化区232*具有位于原始隔离结构106的顶面118之下的深度234*。根据设计规范形成深度234*。在一些实施例中，深度234*在约30nm至约50nm的范围内。在一些实施例中，非晶化深度234*小于约60nm。在一些实施例中，PAI工艺230*和注入的剂量范围类似于以上所述的PAI工艺230。根据一些实施例，非晶化区232*的底面在图5F中用虚线123标出。
然后，工艺流程400继续至可选操作407，其中，将应力膜沉积在衬底上。在一些实施例中，参考图5G和图5H，应力膜240*沉积在衬底102的上方。图5G示出了应力膜240*沉积在具有间隔件111的栅极结构108的上方。应力膜240*类似于以上所述的应力膜240。
此后，在操作408中，对衬底执行退火工艺。参考图5G和图5H，在操作408中，对衬底102执行退火工艺250*。退火工艺250*导致非晶化区232*再结晶，形成应力源区域252*。这种工艺通常称为固相外延再生(SPER)，因此，应力源区域252*称作外延区。退火工艺250*类似于以上所述的退火工艺250。应力源区域252*是再结晶化后的非晶化区232*，并且形成位错。因为在形成含硅外延结构285*后执行PAI工艺230*，所以应力源252*(或非晶化区232*)的深度234*低于图3E和图3G中应力源区域252(或非晶化区232)的深度234。
如上所述，通过去除隔离结构106的介电材料，露出下方的半导体层103以用于非晶化。类似于非晶化区232，与没有去除隔离结构106的介电材料时相比较，非晶化区232*得到扩展。在退火工艺250*过程中，扩展的非晶化区232*增大了用于开始位错262*的区域的尺寸。在一些实施例中，在[111]方向上形成位错。在一些实施例中，如图5J所示，[111]方向具有的夹角θ*(相对于[110]方向测得的)在约45度至约65度范围内。
位错260*在夹断点262*处开始形成。在一些实施例中，夹断点262*在应力源区域252*中形成在约5nm至约20nm范围内的深度HD*处，测量距离隔离结构106的底面119的该深度HD*。因为在形成含硅外延结构285*后执行PAI工艺230*，所以应力源区域252*(或非晶化区232*)的深度234*低于图3E和图3G的应力源区域252(或非晶化区232)的深度234。因此，位错260*的深度HD*低于以上所述的位错260的深度HD。
图5K根据一些实施例示出了图5I和图5J的晶体管区150*的透视图。图5K示出了形成在图3I的凹槽127中的含硅外延结构285*，同时图5K还是图5A和图5B的透视图。外延结构285*的部分凸起到邻近半导体层103的上方。图5K中也注出了凹槽127的底面121。图5K还示出了用虚线表示并且位于底面121之上的位错260*的截面图。
夹断点262*具有水平缓冲区264*和垂直缓冲区266*。水平缓冲区264*和垂直缓冲区266*根据设计要求形成并且受到退火工艺250*的影响。在一些实施例中，夹断点262*具有在约8nm至约38nm范围内的水平缓冲区264*以及在约10nm至约40nm范围内的垂直缓冲区266*。在一些实施例中，形成夹断点262*使得夹断点262*没有设置沟道区内。
根据一些实施例，如以上图4所述以及如图5I和图5J所示，在退火工艺250*后，在操作410中去除应力膜240*。在一些实施例中，还去除了NMOS器件的每个栅极间隔件111的至少一部分。通过蚀刻工艺，去除应力膜240*以及栅极间隔件111中被去除的部分。在一些实施例中，通过湿蚀刻(诸如，通过使用磷酸或氢氟酸)或者通过使用适合的蚀刻剂的干蚀刻来执行蚀刻工艺。在一些实施例中，将以上所述的执行PAI工艺、形成应力膜、退火以及去除应力膜的工序重复数次以形成多个位错。在于2011年7月6号提交的、标题为“A Semiconductor Device with a Dislocation Structureand Method of Forming the Same”的第13/177,309号美国专利申请中找到应力区252中多个位错的其他具体细节，其全部内容结合于此作为参考。
此后，衬底102经受进一步的CMOS或MOS技术加工以形成各种部件，从而以类似于器件区150的方式完成器件区150*的器件结构和互连件的形成。以上图5A至图5J所述的在源极区和漏极区内形成位错的机制还能够形成一致的、可靠的位错，以在沟道区内施加拉伸应力。
以上所述的位错260或260*使源极区/漏极区产生应变(或形成应力源区域)。它们形成在源极区和漏极区以提高载流子迁移率并且改进器件性能。finFET器件具有三维(3D)栅极介电层并且使用多个鳍以形成源极区和漏极区。鳍具有用于形成位错的有限的结晶区。通过去除隔离结构106中环绕鳍104的介电材料，增大了形成位错的结晶区。因此，可一致地形成应力源区域(或源极区和漏极区)中的位错以在源极区和漏极区内产生目标应变，从而提高NMOS的载流子迁移率和器件性能。
以上在图3A至图3H以及图5A至图5J中所述的在源极区和漏极区内形成位错的机制的实施例均能够形成一致的、可靠的位错，从而在沟道区内施加拉伸应力。通过使鳍凹进并且通过去除鳍之间的隔离结构以增大形成位错的区域从而形成一致的、可靠的位错。如果没有去除鳍之间的隔离结构，则允许用于形成位错的区域被限制在鳍区，鳍区更加具有限制性并且会限制位错的形成。在一些实施例中，通过使用以上所述的机制，NMOSfinFET器件能可以导通电流(离子)提高约5％至约20％。
提供了在finFET器件的源极区和漏极区内形成位错的机制的实施例。该机制包含使鳍凹进以及去除隔离结构中邻近鳍的介电材料以增大用于形成位错的外延区域。该机制还包含在凹进的源极区和漏极区内进行外延生长之前或者之后执行预非晶化注入(PAI)工艺。PAI工艺之后的退火工艺能够在源极区和漏极区内生长一致的位错。源极区和漏极区(或应力源区域)内的位错可一致地形成以在源极区和漏极区内产生目标应变，从而提高NMOS器件的载流子迁移率和器件性能。
在一些实施例中，提供了一种半导体器件。该半导体器件包括具有鳍式场效应晶体管(finFET)区的衬底。该半导体器件还包括形成在两个邻近的鳍结构上方的两个邻近的栅极结构，并且该两个邻近的鳍结构包含结晶的含硅材料。该两个邻近的鳍结构的部分凸起到邻近的隔离结构之上。该半导体结构还包括用于该两个邻近的栅极结构的源极区和漏极区，并且该源极区和漏极区中存在位错以使该源极区和漏极区发生应变。
在一些其他实施例中，提供了一种半导体器件。该半导体器件包括具有鳍式场效应晶体管(finFET)区的衬底以及形成在两个邻近的鳍结构上方的两个邻近的栅极结构。该两个邻近的鳍结构包含结晶的含硅材料，并且该两个邻近的鳍结构的部分凸起到邻近的隔离结构之上。该半导体器件还包括用于该两个邻近的栅极结构的源极区和漏极区，并且在该源极区和漏极区内存在位错以使该源极区和漏极区发生应变。该源极区和漏极区延伸以与介于两个邻近的栅极结构之间的隔离结构邻接，并且在该源极区和漏极区内不存在隔离结构。
在又一些其他实施例中，提供了一种形成鳍式场效应晶体管(finFET)器件的方法。该方法包括提供具有多个鳍和多个栅极结构的衬底，并且多个栅极结构形成在多个鳍的上方。存在形成在多个鳍之间的隔离结构。该方法还包括使多个鳍的露出部分凹进并且去除隔离结构的介电材料，以及对半导体层的部分执行预非晶化注入(PAI)工艺以使该半导体层的部分非晶化。该方法还包括执行退火工艺以使该半导体层的非晶化部分再结晶，以及在该半导体层的再结晶部分上外延生长含硅材料，从而形成finFET器件的源极区和漏极区。
应理解，本发明公开的不同实施例提供了不同的公开内容，并且在不背离本发明的精神和范围的情况下、在本发明中可以对其做出各种改变、替代以及变化。例如，本发明所公开的实施例描述了在鳍区内形成拉伸应力。然而，其他实施例可以包括通过提供覆盖鳍区的相关的应力层(例如，应力转移层)在该鳍区内形成压缩应力。生成压缩应力的膜的实例可包括金属氮化物成分。
Claims (10)
1.一种半导体器件，包括：
衬底，具有鳍式场效应晶体管(finFET)区；
两个邻近的栅极结构，形成在两个邻近的鳍结构上方，其中，所述两个邻近的鳍结构包含结晶的含硅材料，并且所述两个邻近的鳍结构的部分凸起到邻近的隔离结构之上；以及
源极区和漏极区，用于所述两个邻近的栅极结构，在所述源极区和所述漏极区内存在位错以使所述源极区和所述漏极区发生应变。
2.根据权利要去1所述的半导体器件，其中，所述源极区和所述漏极区延伸到介于所述两个邻近的栅极结构之间的隔离结构的上方。
3.根据权利要求1所述的半导体器件，其中，在所述源极区和所述漏极区内不存在隔离结构。
4.根据权利要求1所述的半导体器件，其中，所述位错在所述两个邻近的栅极结构之间的所述邻近的隔离结构的底面下方约5nm至约30nm的深度处具有夹断点。
5.根据权利要求1所述的半导体器件，其中，在[111]方向上形成所述位错。
6.根据权利要求1所述的半导体器件，其中，所述位错中的一个相对于与所述衬底的表面平行的表面的夹角在约45度至约60度范围内。
7.根据权利要求1所述的半导体器件，其中，包括位错的所述源极区和所述漏极区距离半导体层的顶面的深度在约15nm至约60nm范围内，所述顶面紧邻栅极介电层。
8.根据权利要求1所述的半导体器件，其中，所述源极区和所述漏极区的顶面为凹面并且位于半导体层的顶面之上，所述半导体层的顶面紧邻栅极介电层。
9.一种半导体器件，包括：
衬底，具有鳍式场效应晶体管(finFET)区；
两个邻近的栅极结构，形成在两个邻近的鳍结构上方，其中，所述两个邻近的鳍结构包含结晶的含硅材料，并且所述两个邻近的鳍结构的部分凸起到邻近的隔离结构之上；以及
源极区和漏极区，均用于所述两个邻近的栅极结构，其中，在所述源极区和所述漏极区内存在位错以使所述源极区和所述漏极区发生应变，所述源极区和所述漏极区延伸到介于所述两个邻近的栅极结构之间的隔离结构的上方，并且在所述源极区和所述漏极区内不存在隔离结构。
10.一种形成鳍式场效应晶体管(finFET)器件的方法，包括：
提供具有多个鳍和多个栅极结构的衬底，其中，所述多个栅极结构形成在所述多个鳍的上方，并且在所述多个鳍之间形成有隔离结构；
使所述多个鳍的露出部分凹进，并且去除所述隔离结构的介电材料；
对半导体层的部分执行预非晶化注入(PAI)工艺以使所述半导体层的所述部分非晶化；
执行退火工艺以使所述半导体层中的非晶化部分再结晶；以及
在所述半导体层中的再结晶部分上外延生长含硅材料以形成所述finFET器件的源极区和漏极区。
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