CN113054024A - 半导体器件和集成电路以及形成半导体器件的方法 - Google Patents

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黄宏书
刘铭棋
周东和
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Abstract

本发明的各种实施例提供一种用于形成具有高的厚度均匀性的凹进的栅极电极的方法。栅极介电层沉积为作为凹进的衬垫，多层薄膜沉积为作为凹进的衬垫位于栅极介电层上方。多层薄膜包括栅极电极层、位于栅极电极层上方的第一牺牲层、以及位于第一牺牲介电层上方的第二牺牲层。平坦化实施至第二牺牲层中，并且停止在第一牺牲层上。第一蚀刻实施至第一牺牲层和第二牺牲层中，以去除凹进的侧面处的第一牺牲层。使用第一牺牲层作为掩模，第二蚀刻实施至栅极电极层中，以形成凹进的栅极电极。在第二蚀刻之后实施第三蚀刻，以去除第一牺牲层。根据本申请的实施例，还提供了半导体器件和集成电路。

Description

半导体器件和集成电路以及形成半导体器件的方法
技术领域
本申请的实施例涉及半导体器件和集成电路以及形成半导体器件的方法。
背景技术
集成电路(IC)可以包括低压(LV)金属氧化物半导体(MOS)器件和高压(HV)MOS器件。MOS器件包括栅极电极和将栅极电极与衬底分隔开的栅极介电层。HV MOS器件通常具有比LV MOS器件更厚的栅极介电层，因此通常具有比LV MOS器件更高的高度。然而，更高的高度会增加将用于HV MOS器件的制造工艺与用于LV MOS器件的制造工艺集成在一起的难度。因此，可以使HV MOS器件的栅极电极凹进至衬底中，以使来自增加的高度的影响最小化。
发明内容
根据本申请的实施例，提供了一种半导体器件，包括：衬底；一对源极/漏极区，位于衬底中；栅极介电层，位于衬底上面；以及栅极电极，凹进至栅极介电层的顶部中，并且横向地位于源极/漏极区之间，其中，栅极电极的顶面分别在栅极电极的相对侧上具有第一边缘和第二边缘，其中，栅极电极的厚度从第一边缘至第二边缘基本均匀，并且其中，栅极电极具有分别处于第一边缘和第二边缘处的一对特征。
根据本申请的另一个实施例，提供了一种集成电路，包括：衬底；一对源极/漏极区，位于衬底中；栅极电极，横向地位于源极/漏极区之间，其中，栅极电极的顶部具有以闭合路径沿着栅极电极的周缘横向地延伸的特征，其中，特征具有分别位于栅极电极的相对侧上的第一区段和第二区段，其中，栅极电极的顶部从第一区段至第二区段基本平坦，并且其中，特征是凸起或者凹陷；以及栅极介电层，从栅极电极的侧壁至栅极电极的底面围绕在栅极电极的底部周围。
根据本申请的又一个实施例，提供了一种用于形成半导体器件的方法，方法包括：形成位于衬底上面的凹进；沉积栅极介电层，栅极介电层作为凹进的衬垫，并且部分地填充凹进；沉积多层薄膜，多层薄膜填充栅极介电层上方的凹进的其余部分，并且包括栅极电极层、位于栅极电极层上方的第一牺牲层、以及位于第一牺牲层上方的第二牺牲层；实施平坦化至第二牺牲层中，平坦化停止在第一牺牲层上，并且去除凹进的侧面处的第二牺牲层；实施第一蚀刻至第一牺牲层和第二牺牲层中，以去除凹进的侧面处的第一牺牲层；以及实施第二蚀刻至栅极电极层中，第二蚀刻使用第一牺牲层作为掩模，以去除凹进的侧面处的栅极电极层，并且在凹进中形成位于第一牺牲层下面的栅极电极。
本申请的实施例提供了带有具有高的厚度均匀性的凹进的栅极电极的器件。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1示出了包括具有高的厚度均匀性的凹进的栅极电极的半导体器件的一些实施例的截面图；
图2A和图2B示出了图1的凹进的栅极电极的各种实施例的顶部布局；
图3示出了包括图1的半导体器件的集成电路(IC)的一些实施例的截面图；
图4示出了图3的IC的一些可替代的实施例的截面图，其中沟槽隔离结构和沟道区是变化的；
图5A-图5F示出了图4的IC的各种可替代的实施例的截面图，其中凹进的栅极电极是变化的；
图6示出了图3的IC的一些可替代的实施例的截面图，其中，凹进的栅极电极凹进至栅极介质层中而不是衬底中；
图7A和图7B示出了沿着与图6的截面图正交的方向的图6的IC的各种实施例的截面图；
图8A-图8C示出了图6的IC的各种可替代的实施例的截面图，其中凹进的栅极电极是变化的；
图9示出了图6的IC的一些可替代的实施例的截面图，其中栅极介电层位于源极/漏极区上面；
图10示出了图9的IC的一些可替代的实施例的截面图，其中凹进的栅极电极是变化的；
图11-图24示出了用于形成包括具有高的厚度均匀性的凹进的栅极电极的半导体器件的方法的一些实施例的一系列截面图；
图25-图29示出了图11-图24的方法的一些可替代的实施例的一系列截面图，其中栅极电极层具有相对于栅极介电层的顶面凹进的凹进表面；
图30-图34示出了图11-图24的方法的一些可替代的实施例的一系列截面图，其中栅极电极层具有在栅极介电层的顶面之上以更大的量升高的凹进表面；
图35示出了图11-图34的方法的一些实施例的框图；
图36-图43示出了图11-图24的方法的一些可替代的实施例的一系列截面图，其中凹进的栅极电极形成为替代伪结构；
图44-图49示出了图36-图43的方法的一些可替代的实施例的一系列截面图，其中栅极电极层具有相对于栅极介电层的顶面凹进的凹进表面；
图50示出了图36-图49的方法的一些实施例的框图。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。另外，本发明可以在各个实例中重复参考数字和/或字母。该重复是出于简化和清楚的目的，其本身并不指示所讨论的各种实施例和/或结构之间的关系。
而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以容易地描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
本发明的各种实施例针对用于形成包括具有高的厚度均匀性的凹进的栅极电极的半导体器件的方法，以及由该方法产生的半导体器件。在一些实施例中，凹进形成在衬底上面。栅极介电层沉积为作为凹进的衬垫并且部分地填充凹进，而多层薄膜沉积为填充栅极介电层上方的其余凹进。多层薄膜包括栅极电极层、位于栅极电极层上方的第一牺牲层、以及位于第一牺牲介电层上方的第二牺牲层。平坦化实施至第二牺牲层中，并且停止在第一牺牲层上。第一蚀刻实施至第一牺牲层中，以去除凹进的侧面处的第一牺牲层的部分。使用第一牺牲层作为掩模，第二蚀刻实施至栅极电极层中，以去除凹进的侧面处的栅极电极层的部分，并且在凹进中形成位于第一牺牲层下面的凹进的栅极电极。第一蚀刻以及在一些实施例中的第二蚀刻去除第二牺牲层。实施第三蚀刻，以去除第一牺牲层。在一些实施例中，第一蚀刻和第二蚀刻通过干蚀刻来实施，而第三蚀刻通过湿蚀刻来实施。但是，其他蚀刻类型是可以接受的。
在一些实施例中，沉积多层薄膜，使得多层薄膜的每个单独的层在凹进上方凹陷。这样，在完成平坦化之后，第二牺牲层的一部分保留在凹进的正上方。第二牺牲层的所剩部分用作掩模，以在第一蚀刻期间保护下面的第一牺牲层的部分，因此第一牺牲层不会从凹进的正上方去除。在第二蚀刻期间，并且持续至第二蚀刻完成，第一牺牲层用作掩模，以保护下面的与凹进的栅极电极相对应的栅极电极层的部分。这样，在整个第二蚀刻中，凹进的栅极电极保持由第一牺牲层保护，并且可以与所沉积的栅极电极层具有相同的厚度。
由于沉积工艺可以形成具有高的厚度均匀性的栅极电极层，因此凹进的栅极电极可以具有高的厚度均匀性。另外，由于在整个第二蚀刻中，凹进的栅极电极保持由第一牺牲层保护，因此凹进的栅极电极的顶面可以具有高的平坦度。当批量制造半导体器件时，高的厚度均匀性和高的平坦度可以引起凹进的栅极电极和/或半导体器件的电特性的高均匀性。例如，凹进的栅极电极的电阻和/或凹进的栅极电极的功函数可以具有高均匀性，使得半导体器件的阈值电压可以具有高均匀性。
参考图1，提供了包括具有高的厚度均匀性的凹进的栅极电极104的半导体器件102的一些实施例的截面图100。凹进的栅极电极104凹进至衬底106的顶部中。凹进的栅极电极104可以例如是或者包括金属、掺杂的多晶硅、一些其他合适的(一些)导电材料、或者前述的任意组合。衬底106可以例如是或者包括单晶硅衬底、绝缘体上硅(SOI)衬底、或者一些其他合适的半导体衬底。
凹进的栅极电极104的顶面104t在分别位于凹进的栅极电极104的相对侧上并且位于凹进的栅极电极104的周缘处的第一特征108a和第二特征108b之间，具有高的平坦度(例如是平坦的或者基本平坦的)。另外，凹进的栅极电极104的厚度Tg在第一特征108a和第二特征108b之间具有高的均匀性(例如是均匀的或者基本均匀的)。在至少一些实施例中，由于根据本发明的方法形成凹进的栅极电极104，因此顶面104t具有高的平坦度，并且厚度Tg具有高的均匀性。
如下文所示，该方法的至少一些实施例可以使用平坦化和蚀刻两者通过多层薄膜形成凹进的栅极电极104。另外，平坦化和蚀刻可以以防止使凹进的栅极电极104暴露于平坦化并且限制为使凹进的栅极电极104暴露于凹进的栅极电极104的周缘处的蚀刻剂的方式来实施。该所限制的暴露于蚀刻剂可能获得第一特征108a和第二特征108b。由于凹进的栅极电极104限制成暴露于凹进的栅极电极104的周缘处，因此厚度Tg为如在凹进的栅极电极104的其余处所沉积的。由于沉积工艺可以沉积具有高的厚度均匀性的材料，因此厚度Tg在凹进的栅极电极104的其余处可以具有高的均匀性。
在一些实施例中，如果顶面104t上的最高高度和顶面104t上的最低高度之间的差值小于最高高度的约1％、2％、5％、或者一些其他合适的百分比，则凹进的栅极电极104的顶面104t具有高的平坦度。另外，在一些实施例中，如果最小厚度值和最大厚度值之间的差值小于最大厚度值的约1％、2％、5％、或者一些其他合适的百分比，则厚度Tg具有高的均匀性。如果顶面104t具有太大的变化(例如变化大于最高高度的约5％或者一些其他合适的百分比)，和/或厚度Tg具有太大的变化(例如变化大于最大厚度值的约5％或者一些其他合适百分比)，则凹进的栅极电极104的电特性和/或半导体器件102的电特性可能发生较大的偏离和/或可能偏离出规格范围。电特性可以包括例如栅极电阻、栅极功函数、阈值电压、其他合适的特性、或者前述的任意组合。
在一些实施例中，厚度Tg是约20纳米-200纳米、约20纳米-110纳米、约110纳米-200纳米、约100.16纳米、约100.35纳米、或者一些其他合适的值。如果厚度Tg太小(例如小于约20纳米或者一些其他合适的值)，则在凹进的栅极电极104上形成接触通孔期间，过度蚀刻可能会延伸穿过凹进的栅极电极104，并且对位于凹进的栅极电极104下面的栅极介电层110造成损坏。这种损坏可能会使半导体器件102的工作参数偏离出规格范围和/或降低半导体器件102的性能。如果厚度Tg太大(例如大于约200纳米或者一些其他合适的值)，则可能难以与衬底106上的其他半导体器件集成。例如，半导体器件102的顶面在其他半导体器件的顶面之上升高的程度可能会使半导体器件102处的化学机械抛光(CMP)的负荷过高。结果，所平坦化的表面可能会是成角度的和/或不均匀的，而不是基本水平的和/或基本平坦的。这可能导致重叠错误和/或其他工艺困难。
第一特征108a和第二特征108b是在凹进的栅极电极104的顶部中的凹形的凹进和/或凹陷。在可替代的实施例中，第一特征108a和第二特征108b是向上的凸起、倒置的圆角、或者一些其他合适的特征。第一特征108a和第二特征108b表征为特征，是因为第一特征108a和第二特征108b将不均匀性引入至凹进的栅极电极104的厚度Tg中。如下文所示以及上文简要提及，第一特征108a和第二特征108b可以例如是用以形成凹进的栅极电极104的方法的副产品。
在一些实施例中，第一特征108a是第二特征108b的镜像。另外，在一些实施例中，第一特征108a和第二特征108b在凹进的栅极电极104在衬底106的顶面上和/或水平面上的二维(2D)投影中占据表面积的小百分比。凹进的栅极电极104的2D投影可以例如也称为凹进的栅极电极104的占位。小百分比例如可以是小于约5％、10％、或者20％、或者一些其他合适的百分比的百分比。
由于第一特征108a和第二特征108b将不均匀性引入至凹进的栅极电极104的厚度Tg中，因此藉由第一特征108a和第二特征108b占据较小的表面积，厚度Tg可以变得更均匀。如果第一特征108a和第二特征108b占据太大的表面积(例如大于约20％或者一些其他合适的百分比)，则凹进的栅极电极104的电特性可能发生较大的偏离和/或可能偏离出规格范围。
栅极介电层110兜住凹进的栅极电极104的下侧，并且将凹进的栅极电极104与衬底106分隔开。栅极介电层110可以是或者包括例如氧化硅和/或一些其他合适的(一些)电介质。另外，一对源极/漏极区112位于衬底106中。源极/漏极区112分别位于凹进的栅极电极104的相对侧上。源极/漏极区112可以是或者包括例如衬底106的掺杂的半导体区和/或在衬底106上生长的外延层。
沟道区106c位于衬底106中的凹进的栅极电极104下面，并且从源极/漏极区112中的一个延伸至源极/漏极区112中的另一个。沟道区106c配置成根据施加至凹进的栅极电极104的偏置电压，在导电状态和非导电状态之间转换。例如，当以高于阈值电压的电压偏置凹进的栅极电极104时，沟道区106c可以转换为导电状态。作为另一个示例，当以低于阈值电压的电压偏置凹进的栅极电极104时，沟道区106c可以转换为非导电状态。
在一些实施例中，半导体器件102是场效应晶体管(FET)、一些其他合适的晶体管、存储器单元、或者一些其他合适的半导体器件。在一些实施例中，半导体器件102较大。当凹进的栅极电极104的宽度Wg大于约20微米、30微米、或者一些其他合适的值时，半导体器件102可以例如是较大的。进一步地，当用于HV应用或者一些其他合适的应用时，半导体器件102可以例如具有这样较大的宽度。高压(HV)应用可以例如是其中半导体器件102在超过100伏、200伏、600伏、1200伏、或者一些其他合适的值的电压下操作的应用。
参考图2A和图2B，提供了图1的凹进的栅极电极104的各种实施例的顶部布局200A、200B。图1的截面图100可以例如沿着图2A和图2B的任意一者中的线A截取，或者沿着图2A和图2B的任意一者中的一些其他合适的线(未示出)截取。
第一特征108a和第二特征108b对应于环形特征108的区域(以虚线示出)，该区域以闭合路径沿着凹进的栅极电极104的边缘延伸。在图2A中，凹进的栅极电极104是正方形，因此环形特征108是正方环形。在图2B中，凹进的栅极电极104是圆形，因此环形部件108是圆环形。虽然图2A和图2B中提供了用于凹进的栅极电极104和环形特征108的特定形状，但是用于凹进的栅极电极104和环形特征108的其他形状是可以接受的。
参考图3，提供了包括图1的半导体器件102的集成电路(IC)的一些实施例的截面图300。半导体器件102由沟槽隔离结构302围绕。沟槽隔离结构302延伸至衬底106的顶部中，并且在半导体器件102和其他半导体器件(未示出)之间提供电隔离。沟槽隔离结构302是或者包括氧化硅和/或一些其他合适的(一些)电介质。另外，沟槽隔离结构302可以是或者包括例如浅沟槽隔离(STI)结构或者一些其他合适的沟槽隔离结构。
互连结构304位于衬底106和半导体器件102上面，并且包括层间介电(ILD)层306和多个接触通孔308。接触通孔308位于ILD层306中，并且分别延伸至源极/漏极区112和凹进的栅极电极104。在一些实施例中，互连结构304还包括位于接触通孔308上方交替地堆叠的多个导线(未示出)和多个导线间通孔(未示出)，以限定从接触通孔308引出的导电路径。ILD层306可以是或者包括例如氧化硅和/或一些其他合适的(一些)电介质。接触通孔308可以是或者包括例如金属和/或一些其他合适的(一些)导电材料。
硅化物层310位于凹进的栅极电极104上，并且在凹进的栅极电极104和对应的接触通孔之间提供欧姆连接。在可替代的实施例中，省略硅化物层310。另外，在可替代的实施例中，硅化物层(未示出)位于源极/漏极区112上，以在源极/漏极区112和对应的接触通孔之间提供欧姆连接。硅化物层310可以是或者包括例如硅化镍和/或一些其他合适的金属硅化物。
硬掩模312位于凹进的栅极电极104和栅极介电层110上。硬掩模312具有一对分别与硅化物层310的相对边缘邻接的区段，所述区段分别从源极/漏极区112分别延伸至所述相对边缘。如下文所示，硬掩模312可以例如在源极/漏极区112和/或硅化物层310的形成期间用作掩模。硬掩模312可以例如是或者包括氮化硅、氧化硅、一些其他合适的(一些)电介质、或者前述的任意组合。
基底介电层314位于沟槽隔离结构302和衬底106上，处于栅极介电层110的侧面，并且位于硬掩模312和衬底106之间。另外，接触蚀刻停止层(CESL)316位于基底介电层314和硬掩模312上。如下文所示，当在蚀刻开口内形成对应于源极/漏极区112的接触通孔时，CESL316可以用作蚀刻停止。基底介电层314可以是或者包括例如氧化硅和/或一些其他合适的(一些)电介质。CESL316可以例如是或者包括氮化硅和/或一些其他合适的(一些)电介质。
参考图4，提供了图3的IC的一些可替代的实施例的截面图400，其中，沟槽隔离结构302的区段302a将邻近的源极/漏极区112a与凹进的栅极电极304分隔开。结果，沟道区106c顺势围绕该沟槽隔离区段302a的底部，并且具有增加的长度。另外，在邻近的源极/漏极区112a和沟槽隔离区段302a处的沟道区106c的部分比沟道区106c的其余部分更远离凹进的栅极电极104。结果，与沟道区106c的其余部分相比，沟道区106c的该部分在导电状态和非导电状态之间转换要依赖于更强的电场。这继而允许半导体器件102在更高的电压下操作。
参考图5A-图5F，提供了图4的IC的各种可替代的实施例的截面图500A-500F，其中凹进的栅极电极104是变化的。在图5A中，第一特征108a和第二特征108b是倒置的圆和/或下凹的角。在一些实施例中，倒置的圆和/或下凹的角从凹进的栅极电极104的顶面至凹进的栅极电极104的侧壁连续以减小的斜率向下弯曲。在图5B中，第一特征108a和第二特征108b是向上凸出并且具有圆形顶部的凸起。在图5C中，第一特征108a和第二特征108b是向上凸出并且具有平坦或者基本平坦的顶部的凸起。在图5D中，第一特征108a和第二特征108b是向上凸出并且具有带有凹形的凹进的顶面的凸起。
在图5E和图5F两者中，凹进的栅极电极104和栅极介电层110的直线度较小，并且除其他外，具有更圆的边缘和更倾斜的侧壁。在图5E中，第一特征108a和第二特征108b是凸起。在图5F中，凹进的栅极电极104部分地位于沟槽隔离结构302的区段302a上面，并且具有不平坦的底面以及在区段302a处改变高度。另外，凹进的栅极电极104的厚度Tg朝向邻近沟槽隔离结构302的区段302a的源极/漏极区112a增加。将凹进的栅极电极104布置在沟槽隔离区段302a上方，可以使半导体器件102能够在高电压下操作，因为沟槽隔离结构302耗散了由凹进的栅极电极104产生的电场。
虽然关于图1的凹进的栅极电极104描述了图2A和图2B，但是应该理解的是，图2A和2B可以应用于图3、图4、和图5A-图5F中的任意一者中的凹进的栅极电极104。例如，图3、图4、和图5A-图5F中的任意一者可以是沿着图2A和2B中的任意一者中的线A截取，或者是沿着图2A和图2B中的任意一者中的一些其他合适的线(未示出)截取。虽然5A-图5F中的沟槽隔离结构302和沟道区106c配置成如图4所示，但是沟槽隔离结构302和沟道区106c可以可替代地配置成如图1和图3所示。
参考图6，提供了图3的IC的一些可替代的实施例的截面图600，其中凹进的栅极电极104凹进至栅极介电层110中，而不是凹进至衬底106中。另外，源极/漏极区112具有在衬底106的顶面之上升高的顶面，省略了基底介电层314和硬掩模312，并且CESL316位于栅极介电层110的侧壁上。在一些可替代的实施例中，保留了基底介电层314和/或硬掩模312。
参考图7A和图7B，提供了沿着与图6的截面图600正交的方向的图6的IC的各种实施例的截面图700A、700B。图7A和图7B的截面图700A、700B是彼此可替代的实施例，并且图6的截面图600可以例如是沿着图7A和图7B中的任意一者中的线B截取。在图7A中，半导体器件102是平板FET，从而凹进的栅极电极104的底面是平板或者基本平板。在图7B中，半导体器件102是finFET，从而凹进的栅极电极104的底面围绕在由衬底106限定的鳍部的顶部周围。在图7A和图7B两者中，半导体器件102部分地位于沟槽隔离结构302上面。
参考图8A-图8C，提供了图6的IC的各种可替代的实施例的截面图800A-800C，其中凹进的栅极电极104是变化的。在图8A中，第一特征108a和第二特征108b是倒置的圆角。在图8B中，第一特征108a和第二特征108b是向上凸出并且具有圆形顶部的凸起。在图8C中，第一特征108a和第二特征108b是向上凸出并且具有平坦或者基本平坦的顶部的凸起。在可替代的实施例中，凹进的栅极电极104可以是如图1、图3、图4、和图5A-图5F中的任意一者。
参考图9，提供了图6的IC的一些可替代的实施例的截面图900，其中栅极介电层110位于源极/漏极区112上面。另外，第一特征108a和第二特征108b更对称，并且凹进的栅极电极104的顶面在栅极介电层110的顶面之上升高。在可替代的实施例中，凹进的栅极电极104的顶面可以与栅极介电层110的顶面大约齐平，或者是在栅极介电层110的顶面下方凹进。
参考图10，提供了图9的IC的一些可替代的实施例的截面图1000，其中第一特征108a和第二特征108b是向上凸出并且具有平坦或者基本平坦的顶部的凸起。另外，凸起的顶面与栅极介电层110的顶面大约齐平。在可替代的实施例中，凸起的顶面可以在栅极介电层110的顶面之上升高，或者在栅极介电层110的顶面下方凹进。在可替代的实施例中，凹进的栅极电极104可以是如图1、图3、图4、图5A-图5F、图6、图7A、图7B、和图8A-图8C中的任意一者。
虽然关于图1的凹进的栅极电极104描述了图2A和2B，但是应该理解的是，图2A和2B可以应用于图6、图7A、图7B、图8A-图8C、图9、和图10中的任意一者中的凹进的栅极电极104。例如，图6、图7A、图7B、图8A-图8C、图9、和图10中的任意一者可以是沿着图2A和2B的任意一者中的线A截取，或者是沿着图2A和图2B中的任意一者中的一些其他合适的线(未示出)截取。虽然关于图6的半导体器件102描述了图7A和7B，但是应该理解的是，图7A和图7B可以应用于图8A-图8C、图9、和图10中的任意一者中的半导体器件102。例如，图8A-图8C、图9、和图10中的任意一者可以是沿着图7A和图7B中的任意一者中的线B截取，或者是沿着图7A和图7B中的任意一者中的一些其他合适的线(未示出)截取。
参考图11-图24，提供了用于形成包括具有高的厚度均匀性的凹进的栅极电极的半导体器件的方法的一些实施例的一系列截面图1100-2400。截面图1100-2400对应于图4的截面图400，并且因此示出了图4中的IC和半导体器件102的形成。然而，也可以采用由截面图1100-1100示出的方法来形成图1、图3、图4、和图5A-图5F中的任意一者中的IC和/或半导体器件102。
如图11的截面图1100所示，提供了衬底106。衬底106由第一基底介电层314和第二基底介电层1102覆盖。另外，沟槽隔离结构302延伸至衬底106的顶部，并且也由第一基底介电层314和第二基底介电层1102覆盖。第二基底介电层1102可以是或者包括例如氮化硅和/或一些其他合适的(一些)电介质。在一些实施例中，第一基底介电层314是或者包括氧化硅，而第二基底介电层1102是或者包括氮化硅。
还通过图11的截面图1100示出，对衬底106进行图案化，以形成延伸至衬底106中深度D1的凹进1104。深度D1可以例如是约500埃-1500埃、约500埃-1000埃、约1000埃-1500埃、约1000埃、或者一些其他合适的值。图案化可以例如通过光刻/蚀刻工艺或者一些其他合适的工艺来实施。光刻/蚀刻工艺可以例如采用光刻胶掩模1106和/或位于第二基底介电层1102上面的一些其他合适的掩模。
如图12的截面图1200所示，栅极介电层110沉积在第二基底介电层1102上面，并且作为凹进1104的衬垫。栅极介电层110在凹进1104处凹进，并且可以是或者包括例如氧化硅和/或一些其他合适的(一些)电介质。
还通过图12的截面图1200示出，多层薄膜1202沉积在栅极介电层110上方，并且作为凹进1104的衬垫。多层薄膜1202包括在凹进1104处各自分别凹进的栅极电极层1204、第一牺牲层1206、以及第二牺牲层1208。栅极电极层1204是导电的，并且可以是或者包括例如掺杂的多晶硅、金属、一些其他合适的(一些)导电材料、或者前述的任意组合。第一牺牲层1206位于栅极电极层1204上面，并且可以是或者包括例如氮化硅、氧化硅、氧氮化硅、一些其他合适的(一些)电介质、或者前述的任意组合。第二牺牲层1208位于第一牺牲层1206上面，并且是与第一牺牲层1206不同的材料。第二牺牲层1208可以是氧化硅和/或一些其他合适的(一些)电介质。可替代地，第二牺牲层1208可以是金属、掺杂的多晶硅、一些其他合适的(一些)导电材料、或者前述的任意组合。在一些实施例中，栅极电极层1204和第二牺牲层1208是或者包括相同的材料。另外，在一些实施例中，栅极电极层1204是或者包括掺杂的多晶硅，第一牺牲层1206是或者包括氮化硅，并且第二牺牲层1208是或者包括氧化硅。
在一些实施例中，保形地沉积栅极介电层110和多层薄膜1202的各个层。另外，在一些实施例中，栅极介电层110和多层薄膜1202的各个层通过化学气相沉积(CVD)、物理气相沉积(PVD)、一些其他合适的(一些)沉积工艺、或者前述任意组合来沉积。
栅极电极层1204沉积的厚度Tg对应于下文中由栅极电极层1204形成的凹进的栅极电极的最终厚度。由于CVD、PVD、和其他合适的沉积工艺可以形成具有高的厚度均匀性的栅极电极层1204，因此凹进的栅极电极可以具有高的厚度均匀性。当批量制造半导体器件时，高的厚度均匀性可以获得凹进的栅极电极和/或半导体器件的电特性的高均匀性。例如，凹进的栅极电极的电阻和/或凹进的栅极电极的功函数可以具有高均匀性，使得半导体器件的阈值电压可以具有高均匀性。
另外，厚度Tg使得栅极电极层1204的凹进的表面1204r在栅极介质层110的顶面之上以距离D2升高。在可替代的实施例中，厚度Tg使得栅极电极层1204的凹进的表面1204r与栅极介电层110的顶面大约齐平(例如距离D2大约为零)。如将在下文中所示，厚度Tg的变化可以获得具有不同轮廓的凹进的栅极电极。
如图13的截面图1300所示，第一平坦化实施至第二牺牲层1208中，并且停止在第一牺牲层1206上。第一平坦化可以例如通过CMP和/或一些其他合适的平坦化工艺来实施。由于第一平坦化停止在第一牺牲层1206上，并且第一牺牲层1206在凹进1104处凹进，因此第二牺牲层1208保留在凹进1104处。另外，在其中第一平坦化通过CMP实施的至少一个实施例中，不同的CMP去除速率可能导致第二牺牲层1208凹陷。这样，第二牺牲层1208的顶面1208t可能是凹形的和/或第二牺牲层1208的厚度Ts可能不均匀。
如图14的截面图1400所示，第一蚀刻实施至多层薄膜1202中。第一蚀刻去除第一牺牲层1206在凹进1104的侧面处的部分，以及未由第二牺牲层1208覆盖的部分(参见例如图13)。结果，第一牺牲层1206在第一牺牲层1206的周缘以及分别在第一牺牲层1206的相对侧上具有一对凸起1402。另外，第一蚀刻薄化栅极电极层1204，并且去除第二牺牲层1208(参见例如图13)。在可替代的实施例中，第一蚀刻不去除第二牺牲层1208，而是薄化第二牺牲层1208。无论第二牺牲层1208是通过第一蚀刻去除还是仅通过第一蚀刻薄化，第二牺牲层1208都用作掩模，用以保护下面的第一牺牲层1206的部分。但是对于第二牺牲层1208而言，位于凹进1104上面的第一牺牲层1206的部分将会去除或者基本薄化。
在一些实施例中，第一蚀刻利用非选择性蚀刻剂来实施。非选择性蚀刻剂可以例如是非选择性的，因为其对第一牺牲层1206与对第二牺牲层1208和/或栅极电极层1204具有相同或者基本相同的蚀刻速率。在可替代的实施例中，第一蚀刻使用相对于第二牺牲层1208和/或栅极电极层1204而言、对第一牺牲层1206具有高选择性(例如高蚀刻速率)的选择性蚀刻剂来实施。在一些实施例中，第一蚀刻通过干蚀刻来实施。在可替代的实施例中，第一蚀刻通过湿蚀刻和/或一些其他合适类型的蚀刻来实施。
如图15的截面图1500所示，第二蚀刻实施至栅极电极层1204中，并且停止在第一牺牲层1206和栅极介电层110上。第二蚀刻去除栅极电极层1204在凹进1104的侧面处的部分，以及未由第一牺牲层1206覆盖的部分。结果，第二蚀刻在凹进1104中形成了凹进的栅极电极104。另外，第二蚀刻去除第二牺牲层1208的任何剩余部分(参见例如图13)。
第一牺牲层1206用作掩模，以保护下面的栅极电极层1204的部分。由于第一牺牲层1206保护栅极电极层1204，并且第二蚀刻停止在第一牺牲层1206上，因此凹进的栅极电极104的厚度Tg与凹进的栅极电极104由第一牺牲层1206覆盖处所沉积的栅极电极层1204(参见例如图12)的厚度相同。由于栅极电极层1204可以沉积为具有高的厚度均匀性，因此凹进的栅极电极104可以具有高的厚度均匀性。当批量制造凹进的栅极电极104时，高的厚度均匀性可以获得凹进的栅极电极104的电特性的高均匀性。
由于在凹进的栅极电极104的周缘处，凹进的栅极电极104未由第一牺牲层1206覆盖，因此第二蚀刻在凹进的栅极电极104的周缘处过度蚀刻至凹进的栅极电极104中。结果，第一特征108a和第二特征108b形成在凹进的栅极电极104的周缘处，分别位于凹进的栅极电极104的相对侧上。凹进的栅极电极104的顶部布局可以例如是图2A和图2B的任意一者，和/或，图15的截面图1500可以例如是沿着图2A和图2B的任意一者中的线A截取。但是，其他顶部布局是可以接受的。
第二蚀刻利用相对于第一牺牲层1206和/或栅极介电层110而言对栅极电极层1204具有高蚀刻速率的选择性蚀刻剂来实施。在一些实施例中，第二蚀刻通过干蚀刻来实施。在可替代的实施例中，第二蚀刻通过湿蚀刻和/或一些其他合适的蚀刻类型来实施。但是，干蚀刻可以比湿蚀刻实现更高的选择性。由于较高的选择性，因此与湿蚀刻相比，干蚀刻在凹进的栅极电极104处蚀刻穿过第一牺牲层1206的可能性较小。因此，与湿蚀刻相比，干蚀刻对凹进的栅极电极104造成损害的可能性较小。
在一些实施例中，第一蚀刻和第二蚀刻在通用工艺室内实施，使得从第一蚀刻的开始至第二蚀刻的结束，衬底106都保留在通用工艺室内。在可替代的实施例中，第一蚀刻和第二蚀刻在分开的工艺室中实施。在一些实施例中，第一蚀刻和第二蚀刻通过相同的蚀刻类型实施。例如，第一蚀刻和第二蚀刻可以通过干蚀刻来实施。在可替代的实施例中，第一蚀刻和第二蚀刻通过不同的蚀刻类型来实施。例如，第一蚀刻可以通过湿蚀刻来实施，而第二蚀刻可以通过干蚀刻来实施，反之亦然。
在一些实施例中，第一蚀刻和第二蚀刻通过在通用工艺室内进行干蚀刻来实施，并且限定通用的干蚀刻工艺。通用干蚀刻工艺可以例如包括在通用工艺室中用第一组工艺气体实施第一蚀刻，在通用工艺室中从第一组工艺气体过渡至第二组工艺气体，以及在通用工艺室中用第二组工艺气体实施第二蚀刻。
如图16的截面图1600所示，第三蚀刻实施至第一牺牲层1206(参见例如图15)中。第三蚀刻去除第一牺牲层1206。另外，在一些实施例中，第三蚀刻使凹进的栅极电极104的角变圆，和/或使栅极介电层110的角变圆。第三蚀刻使用相对于凹进的栅极电极104而言对第一牺牲层1206具有高选择性(例如高蚀刻速率)的蚀刻剂来实施，因此凹进的栅极电极104未进行蚀刻和/或进行最小地蚀刻。
在一些实施例中，第三蚀刻通过湿蚀刻来实施。例如，通过在其中第一牺牲层1206是或者包括氮化硅的至少一些实施例中使用包括磷酸(例如H3PO4)的蚀刻剂进行湿蚀刻，来实施第三蚀刻。作为另一个示例，通过在其中第一牺牲层1206是或者包括氧化硅的至少一些实施例中使用包括稀氢氟酸(DHF)的蚀刻剂进行湿蚀刻，来实施第三蚀刻。但是，用于第三蚀刻的其他合适的蚀刻剂是可以接受的。在可替代的实施例中，第二蚀刻工艺通过干蚀刻和/或一些其他合适的蚀刻类型来实施。但是，与湿蚀刻相比，通过干蚀刻进行的物理离子轰击更可能引起对凹进的栅极电极104的损坏。因此，干蚀刻更可能导致凹进的栅极电极104的厚度Tg不均匀。如上所述，当批量制造凹进的栅极电极104时，这种厚度Tg的不均匀可能导致凹进栅极电极的电性能不均匀。
如图17的截面图1700所示，第四蚀刻实施至栅极介电层110中。第四蚀刻去除位于第二基底介电层1102上面的栅极介电层110的部分。另外，在第一特征108a和第二特征108b处，第四蚀刻使凹进的栅极电极104的角1702变圆。第四蚀刻使用相对于凹进的栅极电极104而言对栅介电层110具有高选择性(例如高蚀刻速率)的蚀刻剂来实施，因此凹进的栅极电极104未进行蚀刻和/或进行最小地蚀刻。
在一些实施例中，第四蚀刻通过湿蚀刻来实施。例如，通过在其中栅极介电层110是或者包括氧化硅的至少一些实施例中使用包括DHF的蚀刻剂进行湿蚀刻，来实施第四蚀刻。用于第四蚀刻的其他合适的蚀刻剂是可以接受的。在可替代的实施例中，第四蚀刻通过干蚀刻和/或一些其他合适的蚀刻类型来实施。但是，但是，与湿蚀刻相比，通过干蚀刻进行的离子轰击更可能引起对凹进的栅极电极104的损坏。
在一些实施例中，栅极介电层110和第一牺牲层1206(参见例如图15)是或者包括相同的材料。例如，栅极介电层110和第一牺牲层1206可以是或者包括氧化硅。在其中栅极介电层110和第一牺牲层1206是或者包括相同材料的至少一些实施例中，第三蚀刻和第四蚀刻通过相同的蚀刻动作一起实施。例如，在其中栅极介电层110和第一牺牲层1206是或者包括氧化硅的至少一些实施例中，通过使用DHF进行湿蚀刻，来一起实施第三蚀刻和第四蚀刻。因此，在一些实施例中，同时去除栅极介电层110和第一牺牲层1206。
如图18的截面图1800所示，第五蚀刻实施至第二基底介电层1102中。第五蚀刻去除第二基底介电层1102。另外，第五蚀刻进一步在第一特征108a和第二特征108b处使凹进的栅极电极104的角1702变圆。第五蚀刻使用相对于凹进的栅极电极104而言对第二基底介电层1102具有高选择性(例如高蚀刻速率)的蚀刻剂来实施，因此凹进的栅极电极104未进行蚀刻和/或进行最小地蚀刻。
在一些实施例中，第五蚀刻通过湿蚀刻来实施。例如，通过在其中第二基底介电层1102是或者包括氮化硅的至少一些实施例中使用包括磷酸(例如H3PO4)的蚀刻剂进行湿蚀刻，来实施第五蚀刻。但是，用于第五蚀刻的其他合适的蚀刻剂是可以接受的。在可替代的实施例中，第五蚀刻通过干蚀刻和/或一些其他合适的蚀刻类型来实施。但是，与湿蚀刻相比，通过干蚀刻进行的离子轰击更可能引起对凹进的栅极电极104的损坏。
在一些实施例中，第一蚀刻和第二蚀刻通过干蚀刻来实施，和/或限定多步骤干蚀刻工艺，而第三蚀刻、第四蚀刻、和第五蚀刻通过湿蚀刻来实施，和/或限定多步骤湿蚀刻工艺。在一些实施例中，第二基底介电层1102(参见例如图17)和第一牺牲层1206(参见例如图15)是或者包括氮化硅，而栅极介电层110是或者包括氧化物。在这些实施例的至少一些中，第三蚀刻和第五蚀刻通过使用包括磷酸的蚀刻剂进行湿蚀刻来实施，而第四蚀刻通过使用包括DHF的蚀刻剂进行湿蚀刻来实施。
如图19的截面图1900所示，硬掩模层1902沉积在凹进的栅极电极104和衬底106上方。硬掩模层1902可以是或者包括例如氮化硅、氧化硅、一些其他合适的(一些)电介质、或者前述的任意组合。
如图20的截面图2000所示，对硬掩模层1902(参见例如图19)进行图案化，以从凹进的栅极电极104的侧面去除硬掩模层1902，并且形成位于凹进的栅极电极104上面的硬掩模312。图案化可以例如通过光刻/蚀刻或者一些其他合适的图案化工艺来实施。光刻/蚀刻工艺可以例如采用光刻胶掩模2002和/或位于硬掩模层1902上面的一些其他合适的掩模。
如图21的截面图2100所示，一对源极/漏极区112形成在衬底106中。源极/漏极区112分别形成在凹进的栅极电极104的相对侧上。源极/漏极区112可以例如通过将离子注入至衬底106中、外延沉积工艺、一些其他合适的工艺、或者前述的任意组合来形成。凹进的栅极电极104、栅极介电层110、和源极/漏极区112部分地或者全部地限定半导体器件102。半导体器件102可以是例如FET、一些其他合适的晶体管、存储器单元、或者一些其他合适的半导体器件。
还通过图21的截面图2100示出，CESL316和第一ILD层306a沉积在硬掩模312和衬底106上方。第一ILD层306a可以例如是或者包括氧化硅和/或一些其他合适的(一些)电介质。
如图22的截面图2200所示，第二平坦化实施至第一ILD层306a和CESL316中，以暴露硬掩模312。另外，第二平坦化使第一ILD层306a的顶面和CESL316的顶面以及硬掩模312的顶面共面。第二平坦化可以例如通过CMP和/或一些其他合适的平坦化工艺来实施。
如图23的截面图2300所示，对硬掩模312进行图案化，以形成暴露凹进的栅极电极104的开口2302。图案化可以例如通过光刻/蚀刻或者一些其他合适的图案化工艺来实施。光刻/蚀刻工艺可以例如采用光刻胶掩模2304和/或位于硬掩模312上面的一些其他合适的掩模。
还通过图23的截面图2300示出，在开口2302中，硅化物层310形成在凹进的栅极电极104上。硅化物层310可以例如通过自对准硅化物工艺和/或一些其他合适的硅化物形成工艺来形成。
如图24的截面图2400所示，第二ILD层306b形成为填充开口2302(参见例如图23)，并且还位于第一ILD层306a和硅化物层310上面。第二ILD层306b可以例如是或者包括氧化硅和/或一些其他合适的(一些)电介质。用于形成第二ILD层306b的工艺可以例如包括沉积第二ILD层306b，并且随后实施平坦化至第二ILD层306b的顶面中。
还通过图24的截面图2400示出，接触通孔308形成在第二ILD层306b中，分别从源极/漏极区112和硅化物层310延伸。用于形成接触通孔308的工艺可以例如包括选择性地蚀刻第一ILD层306a和第二ILD层306b以形成接触开口，在接触开口中沉积导电材料，以及平坦化导电材料。但是，其他工艺是可以接受的。
由于是根据本发明的方法形成凹进的栅极电极104，因此凹进的栅极电极104的厚度Tg具有高的均匀性，并且凹进的栅极电极104在凹进的栅极电极104中心处太薄的可能性比较小。如果凹进的栅极电极104在凹进的栅极电极104的中心处变得太薄，则接触通孔308的形成可能会穿过凹进的栅极电极104过度蚀刻而损坏栅极介电层110。这种损坏可能会降低半导体器件102的性能和/或导致半导体器件102的故障。
虽然参考方法的各种实施例描述了图11-图24，但是应该理解的是，图11-图24所示的结构不限于该方法，而是可以独立于该方法之外。虽然图11-图24描述为一系列动作，但是应该理解的是，在其他实施例中，动作的顺序可以改变。虽然图11-图24示出和描述为一组特定的动作，但是在其他实施例中可以省略所示出和/或描述的一些动作。另外，在其他实施例中可以包括未示出和/或描述的动作。
参考图25-图29，提供了图11-图24的方法的一些可替代的实施例的一系列截面图2500-2900，其中栅极电极层具有相对于栅极氧化物层的顶面凹进的凹进表面。截面图2500-2900对应于图5B的截面图500B，并且因此示出了图5B中的IC和半导体器件102的形成。但是，也可以采用由截面图2500-2900所示的方法来形成图1、图3、图4、和图5A-图5F中的任意一者中的IC和/或半导体器件102。
如图25的截面图2500所示，凹进1104形成在衬底106中。另外，栅极介电层110和多层薄膜1202沉积为作为凹进1104的衬垫。凹进1104、栅极介电层110、和多层薄膜1202如分别关于图11和图12所示出和描述的来形成，不同之处在于，栅极电极层1204的凹进表面1204r在栅极介电层110的顶面下方以距离D2凹进。
如图26的截面图2600所示，第一平坦化实施至第二牺牲层1208中，如关于图13所描述的。
如图27的截面图2700所示，第一蚀刻和第二蚀刻分别如关于图14和图15所描述的来实施，以形成凹进的栅极电极104。由于栅极电极层1204的凹进表面1204r在栅极介电层110的顶面下方凹进，因此第一特征108a和第二特征108b是向上凸出的凸起，并且具有平坦或者基本平坦的顶面。在可替代的实施例中，顶面是弯曲的和/或具有一些其他合适的轮廓。
如图28的截面图2800所示，第三蚀刻、第四蚀刻、和第五蚀刻实施为分别去除：1)第一牺牲层1206(参见例如图27)；2)位于凹进的栅极电极104的侧面的栅极介电层110；以及3)第二基底介电层1102(参见例如图27)。第三蚀刻、第四蚀刻、和第五蚀刻可以例如如分别关于图16-图18所描述的来实施。如以上所讨论的，在其中栅极介电层110和第一牺牲层1206是或者包括相同材料的至少一些实施例中，第三蚀刻和第四蚀刻通过相同的蚀刻动作一起实施。因此，在一些实施例中，栅极介电层110和第一牺牲层1206同时去除。
如图29的截面图2900所示，第一ILD层306a和第二ILD层306b、CESL316、硅化物层310、源极/漏极区112、接触通孔308、和硬掩模312如关于图19-图24所描述的来形成。
虽然参考方法的各种实施例描述了图25-图29，但是应该理解的是，图25-图29所示的结构不限于该方法，而是可以独立于该方法之外。虽然图25-图29描述为一系列动作，但是应该理解的是，在其他实施例中，动作的顺序可以改变。虽然图25-图29示出和描述为一组特定的动作，但是在其他实施例中可以省略所示出和/或描述的一些动作。另外，在其他实施例中可以包括未示出和/或描述的动作。
参考图30-图34，提供了图11-图24的方法的一些可替代的实施例的一系列截面图3000-3400，其中栅极电极层具有在栅极介电层的顶面之上以更大的量升高的凹进表面。截面图3000-3400对应于图5A的截面图500A，并且因此示出了图5A中的IC和半导体器件102的形成。但是，也可以采用由截面图3000-3400所示的方法来形成图1、图3、图4、和图5A-图5F中的任意一者中的IC和/或半导体器件102。
如图30的截面图3000所示，凹进1104形成在衬底106中。另外，栅极介电层110和多层薄膜1202沉积为作为凹进1104的衬垫。凹进1104、栅极介电层110、和多层薄膜1202如分别关于图11和图12所示出和描述的来形成，不同之处在于，栅极电极层1204的厚度Tg大于图12中的厚度Tg。
如图31的截面图3100所示，第一平坦化实施至第二牺牲层1208中，如关于图13所描述的。
如图32的截面图3200所示，第一蚀刻和第二蚀刻分别如关于图14和图15所描述的来实施，以形成凹进的栅极电极104。由于栅极电极层1204的厚度Tg大于图15中的厚度Tg，因此第一特征108a和第二特征108b比图15中更加不对称。
如图33的截面图3300所示，第三蚀刻、第四蚀刻、和第五蚀刻实施为分别去除：1)第一牺牲层1206(参见例如图32)；2)位于凹进的栅极电极104的侧面的栅极介电层110；以及3)第二基底介电层1102(参见例如图32)。第三蚀刻、第四蚀刻、和第五蚀刻可以例如如分别关于图16-图18所描述的来实施。如以上所讨论的，在其中栅极介电层110和第一牺牲层1206是或者包括相同材料的至少一些实施例中，第三蚀刻和第四蚀刻通过相同的蚀刻动作一起实施。因此，在一些实施例中，栅极介电层110和第一牺牲层1206同时去除。
如图34的截面图3400所示，第一ILD层306a和第二ILD层306b、CESL316、硅化物层310、源极/漏极区112、接触通孔308、和硬掩模312如关于图19-图24所描述的来形成。
虽然参考方法的各种实施例描述了图30-图34，但是应该理解的是，图30-图34中所示的结构不限于该方法，而是可以独立于该方法之外。虽然图30-图34描述为一系列动作，但是应该理解的是，在其他实施例中，动作的顺序可以改变。虽然图30-图34示出和描述为一组特定的动作，但是在其他实施例中可以省略所示出和/或描述的一些动作。另外，在其他实施例中可以包括未示出和/或描述的动作。
参考图35，提供了图11-图34的方法的一些实施例的框图3500。
在3502，凹进形成在衬底和基底介电层中。参见例如图11、图25、或者图30。
在3504，栅极介电层沉积为作为凹进的衬垫和部分地填充凹进。参见例如图12、图25、或者图30。
在3506，多层薄膜沉积为填充栅极介电层上方的其余凹进，并且包括栅极电极层、位于栅极电极层上方的第一牺牲层、以及位于第一牺牲层上方的第二牺牲层。参见例如图12、图25、或者图30。
在3508，平坦化实施至第二牺牲层中，其中平坦化停止在第一牺牲层上，并且去除凹进的侧面处的第二牺牲层。参见例如图13、图26、或者图31。
在3510，第一蚀刻实施至第一牺牲层和第二牺牲层中，以去除凹进的侧面处的第一牺牲层，并且去除或者薄化凹进上方的第二牺牲层，其中第二牺牲层用作掩模，以保护下面的第一牺牲层的部分。参见例如图14、图27、或者图32。
在3512，第二蚀刻实施至栅极电极层中，以在凹进中形成栅极电极，其中第二蚀刻停止在第一牺牲层和栅极介电层上，并且其中第一牺牲层用作掩模，以保护下面的栅极电极层的部分。参见例如图15、图27、或者图32。在一些实施例中，第一蚀刻和/或第二蚀刻通过干蚀刻来实施。在一些实施例中，第一蚀刻和第二蚀刻通过在通用工艺室中的通用干蚀刻工艺来实施。
在3514，一系列附加蚀刻实施为去除位于栅极电极上方的第一牺牲层、栅极电极的侧面处的栅极介电层、以及基底介电层。参见例如图16-图18、图28、或者图33。在一些实施例中，一系列蚀刻通过湿蚀刻来实施。
在3516，硬掩模形成在栅极电极上方。参见例如图19、图20、图29、或者图34。
在3518，源极/漏极区形成在衬底中，并且分别位于栅极电极的相对侧上。参见例如图21、图29、或者图34。
在3520，硅化物层形成在栅极电极上和硬掩模的开口中。参见例如图21-图23、图29、或者图34。
在3522，接触通孔分别形成在硅化物层和源极/漏极区上。参见例如图24、图29、或者图34。
虽然图35的框图3500在此示出和描述为一系列动作或者事件，但是应该理解的是，这样的动作或者事件的示出顺序不应以限制性的意义来解释。例如，除了本文示出和/或描述的那些动作或者事件之外，一些动作可以以不同的顺序发生和/或与其他动作或者事件同时发生。另外，可能不需要用全部示出的动作来实现本文描述的一个或者多个方面或者实施例，并且本文描述的一个或者多个动作可以在一个或者多个单独的动作和/或阶段中执行。
参考图36-图43，提供了图11-图24的方法的一些可替代的实施例的一系列截面图3600-4300，其中凹进的栅极电极形成为替代伪结构。截面图3600-4300对应于图6的截面图600，并且因此示出了图6中的IC和半导体器件102的形成。但是，也可以采用由截面图3600-3600示出的方法来形成图7A、图7B、图8A-图8C、图9、和图10中的任意一者中的IC和/或半导体器件102。
如图36的截面图3600所示，提供了衬底106。衬底106位于一对源极/漏极区112、伪结构3602、CESL316、和第一ILD层306a下面，并且支撑一对源极/漏极区112、伪结构3602、CESL316、和第一ILD层306a。伪结构3602横向地位于源极/漏极区112之间，并且横向地由CESL316和第一ILD层306a围绕。第一ILD层306a位于源极/漏极区112上面，并且通过CESL316与源极/漏极区112分隔开。
如图37的截面图3700所示，去除伪结构3602(参见例如图36)，用以暴露或者以其他方式形成具有深度D1的凹进1104。深度D1可以例如是约500埃-1500埃、约500埃-1000埃、约1000埃-1500埃、约1000埃、或者一些其他合适的值。去除可以例如通过光刻/蚀刻工艺或者一些其他合适的工艺来实施。光刻/蚀刻工艺可以例如采用光刻胶掩模3702和/或位于第一ILD层306a上面的一些其他合适的掩模。
如图38的截面图3800所示，栅极介电层110和多层薄膜1202沉积为作为凹进1104的衬垫。栅极介电层110和多层薄膜1202如关于图12所示出和描述的来形成。
如图39的截面图3900所示，第一平坦化实施至第二牺牲层1208中，如关于图13所描述的。
如图40的截面图4000所示，第一蚀刻和第二蚀刻实施至多层薄膜1202(参见例如图39)中，以形成凹进的栅极电极104，如关于图14和图15所描述的。
如图41的截面图4100所示，第三蚀刻和第四蚀刻实施为去除：1)第一牺牲层1206(参见例如图40)；以及2)凹进的栅极电极104的侧面处的栅极介电层110。第三蚀刻和第四蚀刻可以例如如关于图16和图17所描述的来实施。
如图42的截面图4200所示，硅化物层310形成在凹进的栅极电极104上。硅化物层310可以例如通过自对准硅化物工艺和/或一些其他合适的硅化物形成工艺来形成。
如图43的截面图4300所示，第二ILD层306b和接触通孔308如关于图24所描述的来形成。
虽然参考方法的各种实施例描述了图36-图43，但是应该理解的是，图36-图43中所示的结构不限于该方法，而是可以独立于该方法之外。虽然图36-图43描述为一系列动作，但是应该理解的是，在其他实施例中，动作的顺序可以改变。虽然图36-图43示出和描述为一组特定的动作，但是在其他实施例中可以省略所示出和/或描述的一些动作。另外，在其他实施例中可以包括未示出和/或描述的动作。
参考图44-图49，提供了图36-图43的方法的一些可替代的实施例的一系列截面图4400-4900，其中栅极电极层具有相对于栅极氧化物层的顶面凹进的凹进表面。截面图4400-4900对应于图8B的截面图800B，并且因此示出了图8B中的IC和半导体器件102的形成。但是，也可以采用由截面图4400-4900所示的方法来形成图6、图7A、图7B、图8A、图8C、图9、和图10中的任意一者中的IC和/或半导体器件102。
如图44的截面图4400所示，形成凹进1104。另外，栅极介电层110和多层薄膜1202沉积为作为凹进1104的衬垫。凹进1104可以如关于图36和图37所描述的来形成。栅极介电层110和多层薄膜1202可以如分别关于图11和图12所描述的来形成，不同之处在于，栅极电极层1204的凹进表面1204r在栅极介电层110的顶面下方以距离D2凹进。
如图45的截面图4500所示，第一平坦化实施至第二牺牲层1208中，如关于图13所描述的。
如图46的截面图4600所示，第一蚀刻和第二蚀刻分别如关于图14和图15所描述的来实施，以形成凹进的栅极电极104。由于栅极电极层1204的凹进表面1204r在栅极介电层110的顶面下方凹进，因此第一特征108a和第二特征108b是凸起而不是凹进。
如图47的截面图4700所示，第三蚀刻和第四蚀刻实施为分别去除：1)第一牺牲层1206(参见例如图46)；以及2)凹进的栅极电极104的侧面处的栅极介电层110。第三蚀刻和第四蚀刻可以例如如关于图16和图17所描述的来实施。
如图48的截面图4800所示，硅化物层310形成在凹进的栅极电极104上。硅化物层310可以例如通过自对准硅化物工艺和/或一些其他合适的硅化物形成工艺来形成。
如图49的截面图4900所示，第二ILD层306b和接触通孔308如关于图24所描述的来形成。
虽然参考方法的各种实施例描述了图44-图49，但是应该理解的是，图44-图49所示的结构不限于该方法，而是可以独立于该方法之外。虽然图44-图49描述为一系列动作，但是应该理解的是，在其他实施例中，动作的顺序可以改变。虽然图44-图49示出和描述为一组特定的动作，但是在其他实施例中可以省略所示出和/或描述的一些动作。另外，在其他实施例中可以包括未示出和/或描述的动作。
参考图50，提供了图36-图49的方法的一些实施例的框图。
在5002，去除位于衬底上面的伪结构，以形成凹进，其中凹进位于源极/漏极区之间。参见例如图36和图37或者图44。
在5004，栅极介电层沉积为作为凹进的衬垫和部分地填充凹进。参见例如图38或者图44。
在5006，多层薄膜沉积为填充栅极介电层上方的其余凹进，并且包括栅极电极层、位于栅极电极层上方的第一牺牲层、和位于第一牺牲层上方的第二牺牲层。参见例如图38或者图44。
在5008，平坦化实施至多层薄膜中，其中平坦化停止在第一牺牲层上，并且去除凹进的侧面处的第二牺牲层。参见例如图39或者图45。
在5010，第一蚀刻实施至第一牺牲层和第二牺牲层中，以去除凹进的侧面处的第一牺牲层，并且去除或者薄化凹进上方的第二牺牲层，其中第二牺牲层用作掩模，以保护下面的第一牺牲层的部分。参见例如图40或者图46。
在5012，第二蚀刻实施至栅极电极层中，以在凹进中形成栅极电极，其中第二蚀刻停止在第一牺牲层和栅极介电层上，并且其中第一牺牲层用作掩模，以保护下面的栅极电极层的部分。参见例如图40或者图46。在一些实施例中，第一蚀刻和/或第二蚀刻通过干蚀刻来实施。在一些实施例中，第一蚀刻和第二蚀刻通过在通用工艺室中的通用干蚀刻工艺来实施。
在5014，一系列附加蚀刻实施为去除位于栅极电极上方的第一牺牲层和栅极电极的侧面处的栅极介电层。参见例如图41或者图47。在一些实施例中，一系列蚀刻通过湿蚀刻来实施。
在5016，硅化物层形成在栅极电极上。参见例如图42或者图48。
在5018，接触通孔分别形成在硅化物层和源极/漏极区上。参见例如图43或者图49。
虽然图50的框图5000在此示出和描述为一系列动作或者事件，但是应该理解的是，这样的动作或者事件的示出顺序不应以限制性的意义来解释。例如，除了本文示出和/或描述的那些动作或者事件之外，一些动作可以以不同的顺序发生和/或与其他动作或者事件同时发生。另外，可能不需要用全部示出的动作来实现本文描述的一个或者多个方面或者实施例，并且本文描述的一个或者多个动作可以在一个或者多个单独的动作和/或阶段中执行。
在一些实施例中，本发明提供了一种半导体器件，包括：衬底；一对源极/漏极区，位于衬底中；栅极介电层，位于衬底上面；以及栅极电极，凹进至栅极介电层的顶部中，并且横向地位于源极/漏极区之间，其中，栅极电极的顶面分别在栅极电极的相对侧上具有第一边缘和第二边缘，其中，栅极电极的厚度从第一边缘至第二边缘基本均匀，并且其中，栅极电极分别在第一边缘和第二边缘处具有一对特征。在一些实施例中，特征是倒置的圆角。在一些实施例中，特征是向上的凸起。在一些实施例中，特征是凹形的凹进。在一些实施例中，该对特征包括分别具有第一截面轮廓和第二截面轮廓的第一特征和第二特征，其中，第一截面轮廓是第二截面轮廓的镜像。在一些实施例中，特征是以闭合路径围绕栅极电极的顶面横向地延伸的共同特征的不同区域。在一些实施例中，栅极电极凹进至衬底的顶部中，并且通过栅极介电层与衬底分隔开。在一些实施例中，衬底限定向上凸出的鳍部，其中栅极电极围绕在鳍部的顶部周围。
在一些实施例中，本发明提供了一种IC，包括：衬底；一对源极/漏极区，位于衬底中；栅极电极，横向地位于源极/漏极区之间，其中，栅极电极的顶部具有以闭合路径沿着栅极电极的周缘横向地延伸的特征，其中，特征具有分别位于栅极电极的相对侧上的第一区段和第二区段，其中，栅极电极的顶部从第一区段至第二区段基本平坦，并且其中，特征是凸起或者凹陷；以及栅极介电层，从栅极电极的侧壁至栅极电极的底面围绕在栅极电极的底部周围。在一些实施例中，特征是向上凸出的凸起。在一些实施例中，特征是从栅极电极的顶面至栅极电极的侧壁以减小的斜度向下弯曲的倒置的角。在一些实施例中，特征是凹进。在一些实施例中，IC还包括：ILD层，位于衬底和源极/漏极区上面，其中，栅极电极凹陷至ILD层的顶部中，其中，栅极介电层将栅极电极与衬底和ILD层的侧壁分隔开。在一些实施例中，栅极电极凹陷至衬底的顶部中，使得栅极电极的底面位于衬底的顶面下方。
在一些实施例中，本发明提供了一种用于形成半导体器件的方法，包括：形成位于衬底上面的凹进；沉积栅极介电层，该栅极介电层作为凹进的衬垫，并且部分地填充凹进；沉积多层薄膜，该多层薄膜填充栅极介电层上方的凹进的其余部分，并且包括栅极电极层、位于栅极电极层上方的第一牺牲层、以及位于第一牺牲层上方的第二牺牲层；实施平坦化至第二牺牲层中，平坦化停止在第一牺牲层上，并且去除凹进的侧面处的第二牺牲层；实施第一蚀刻至第一牺牲层和第二牺牲层中，以去除凹进的侧面处的第一牺牲层；以及实施第二蚀刻至栅极电极层中，第二蚀刻使用第一牺牲层作为掩模，以去除凹进的侧面处的栅极电极层，并且在凹进中形成位于第一牺牲层下面的栅极电极。在一些实施例中，第一蚀刻和第二蚀刻通过通用的干蚀刻工艺来实施。在一些实施例中，第一蚀刻是对第一牺牲层和第二牺牲层具有基本相同的蚀刻速率的非选择性蚀刻，并且其中，第二蚀刻是相对于第一牺牲层而言对栅极电极层具有高蚀刻速率的选择性蚀刻。在一些实施例中，还包括：在第二蚀刻之后实施第三蚀刻至第一牺牲层中，以从栅极电极的顶部去除第一牺牲层；以及实施第四蚀刻，以去除凹进的侧面处的栅极介质层。在一些实施例中，第三蚀刻和第四蚀刻通过使用相同的蚀刻剂进行通用的湿蚀刻工艺来实施。在一些实施例中，凹进的形成包括实施蚀刻至衬底中，以在衬底中形成凹进。
根据本申请的实施例，提供了一种半导体器件，包括：衬底；一对源极/漏极区，位于衬底中；栅极介电层，位于衬底上面；以及栅极电极，凹进至栅极介电层的顶部中，并且横向地位于源极/漏极区之间，其中，栅极电极的顶面分别在栅极电极的相对侧上具有第一边缘和第二边缘，其中，栅极电极的厚度从第一边缘至第二边缘基本均匀，并且其中，栅极电极具有分别处于第一边缘和第二边缘处的一对特征。在一些实施例中，其中，特征是倒置的圆角。在一些实施例中，其中，特征是向上的凸起。在一些实施例中，其中，特征是凹形的凹进。在一些实施例中，其中，一对特征包括分别具有第一截面轮廓和第二截面轮廓的第一特征和第二特征，并且其中，第一截面轮廓是第二截面轮廓的镜像。在一些实施例中，其中，特征是以闭合路径围绕栅极电极的顶面横向地延伸的共同特征的不同区域。在一些实施例中，其中，栅极电极凹进至衬底的顶部中，并且通过栅极介电层与衬底分隔开。在一些实施例中，衬底限定向上凸出的鳍部，并且其中，栅极电极围绕在鳍部的顶部周围。
根据本申请的另一个实施例，提供了一种集成电路，包括：衬底；一对源极/漏极区，位于衬底中；栅极电极，横向地位于源极/漏极区之间，其中，栅极电极的顶部具有以闭合路径沿着栅极电极的周缘横向地延伸的特征，其中，特征具有分别位于栅极电极的相对侧上的第一区段和第二区段，其中，栅极电极的顶部从第一区段至第二区段基本平坦，并且其中，特征是凸起或者凹陷；以及栅极介电层，从栅极电极的侧壁至栅极电极的底面围绕在栅极电极的底部周围。在一些实施例中，其中，特征是向上凸出的凸起。在一些实施例中，其中，特征是从栅极电极的顶面至栅极电极的侧壁以减小的斜度向下弯曲的倒置的角。在一些实施例中，其中，特征是凹进。在一些实施例中，集成电路还包括：层间介电(ILD)层，位于衬底和源极/漏极区上面，其中，栅极电极凹陷至层间介电层的顶部中，并且其中，栅极介电层将栅极电极与衬底和层间介电层的侧壁分隔开。在一些实施例中，栅极电极凹陷至衬底的顶部中，使得栅极电极的底面位于衬底的顶面下方。
根据本申请的又一个实施例，提供了一种用于形成半导体器件的方法，方法包括：形成位于衬底上面的凹进；沉积栅极介电层，栅极介电层作为凹进的衬垫，并且部分地填充凹进；沉积多层薄膜，多层薄膜填充栅极介电层上方的凹进的其余部分，并且包括栅极电极层、位于栅极电极层上方的第一牺牲层、以及位于第一牺牲层上方的第二牺牲层；实施平坦化至第二牺牲层中，平坦化停止在第一牺牲层上，并且去除凹进的侧面处的第二牺牲层；实施第一蚀刻至第一牺牲层和第二牺牲层中，以去除凹进的侧面处的第一牺牲层；以及实施第二蚀刻至栅极电极层中，第二蚀刻使用第一牺牲层作为掩模，以去除凹进的侧面处的栅极电极层，并且在凹进中形成位于第一牺牲层下面的栅极电极。在一些实施例中，第一蚀刻和第二蚀刻通过通用的干蚀刻工艺来实施。在一些实施例中，第一蚀刻是对第一牺牲层和第二牺牲层具有基本相同的蚀刻速率的非选择性蚀刻，并且其中，第二蚀刻是相对于第一牺牲层而言对栅极电极层具有高蚀刻速率的选择性蚀刻。在一些实施例中，用于形成半导体器件的方法还包括：在第二蚀刻之后实施第三蚀刻至第一牺牲层中，以从栅极电极的顶部去除第一牺牲层；以及实施第四蚀刻，以去除凹进的侧面处的栅极介质层。在一些实施例中，第三蚀刻和第四蚀刻通过使用相同的蚀刻剂进行通用的湿蚀刻工艺来实施。在一些实施例中，凹进的形成包括实施蚀刻至衬底中，以在衬底中形成凹进。
前面概述了若干实施例的特征，使得本领域的技术人员可以更好地理解本公开的各个方面。本领域的技术人员应该理解，他们可以容易地使用本公开作为用于设计或修改用于执行与本公开相同或类似的目的和/或实现相同或类似优点的其他工艺和结构的基底。本领域的技术人员还应该意识到，这种等效结构不背离本公开的精神和范围，并且可以进行各种改变、替换和变更而不背离本公开的精神和范围。

Claims (10)

1.一种半导体器件，包括：
衬底；
一对源极/漏极区，位于所述衬底中；
栅极介电层，位于所述衬底上面；以及
栅极电极，凹进至所述栅极介电层的顶部中，并且横向地位于所述源极/漏极区之间，其中，所述栅极电极的顶面分别在所述栅极电极的相对侧上具有第一边缘和第二边缘，其中，所述栅极电极的厚度从所述第一边缘至所述第二边缘基本均匀，并且其中，所述栅极电极具有分别处于所述第一边缘和所述第二边缘处的一对特征。
2.根据权利要求1所述的半导体器件，其中，所述特征是倒置的圆角。
3.根据权利要求1所述的半导体器件，其中，所述特征是向上的凸起。
4.根据权利要求1所述的半导体器件，其中，所述特征是凹形的凹进。
5.根据权利要求1所述的半导体器件，其中，所述一对特征包括分别具有第一截面轮廓和第二截面轮廓的第一特征和第二特征，并且其中，所述第一截面轮廓是所述第二截面轮廓的镜像。
6.根据权利要求1所述的半导体器件，其中，所述特征是以闭合路径围绕所述栅极电极的所述顶面横向地延伸的共同特征的不同区域。
7.根据权利要求1所述的半导体器件，其中，所述栅极电极凹进至所述衬底的顶部中，并且通过所述栅极介电层与所述衬底分隔开。
8.根据权利要求1所述的半导体器件，其中，所述衬底限定向上凸出的鳍部，并且其中，所述栅极电极围绕在所述鳍部的顶部周围。
9.一种集成电路，包括：
衬底；
一对源极/漏极区，位于所述衬底中；
栅极电极，横向地位于所述源极/漏极区之间，其中，所述栅极电极的顶部具有以闭合路径沿着所述栅极电极的周缘横向地延伸的特征，其中，所述特征具有分别位于所述栅极电极的相对侧上的第一区段和第二区段，其中，所述栅极电极的所述顶部从所述第一区段至所述第二区段基本平坦，并且其中，所述特征是凸起或者凹陷；以及
栅极介电层，从所述栅极电极的侧壁至所述栅极电极的底面围绕在所述栅极电极的底部周围。
10.一种用于形成半导体器件的方法，所述方法包括：
形成位于衬底上面的凹进；
沉积栅极介电层，所述栅极介电层作为所述凹进的衬垫，并且部分地填充所述凹进；
沉积多层薄膜，所述多层薄膜填充所述栅极介电层上方的所述凹进的其余部分，并且包括栅极电极层、位于所述栅极电极层上方的第一牺牲层、以及位于所述第一牺牲层上方的第二牺牲层；
实施平坦化至所述第二牺牲层中，所述平坦化停止在所述第一牺牲层上，并且去除所述凹进的侧面处的所述第二牺牲层；
实施第一蚀刻至所述第一牺牲层和所述第二牺牲层中，以去除所述凹进的侧面处的所述第一牺牲层；以及
实施第二蚀刻至所述栅极电极层中，所述第二蚀刻使用所述第一牺牲层作为掩模，以去除所述凹进的侧面处的所述栅极电极层，并且在所述凹进中形成位于所述第一牺牲层下面的栅极电极。
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