KR20170053098A - 매립형 플래시 메모리용 질화물-프리 스페이서 또는 산화물 스페이서 - Google Patents

매립형 플래시 메모리용 질화물-프리 스페이서 또는 산화물 스페이서 Download PDF

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Abstract

일부 실시형태들에 있어서, 반도체 기판은 채널 영역에 의해 서로로부터 분리되는 제1 및 제2 소스/드레인 영역들을 포함한다. 채널 영역은 제1 소스/드레인 영역에 인접한 제1 부분과 제2 소스/드레인 영역에 인접한 제2 부분을 포함한다. 선택 게이트는 채널 영역의 제1 부분 위에서 이격되며, 선택 게이트 유전체에 의해 채널 영역의 제1 부분으로부터 분리된다. 메모리 게이트는, 채널 영역의 제2 부분 위에서 이격되고, 전하-트랩핑 유전 구조체에 의해 채널 영역의 제2 부분으로부터 분리된다. 전하-트랩핑 유전 구조체는, 선택 게이트 및 메모리 게이트의 이웃 측벽들을 서로로부터 분리하도록 메모리 게이트와 함께(alongside) 상향 연장된다. 산화물 스페이서 또는 질화물-프리 스페이서는, 상기 제2 소스/드레인 영역에 가장 가까운 전하-트랩핑 유전 구조체의 측벽 리세스 내에 배치된다.

Description

매립형 플래시 메모리용 질화물-프리 스페이서 또는 산화물 스페이서{NITRIDE-FREE SPACER OR OXIDE SPACER FOR EMBEDDED FLASH MEMORY}
본 발명은 본 발명은 매립형 플래시 메모리용 질화물-프리 스페이서 또는 산화물 스페이서에 관한 것이다.
플래시 메모리는 전기적으로 급속하게 소거 및 재프로그래밍될 수 있는 전자식 비휘발성 컴퓨터 저장 매체이다. 이는 매우 다양한 전자 디바이스 및 장비에 사용된다. 공통 타입의 플래시 메모리 셀들은 적층형 게이트 메모리 셀들 및 스플릿 게이트 메모리 셀들을 포함한다. 적층형 게이트 메모리 셀들과 비교하여, 스플릿 게이트 메모리 셀들은 더 높은 주입 효율을 가지며, 짧은 채널 효과에 대한 민감성이 작고, 과소거 면역력이 양호하다.
이에 따라서, 본 개시는 스플릿 게이트 플래시 메모리 셀을 포함하는 집적 회로에 관한 것이다. 일부 실시형태들에 있어서, 집적 회로는 채널 영역에 의해 서로로부터 분리되는 제1 및 제2 소스/드레인 영역들을 가지는 반도체 기판을 포함한다. 채널 영역은 제1 소스/드레인 영역에 인접한 제1 부분과 제2 소스/드레인 영역에 인접한 제2 부분을 포함한다. 선택 게이트는 채널 영역의 제1 부분 위에서 이격되며, 선택 게이트 유전체에 의해 채널 영역의 제1 부분으로부터 분리된다. 메모리 게이트는, 채널 영역의 제2 부분 위에서 이격되고, 전하-트랩핑 유전 구조체에 의해 채널 영역의 제2 부분으로부터 분리된다. 전하-트랩핑 유전 구조체는, 선택 게이트 및 메모리 게이트의 이웃 측벽들을 서로로부터 분리하도록 메모리 게이트와 함께(alongside) 상향 연장된다. 산화물 스페이서 또는 질화물-프리 스페이서는, 상기 제2 소스/드레인 영역에 가장 가까운 전하-트랩핑 유전 구조체의 측벽 리세스 내에 배치된다.
다른 실시형태들에 있어서, 본 개시는 스플릿 게이트 플래시 메모리 셀들의 쌍을 포함하는 집적 회로에 관한 것이다. 집적 회로는 공통 소스/드레인 영역과, 상기 공통 소스/드레인 영역으로부터 제1 및 제2 채널 영역들에 의해 각각 분리되는 제1 및 제2 개별 소스/드레인 영역들을 포함한다. 제1 및 제2 선택 게이트들은 상기 제1 및 제2 채널 영역들 위에서 각각 이격되며, 제1 및 제2 선택 게이트 유전체들에 의해 각각 상기 제1 및 제2 채널 영역들로부터 분리된다. 제1 및 제2 메모리 게이트들은 상기 제1 및 제2 채널 영역들 위에서 각각 이격되며, 전하-트랩핑 유전 구조체에 의해 상기 반도체 기판으로부터 분리된다. 상기 전하-트랩핑 유전 구조체는 상기 메모리 게이트들의 내부 측벽들로부터 상기 선택 게이트들의 외부 측벽들을 분리하도록 상기 제1 및 제2 선택 게이트들의 외부 측벽들을 따라 상향 연장된다. 산화물 스페이서 또는 질화물-프리 스페이서는, 상기 제1 또는 제2 개별 소스/드레인 영역에 가장 가까운 상기 전하-트랩핑 유전 구조체의 측벽 리세스 내에 배치된다.
또 다른 실시형태에서, 본 개시는 스플릿 게이트 메모리 디바이스의 형성 방법에 관한 것이다. 이 방법에서, 선택 게이트들의 쌍이 반도체 기판 위에 형성된다. 전하-트랩핑 층은 반도체 기판 위에 그리고 선택 게이트들의 외부 측벽들을 따라 형성된다. 메모리 게이트들은 전하-트랩핑 층 위에 형성된다. 메모리 게이트들은 선택 게이트들의 쌍의 외부 측벽들에 인접하며, 전하-트랩핑 층에 의해 선택 게이트들의 쌍의 외부 측벽들로부터 분리된다. 메모리 게이트 스페이서들은 메모리 게이트들의 외부 측벽들을 따라 형성된다. 메모리 게이트들 및 메모리 게이트 스페이서들에 의해 덮히지 않은 전하-트랩핑 층의 부분들은, 메모리 게이트 스페이서들의 외부 측벽들 아래의 전하-트랩핑 층 내에 측벽 리세스들을 남기도록 제거된다. 산화물 스페이서 또는 질화물-프리 스페이서는 그 후 메모리 게이트 스페이서들의 외부 측벽들을 따라 형성된다. 산화물 스페이서 또는 질화물-프리 스페이서는 전하-트랩핑 층 내의 측벽 리세스로 연장된다.
본 개시의 양태들은 첨부된 도면들과 함께 읽혀질 때 이하의 상세한 설명으로부터 가장 잘 이해된다. 산업에 있어서의 표준 관행에 따라, 다양한 특징부들이 축척비율대로 그려지는 것은 아니라는 점에 유의해야 한다. 사실상, 다양한 특징부들의 치수는 논의의 명료성을 위해 임의로 증가되거나 축소될 수도 있다.
도 1은 본 개시의 일부 실시형태들에 따른 스플릿 게이트 플래시 메모리의 쌍의 단면도를 나타낸다.
도 2는 스플릿 게이트 메모리 셀들을 형성하는 방법의 일부 실시형태들의 흐름도를 나타낸다.
도 3 내지 도 19는 스플릿 게이트 플래시 메모리 셀들을 형성하는 방법의 다양한 제조 단계들에서의 단면도의 일부 실시형태들을 나타낸다.
본 개시는 제공된 주제의 상이한 특징들을 구현하기 위한 많은 상이한 실시형태들, 또는 예들을 제공한다. 본 개시를 간소화하기 위해 구성요소 및 장치의 특정예가 이하에서 설명된다. 물론, 이들은 예일 뿐이며, 제한적인 것으로 의도되지는 않는다. 예를 들어, 후속하는 설명에서 제2 특징부 상에 또는 그 위에 제1 특징부를 형성하는 것은, 제1 특징부와 제2 특징부가 직접 접촉하여 형성되는 실시형태들을 포함할 수 있으며, 제1 특징부와 제2 특징부가 직접 접촉하지 않도록 제1 특징부와 제2 특징부 사이에 추가의 특징부들이 형성될 수 있는 실시형태들도 또한 포함할 수도 있다. 또한, 본 개시는 다양한 예에서 참조 번호 및/또는 문자들을 반복할 수도 있다. 이러한 반복은 간소화와 명료화를 위한 것이며, 그 자체로 논의되는 다양한 실시형태들 및/또는 구성들 사이의 관계에 영향을 주지는 아니다.
또한, "아래의", "아래쪽의", "하부의", "위의", "상부의" 등과 같은 공간적으로 상대적인 용어들이, 도면에 나타낸 하나의 요소 또는 특징부에 대한 또 다른 요소(들) 또는 특징부(들)의 관계를 논의하기 위해 설명의 편의상 여기에 사용될 수도 있다. 공간적으로 상대적인 용어들은 도면들에 도시된 배향 외에도 사용 중이거나 동작 중인 디바이스의 상이한 배향들을 포괄하도록 의도된다. 장치는 다른 방식으로 배향될 수도 있고(90도 회전되거나 기타의 배향), 여기서 사용된 공간적으로 상대적인 기술어(descrtiptor)는 그에 따라 유사하게 해석될 수도 있다.
현대의 집적 회로(IC)는 종종 단일 기판 또는 다이 상에 배치되는 논리 디바이스들 및 매립형 메모리를 포함한다. 이러한 IC에 포함되는 하나의 타입의 매립형 메모리는, 스플릿 게이트 플래시 메모리이다. 스플릿 게이트 메모리 셀은, 반도체 기판 내에 배치되며, 채널 영역에 의해 서로로부터 분리되는 소스 영역 및 드레인 영역을 포함한다. 선택 게이트(select gate; SG)는 드레인에 가장 가까운 채널 영역의 제1 부분 위에 배치되며, SG 유전체에 의해 채널 영역으로부터 분리된다. 메모리 게이트(memory gate; MG)는 SG의 측벽에 인접하게 그리고 소스에 가장 가까운 채널 영역의 제2 부분 위에 배치되며, 전하-트랩핑 유전체 층에 의해 채널 영역으로부터 분리된다. 다이 상의 논리 디바이스들의 형성 동안에 별도로 형성될 수 있는 질화물 스페이서는, 전하-트랩핑 유전체 층의 측벽을 따라 그리고 소스에 가장 가까운 채널 영역 위에 배치될 수 있다.
동작 동안에, SG는 채널 영역을 통하여 전류 흐름을 가능하게 하도록 활성화될 수 있다(예컨대, 네가티브 충전된 전자들의 스트림을 소스 및 드레인 영역들 사이에 흐르도록 함). SG가 활성화되는 동안에, 큰 포지티브 전압은 MG에 인가될 수 있어, 채널 영역으로부터 MG를 향하여 전자들을 끌어당긴다. 이러한 전자들의 일부는 전하-트랩핑 층에 머무르게 되어, 메모리 셀의 임계 전압(Vt)을 변경한다. 결과적인 Vt는 셀 내에 저장된 데이터 상태에 대응한다. 예컨대, 미리 정해진 양의 전하보다 많은 전하가 전하-트랩핑 층 상에 머무르면(예컨대, Vt의 크기가 일부 미리 정해진 Vt보다 더 크면), 셀은 제1 데이터 상태(예컨대, 논리 “0”)를 저장하도록 지칭되는 반면에, 미리 정해진 양의 전하보다 적은 전하가 전하-트랩핑 층 상에 머무르면(예컨대, Vt의 크기는 미리 정해진 Vt보다 작음), 셀은 제2 데이터 상태(예컨대, 논리 "1")를 저장하도록 언급된다. 셀에 적절한 바이어스 조건을 적용함으로써, 전자들은 셀에 대한 대응하는 데이터 상태들을 설정하기 위하여 전하-트랩핑 층 상에 배치(또는 전하-트랩핑 층으로부터 박리)될 수 있다. 이러한 방식으로, 데이터는 메모리 셀들에 기록되고 이러한 메모리 셀들로부터 판독된다.
불행하게도, 전하-트랩핑 유전체와 함께 배치되며 채널 영역 위에 배치된 질화물 스페이서는 전하 저장 및 제거 이상을 야기할 수 있다. 이러한 이상은 셀이 더욱 더 동작들을 판독하고 기록할 때 이들의 헤드를 더욱 더 크게 만드는 경향이 있다. 예컨대, 채널 영역 위에 질화물 스페이서의 존재로 인하여, 질화물 스페이서는, 특히 셀이 노화되고 셀 상에서 수행되는 더 많은 판독 및 기록 동작들을 가질 때, 전하를 바람직하지 않게 트랩시키고 예상된 값들로부터 셀의 Vt를 시프트시키는 경향이 있다.
본 개시는 스플릿 게이트 플래시 메모리 셀에 관한 것이며, 여기서 질화물-프리 스페이서 또는 산화물 스페이서 중 어느 하나가 전하-트랩핑에 비교적 영향을 받지 않고, 질화물-프리 스페이서 또는 산화물 스페이서는 소스에 가장 가까운 전하-트랩핑 층의 측벽 리세스 내에 삽입된다. 이에 따라, 이렇게 삽입된 스페이서는, 채널 영역의 외부 엣지 부분 바로 위에 전하-트랩핑 층의 측벽 리세스를 따라 연장될 수 있고, MG 측벽을 따라(또는 MG 스페이서 측벽을 따라) 상향 연장되어, 원하지 않는 전하-트랩핑을 제한한다. 일부 실시형태들에 있어서, 질화물 스페이서가 여전히 스플릿 게이트 플래시 메모리를 위하여 존재하면, 삽입된 스페이서는 효율적으로 질화물 측벽 스페이서를 밖으로 “푸시”하여, 질화물 스페이서는 채널 영역 위에 더 이상 존재하지 않는다. 이러한 방식으로, 질화물-프리 스페이서 또는 산화물 스페이서는 원하지 않는 트랩된 전하를 제한하고, 긴 시간 기간에 걸쳐 플래시 메모리 셀에 양호한 성능을 제공한다.
도 1은 반도체 기판(108) 상에 배치된 스플릿 게이트 메모리 셀들의 쌍을 포함하는 직접 회로(100)의 일부 실시형태들의 단면도를 나타낸다. 스플릿 게이트 메모리 셀의 쌍은, 제1 및 제2 메모리 셀들(102a, 102b)을 포함하며, 이러한 제1 및 제2 메모리 셀들(102a, 103b)은 개별 데이터 상태들을 저장하도록 구성되고, 대칭축(103)을 중심으로 일반적으로 서로의 미러 이미지들을 가진다. 통상, 집적 회로(100)는 이러한 메모리 셀들을 수십, 수천, 수백만, 수십억 개 등을 포함하지만, 단일 쌍만이 간략화 및 이해의 명료화를 위하여 예시된다.
제1 및 제2 메모리 셀들(102a, 102b)은 각각 제1 및 제2 개별 소스 영역들(104a, 104b) 그리고 상기 제1 및 제2 메모리 셀들 사이에서 공유되는 공통 드레인 영역(106)을 포함한다. 영역(106)이 “공통 드레인 영역”으로서 설명되고, 영역들(104a, 104b)이 “개별 소스 영역들”로서 설명되지만, 이러한 영역들의 기능성은, “공통 드레인(106)”이 공통 소스 영역으로서 동작할 수 있고, “개별 소스 영역(104a, 104b)”이 개별 드레인 영역들로서 동작할 수 있도록, 일부 동작 모드들 동안에 및/또는 일부 다른 구현들에서 뒤집힐 수도 있음을 이해하여야 한다. 이에 따라, “소스” 및 “드레인”이라는 용어는, 이점과 관련하여 교환될 수 있고, 일반적으로 “소스/드레인” 영역들로서 지칭될 수도 있다.
제1 및 제2 메모리 셀들(102a, 102b)은 또한 각각 제1 및 제2 선택 게이트들(110a, 110b)을 그리고 각각 제1 및 제2 메모리 게이트들(112a. 112b)을 포함한다. 제1 선택 게이트(110a) 및 제1 메모리 게이트(112a)는 제1 채널 영역(114a) 위에 배치되며, 이 제1 채널 영역(114a)은 제1 개별 소스 영역(104a) 및 공통 드레인 영역(106)을 분리한다. 제2 선택 게이트(110b) 및 제2 메모리 게이트(112b)는 제2 채널 영역(114b) 위에 배치되며, 상기 제2 채널 영역(114b)은 제2 개별 소스 영역(104b) 및 공통 드레인 영역(106)을 분리한다.
실리콘 이산화물 또는 하이-k 유전체 재료와 같은 선택 게이트 유전체(116a, 116b)는, 제1 및 제 2 선택 게이트들(110a, 110b) 아래에 배치되며, 반도체 기판(108)으로부터 제1 및 제 선택 게이트들을 분리한다. 전하-트래핑 유전 구조체(118a, 118b)는 반도체 기판(108)으로부터 제1 및 제2 메모리게이트들(112a, 112b)을 분리한다. 이에 따라서, 제1 및 제2 메모리 게이트(112a, 112b)는 전하-트랩핑 유전 구조체(118a, 118b)의 상부 표면에 대응하는 레지(ledge) 상에 배치된다. 전하-트랩핑 유전 구조체(118a, 118b)는 또한 제1 선택 게이트(110a)의 이웃 측벽들 사이에서 그리고 제2 선택 게이트(110b) 및 제2 메모리 게이트(112b)의 이웃 측벽들 사이에서 수직 상향으로 연장될 수 있어, 이들 사이를 격리시킨다.
일부 실시형태들에 있어서, 전하-트랩핑 유전 구조체(118a, 118b)는, 2개의 유전체 층(117, 121)[예컨대, 산화물 층들] 사이에 개재된 전하-트랩핑 층(119)[예컨대, 질화물 층 또는 랜덤하게 배치된 구형 실리콘 도트들의 층]을 포함한다. 제1 및 제2 메모리 셀(102a, 102b)의 동작 동안에, 유전체 층들(171, 121)은 전하-트랩핑 층(119)으로 그리고 전하-트랩핑 층(119)으로부터 전자 터널링을 촉진하도록 구성되어, 전하-트랩핑 층(119)은, 별개의 방식으로 스플릿 게이트 플래시 메모리 셀들(102a, 102b) 내에 저장되는 상이한 데이터 상태들에 대응하는 스플릿 게이트 플래시 메모리 셀들(102a, 102b)의 임계 전압을 변경하는 트랩된 전자들을 유지할 수 있다.
메모리 게이트 측벽 스페이서들(120a, 120b)은 전하-트랩핑 유전 구조체(118a, 118b)의 상부 표면에 의해 형성된 레지들의 외부 엣지들 상에 배치된다. 일부 실시형태들에 있어서, 메모리 게이트 측벽 스페이서들(120a, 120b)는 제1 내부 메모리 게이트 스페이서(122)들 그리고 제2 외부 메모리 게이트 스페이서(124)들을 포함한다. 제1 메모리 게이트 스페이서(122)들은 제1 및 제2 메모리 게이트(112a, 112b)의 레지들 상에 배치되며, 제1 및 제2 메모리 게이트들(112a, 112b)의 외부 측벽들을 따라 연장된다. 제2 메모리 게이트 스페이서(124)들은 전하-트랩핑 유전 구조체(118a, 118b) 상에 배치되며, 제1 메모리 게이트 스페이서들(122)의 외부 측벽들을 따라 연장된다.
질화물-프리 스페이서 또는 산화물 스페이서(126a, 126b)는 전하-트랩핑 유전 구조체(118a, 118b)의 측벽 리세스들 내에 형성되고, 개별 소스 영역들(104a, 104b)에 가장 가까운 채널 영역(114a, 114b)의 외부 엣지 위의 제2 메모리 게이트 스페이서(124)들의 외부 측벽을 따라 상향 연장될 수 있다. 질화물-프리 스페이서 또는 산화물 스페이서(126a, 126b)의 재료는 또한 선택 게이트들(110a, 110b)[도면 부호 128a, 128b 참조]을 따라 배치될 수 있고, SG 유전체들(116a, 116b) 내의 측벽 리세스로 연장될 수 있다. 질화물-프리 또는 산화물 스페이서(126, 126b)는 메모리 게이트 측벽 스페이서들(120a, 120b)에서 제1 높이를 그리고 제1 및 제2 개별 소스 영역들(104a, 104b)에 가까워 질수록 감소된 제2 높이를가지도록 테이퍼링되는 상부 표면을 각각 가질 수 있다.
실리콘 질화물(예컨대, Si3N4) 또는 실리콘 산질화물(SiOxNy) 등으로 제조되는 질화물 측벽 스페이서들(130a, 130b)은 질화물-프리 또는 산화물 스페이서들(126a, 126b)의 외부 측벽들을 따라 연장될 수 있다. 실리콘 이산화물 또는 로우-k 유전체 재료와 같은 층간 유전체(ILD)(132)는, 구조체 위에 배치되고, 컨택트(134)들은 개별 소스 영역들(104a, 104b) 및 공통 드레인 영역(106)의 상부 영역 상의 실리사이드 영역(136)과 접촉하도록 ILD 층(132)을 통하여 하향 연장된다.
채널 영역들(114a, 114b)의 엣지 부분 위에 산화물 스페이서 층 또는 질화물-프리 스페이서(126a, 126b)를 배치함으로써, 스페이서들(126a, 126b)는 질화물 측벽 스페이서들(130a, 130b) 밖으로 “푸시”하고, 이는 질화물 측벽 스페이서들(130a, 130b)로 인한 바람직하지 않은 전하-트랩을 제한한다. 이에 따라서, 메모리 셀들(102a, 102b)의 수명에 대한 Vt 저하는 제한된다.
도 2를 참조하면, 집적 회로를 제조하기 위한 방법(200)의 일부 실시형태들의 흐름도가 제공된다.
단계 202에서, 선택 게이트들의 쌍이 반도체 기판 위에 형성된다.
단계 204에서, 전하-트래핑 층은 선택 게이트들의 쌍 위에 그리고 반도체 기판 위에 형성된다. 메모리 게이트 층은 그 후 전하-트랩핑 층 위에 형성된다.
단계 206에서, 제1 메모리 게이트 스페이서 층은 메모리 게이트 층 위에 컨포멀하게 형성된다. 단계 208에서, 제1 메모리 게이트 스페이서 층 및 메모리 게이트 층은, 메모리 게이트 프리커서들 및 제1 메모리 게이트 스페이서들을 구축하기 위하여 에치 백된다. 메모리 게이트 프리커서들은, 선택 게이트들의 쌍의 외부 측벽들을 따라 그리고 선택 게이트들의 이웃하는 측벽들 사이에 형성된다. 제1 메모리 게이트 스페이서들은 메모리 게이트 프리커서들 내의 레지들을 따라 배치되며, 여기서 레지들은 메모리 게이트 프리커서들의 외부 측벽들 상에 있다.
단계 210에서, 메모리 게이트 프리커서들은 전하-트랩핑 층의 측벽들을 노출시키고 그리고 선택 게이트들의 쌍의 외부 측벽들을 따라 메모리 게이트들을 형성하도록 리세싱된다.
단계 212에서, 제2 메모리 게이트 스페이서들은, 제1 메모리 게이트 스페이서들의 외부 측벽들을 따라 그리고 전하-트랩핑 층의 노출된 측벽들을 따라 형성된다.
단계 214에서, 잔여 메모리 게이트 재료는 이웃하는 선택 게이트들의 이웃하는 측벽들 사이로부터 제거된다.
단계 216에서, 메모리 게이트들 및 메모리 게이트 스페이서들에 의해 덮히지 않은 전하-트랩핑 층의 일부분들이 제거된다.
단계 218에서, 산화물 스페이서 또는 질화물-프리 스페이서는, 제2 메모리 게이트 스페이서들의 외부 측벽들을 따라 그리고 전하-트랩핑 층의 외부 측벽들을 따라 형성된다. 산화물 스페이서 또는 질화물-프리 스페이서는 제2 메모리 게이트 스페이서들 아래로 연장된다.
단계 220에서, 질화물 측벽 스페이서들은, 선택 게이트들의 내부 측벽들 그리고 산화물 또는 질화물-프리 스페이서의 외부 측벽들을 따라 형성된다.
단계 222에서, 이온 주입 동작은 소스/드레인 영역들을 형성하도록 수행된다. 예컨대 니켈 실리사이드와 같은 실리사이드 층은 소스/드레인 영역들 위에 형성된다.
단계 224에서, ILD 층은 구조체 위에 형성된다. 구조체는 그 후 평탄화되고, 컨택트들은 소스/드레인 영역들과 오믹 접촉하도록 ILD 층을 통하여 형성된다.
개시된 방법(200)이 일련의 동작들 또는 이벤트들로서 본 명세서에 예시되고 설명되지만, 이러한 동작들 또는 이벤트들의 예시 순서는 제한적인 의미로 해석되어서는 안된다는 것을 이해하여야 한다. 예컨대, 동일한 동작들이, 본 명세서에서 예시 및/또는 설명된 동작들 또는 이벤트들을 제외하고 다른 동작들 또는 이벤트들과 상이한 순서들로 및/또는 동시에 발생될 수 있다. 또한, 모든 예시된 동작들은 본 명세서에서의 설명의 하나 이상의 양태들 또는 실시형태들을 구현하도록 요청되지 않을 수 있고, 본 명세서에 묘사된 하나 이상의 동작들은 하나 이상의 별도의 동작들 및/또는 단계들로 수행될 수도 있다.
도 3 내지 도 19를 참조하면, 일부 실시형태들에 따른 스플릿 게이트 메모리 셀들의 쌍을 형성하는 방법의 단면도들이 제공된다. 도 3 내지 도 19를 방법 200과 관련하여 설명하였지만, 도 3 내지 도 19에 개시된 구조체들은 이러한 방법으로 제한되지 않음을 이해하여야 한다.
도 3은 동작 202에 대응하는 단면도 300의 일부 실시형태들을 나타낸다.
단면도 300에 도시된 바와 같이, 반도체 기판(108)이 제공된다. 선택 게이트 유전체 층(116’)은 반도체 기판(108) 상에 형성되고, 선택 게이트 층은 선택 게이트 유전체 층(116’) 위에 형성된다. 선택 게이트(select gate; SG) 하드 마스크(302a. 302b)는 그 후 선택 게이트 층 위에 형성되고, 선택 게이트들(110a, 110b)의 쌍을 형성하도록 사용 중인 SG 하드 마스크를 이용하여 에칭을 수행한다. 일부 실시형태들에 있어서, SG 하드 마스크(302a, 302b)는 리소그래픽 프로세스에 의해 형성되고, 여기서 포토레지스트 액층은 선택 게이트 층 위에서 회전되고, 포토레지스트는 리소그래피를 통하여 광에 선택적으로 노출된다. 노출된 레지스트는 그 후 현상되고, SG 하드 마스크(302a, 302b)를 구성하거나 또는 SG 하드 마스크(302a, 302b)를 구성하도록 질화물 층 또는 다른 층(들)을 패터닝하는데 사용될 수 있다.
반도체 기판(108)은 n-형 또는 p-형일 수 있고, 예컨대, Si 벌크 웨이퍼 또는 실리콘-온-인슐레이터(silicon-on-insulator; SOI) 웨이퍼와 같은 실리콘 웨이퍼일 수 있다. 만일 SOI 기판이 고품질 실리콘의 활성층을 포함하면, 이 활성층은 매립된 산화물 층에 의해 처리 웨이퍼로부터 분리된다. 선택 게이트 유전체 층(116’)은 실리콘 이산화물과 같은 산화물 또는 하이-k 유전체 재료일 수 있다. 선택 게이트들(110a, 110b)은 도핑된 폴리실리콘과 같은 도전성 재료로 제조된다. SG 하드 마스크들(302a, 303b)은 종종 질소를 포함하고, 일부 실시형태들에 있어서 실리콘 질화물일 수도 있다.
도 4는 동작 204에 대응하는 단면도 400의 일부 실시형태들을 나타낸다.
단면도 400에 도시된 바와 같이, 전하-트랩핑 층(118’)은 SG 하드 마스크들(302a, 302b)의 측벽들을 따라, 선택 게이트들(110a, 110b)의 측벽들을 따라, 그리고 SG 유전체 층(116’)의 측벽들을 따라, SG 하드 마스크들(302a, 302b)의 상부 표면 위에 형성된다. 메모리 게이트(MG) 층(112’)은 그 후 전하 트랩핑 층(118’)의 상부 표면들 및 측벽들 위에 형성된다.
일부 실시형태들에 있어서, 전하-트랩핑 층(118')은 플라즈마 강화 화학적 기상 증착(PECVD)에 의해 형성될 수 있다. 일부 실시형태들에 있어서, 전하-트래핑 층(118’)은 “ONO” 층으로 흔히 언급되는 3층 스택을 생성하도록 2개의 실리콘 이산화물 층들 사이에 개재되는 전하-트랩핑 실리콘 질화물층을 포함한다. 다른 실시형태들에 있어서, 전하-트래핑 층(118’)은 실리콘-리치 질화물막 또는 실리콘 나노 입자 도트들의 층, 또는 다양한 화학양론에서의 실리콘, 산화물, 및 질화물을 포함하는 임의의 막을 포함할 수 있으며, 이것들로 한정되지는 않는다. 일부 실시형태들에 있어서, MG 층(112’)이 예컨대 도핑된 폴리실리콘 또는 금속일 수 있다. MG 층(112’)은 예컨대 화학적 기상 증착(CVD) 또는 물리적 기상 증착(PDV)과 같은 증착 기술들에 의해 형성될 수 있다.
도 5 는 동작 206에 대응하는 단면도(500)의 일부 실시형태들을 나타낸다.
단면도 500에 도시된 바와 같이, 제1 메모리 게이트 스페이서 층(122’)은 메모리 게이트 층(112’)의 상부 표면들 및 측벽들 위에 형성된다. 제1 메모리 게이트 스페이서 층(122’)은 예컨대 실리콘 질화물로 제조된 컨포멀 층일 수 있다. 일부 실시형태들에 있어서, 제1 메모리 게이트 스페이서 층(122’)은, 플라즈마 강화 화학적 기상 증착(PECVD), 화학적 기상 증착(CVD) 또는 물리적 기상 증착(PVD)에 의해 형성될 수 있다.
도 6은 동작 208에 대응하는 단면도 600의 일부 실시형태들을 나타낸다.
단면도 600에 도시된 바와 같이, 제1 MG 스페이서(122)들은 메모리 게이트 프리커서들(112a', 112b')의 측벽들을 따라서 직접 형성된다. 일부 실시형태들에 있어서, 제1 메모리 게이트 스페이서(122)들은, 제1 MG 스페이서(122)들 및 메모리 게이트 프리커서들(112a'. 112b')을 형성하기 위하여 제1 메모리 게이트 스페이서 층(122’) 및 메모리 게이트 층(112’)을 에치 백하도록 이방성 에칭(602)을 수행함으로써 형성된다.
도 7은 동작 210에 대응하는 단면도(700)의 일부 실시형태들을 나타낸다.
단면도 700에 도시된 바와 같이, 제2 에칭(702)은 메모리 게이트 프리커서들(112a'. 112b')을 리세싱하도록 수행되어, 메모리 게이트들(112a. 112b)를 형성한다. 제1 메모리 게이트 스페이서(122)들은 제2 에칭(702) 동안에 메모리 게이트들(112a, 112b)의 상부 코너들을 보호한다. 일부 실시형태들에 있어서, 제2 에칭(702)는 건식 에천트(예컨대, RIE 에칭, 플라즈마 등) 또는 습식 에천트(예컨대, 플루오르화 수소산)를 이용하여 수행될 수도 있다. 제2 에칭(702)은 선택 게이트들(110a, 110b)의 높이 레벨과 실질적으로 동일한 높이 레벨까지 메모리 게이트 전구체들을 리세싱할 수도 있다. 제2 에칭(702)에 사용되는 에천트는, 전하-트랩핑 층(118')을 손상시키기 않기 위하여, 전하-트랩핑 층(118')에 대하여 크게 선택적일 수도 있다.
도 8은 동작 212에 대응하는 단면도(800)의 일부 실시형태들을 나타낸다.
단면도 800에 도시된 바와 같이, 제2 MG 스페이서(124)들은, 제1 메모리 게이트 스페이서(122)들의 외부 측벽들 상에 직접 그리고 전하-트랩핑 층(118’) 위에 직접 형성된다. 제2 MG 스페이서(124)들은 제1 MG 스페이서(122)들의 외부 측벽들을 따라 연장된다. 일부 실시형태들에 있어서, 제2 메모리 게이트 스페이서(124)들은 제2 MG 스페이서(124)들을 형성하기 위하여 전체 구조체 위에 질화물 층을 퇴적하고 이방성 에칭을 수행함으로써 형성된다. 일부 실시형태들에 있어서, 제2 MG 스페이서(124)들은 실리콘 질화물을 포함한다. MG 스페이서들의 재료는 또한 메모리 게이트들(112a, 112b) 위에 그리고 전하-트랩핑 유전층(118’)의 노출된 측벽들 상에 존재할 수도 있다.
도 9 및 도 10은 동작 214에 대응하는 단면도들 900, 1000의 일부 실시형태들을 나타낸다.
단면도 900(도 9 참조)에 도시된 바와 같이, 마스크(904)는 구조체 위에 패터닝되고, 사용 중인 마스크(904)를 이용하여, 제3 에칭(902)은 이웃하는 선택 게이트들(110a, 110b) 사이로부터 잔여 MG 재료를 제거하도록 수행되어, 도 10의 구조체가 형성된다. 다양한 실시형태들에 있어서, 제3 에칭(902)에 사용되는 에천트는 건식 에천트(예컨대, RIE 에칭, 플라즈마 에칭 등) 또는 습식 에천트(예컨대, 플루오르화 수소산)일 수도 있다.
도 10 및 도 11은 동작 216에 대응하는 단면도들 1000, 1100의 일부 실시형태들을 나타낸다.
단면도 1000(도 10 참조)에 도시된 바와 같이, 마스크(904)가 제거되었고, 제4 에칭(1002)이 그 후에 전하-트랩핑 층(118')의 노출된 부분들[즉, 메모리 게이트들(112a, 112b)에 의해 덮히지 않고 그리고 제1 및 제2 MG 스페이서들(122, 124)에 의해 덮히지 않는 전하-트랩핑 층(118’)의 부분들]을 제거하도록 수행된다. 일부 실시형태들에 있어서, 제4 에칭(1002)은 건식 에천트(예컨대, RIE 에칭, 플라즈마 에칭 등) 또는 습식 에천트(예컨대, 플루오르화 수소산)을 이용하여 수행되어, 도 11의 구조체를 형성한다.
도 11로부터 알 수 있는 바와 같이, 제4 에칭(1002)은 반도체 기판(108)의 상부 표면을 노출시키기 위하여 전하-트랩핑 유전체 층(118')의 일부분들 제거할 수도 있다. 제4 에칭(1002)은 또한 전하 트랩핑 유전 구조체(118a, 118b) 내에 외부 측벽 리세스들(1102)을 형성할 수도 있다. 이러한 외부 측벽 리세스들(1102)은 둥근 단면 프로파일 또는 오목한 단면 프로파일을 가질 수도 있다. 일부 실시형태들에서, 제4 에칭(1002)은 또한 SG 유전체(116a, 116b) 내에 내부 측벽 리세스들(1104)을 형성할 수도 있다. 이러한 측벽 리세스들이 상부 구조체들을 언더 컷하는 언더 컷의 양은 폭넓게 변할 수도 있다. 예컨대, 일부 실시형태들에서, 외부 측벽 리세스들(1102)는 제1 MG 스페이서(122)들 바로 아래에서 종단되는 최내측 표면을 가질 수도 있지만, 다른 실시형태들에서, 외부 측벽 리세스들(1102)은 제2 MG 스페이서들(124) 바로 아래에서 종단하는 최내측 표면을 가질 수도 있다.
도 12는 동작 218에 대응하는 단면도 1200의 일부 실시형태들을 나타낸다.
도 12에 도시된 바와 같이, 산화물 스페이서 층 또는 질화물-프리 스페이서 층(126’)은 구조체 위에 형성된다. 산화물 스페이서 층 또는 질화물-프리 스페이서 층(126')은 내부 및 외부 측벽 리세스들(1102, 1104)를 완전히 또는 부분적으로 충전하는 컨포멀 층일 수 있다. 일부 실시형태들에 있어서, 산화물 스페이서 층은, 실리콘 이산화물로 제조되며, 화학적 기상 증착(CVD), 플라즈마 기상 증착(PVD), 스핀 온 기술, 또는 기타 적절한 기술에 의해 형성된다. 질화물-프리 스페이서 층은 질화물의 부재를 나타내는 유전체 층이다.
도 13은 동작 218에 대응하는 단면도 1300의 일부 실시형태들을 나타낸다.
도 13에 도시된 바와 같이, 제5 에칭(1302)은 제2 MG 스페이서(124)들의 외부 측벽들을 따라 산화물 스페이서 또는 질화물-프리 스페이서(126a, 126b)를 형성하도록 수행된다. 제5 에칭은 또한 선택 게이트(110a, 110b)의 내부 측벽 상에 산화물 스페이서들 또는 질화물-프리 스페이서들(128a, 128b)를 남겨 둘 수도 있다. 일부 실시형태들에서, 제5 에칭(1302)은 고도(highly) 수직 플라즈마 에칭과 같은 이방성 에칭이다.
도 14는 동작 220에 대응하는 단면도 1400의 일부 실시형태들을 나타낸다.
단면도 1400에 도시된 바와 같이, 질화물 스페이서 재료(130’)는 구조체 위에 형성된다. 일부 실시형태들에 있어서, 측벽 스페이서 재료(130’)는 실리콘 질화물일 수 있다. 일부 실시형태들에 있어서, 질화물 스페이서 재료(130’)는 반도체 기판(108)의 논리 영역 상의 게이트 전극의 측벽들을 따라 형성된 측벽 스페이서와 동시에 형성된다. 논리 영역은 메모리 영역으로부터 분리될 수 있고, 여기서 스플릿 게이트 메모리 디바이스가 형성된다.
도 15는 동작 220에 대응하는 단면도 1500의 일부 실시형태들을 나타낸다.
단면도 1500에 도시된 바와 같이, 질화물 스페이서 재료(130’)는 산화물 스페이서 층 또는 질화물-프리 스페이서 층(126)의 외부 측벽들을 따라 연장되는 질화물 측벽 스페이서들(130a, 130b)을 형성하도록 에칭된다. 소스/드레인 영역들 사이의 채널 영역 위에 산화물 스페이서들 또는 질화물-프리 스페이서들(126a, 126b)을 배치함으로써, 스페이서들(126a, 126b)은 질화물 측벽 스페이서(130a, 130b)를 밖으로 “푸시”하여, 최종적인 디바이스에서의 원하지 않는 전하-트랩핑을 제한한다.
도 16은 동작 222에 대응하는 단면도 1600의 일부 실시형태들을 나타낸다.
단면도 1600에 도시된 바와 같이, 이온 주입(1602)은 반도체 기판(108) 내의 개별 소스 영역들(104a, 104b) 및 공통 드레인 영역(106)을 형성하도록 수행된다. 실리사이드 층(136)은, 개별 소스 영역들과 공통 드레인 영역에 대한 오믹(ohmic) 접속을 용이하게 하기 위하여 개별 소스 영역들(104a, 104b) 그리고 공통 드레인 영역(106) 위에 형성된다. 대안적으로, 이온 주입보다는, 개별 소스 영역들(104a. 104b) 및 공통 드레인 영역(106)은 구조체 위에 크게 도핑된 층을 형성함으로써 형성될 수 있고, 도펀트들은 개별 소스 영역들(104a, 104b) 및 공통 드레인 영역(106)을 형성하도록 크게 도핑된 층으로부터 기판으로 외부 확산될 수 있다. 일부 실시형태들에 있어서, 개별 소스 영역들(104a, 104b) 및 공통 드레인 영역(106)은, 질화물 스페이서들(130a, 130b) 또는 질화물-프리 또는 산화물 스페이서들(126, 128)의 엣지들에 자기 정렬된다.
도 17은 동작 224에 대응하는 단면도 1700의 일부 실시형태들을 나타낸다.
단면도 700에 도시된 바와 같이, 층간 유전체(ILD) 층(132), 예컨대 로우-k 재료는 실리사이드 층(136) 위의 공간들을 충전하고 워크피스를 덮도록 형성된다. 평탄화 프로세스는 또한 도 17 및 도 18에 도시된 바와 같이, CMP 면(1702)에 도달하도록 도 17의 구조체 상에서 수행된다.
도 18은 동작 224에 대응하는 단면도 1800의 일부 실시형태들을 나타낸다.
도 18에 도시된 바와 같이, 평탄화 프로세스는 선택 게이트들(110a, 110b); 메모리 게이트들(112a, 112b); 전하-트랩핑 유전 구조체(118a, 118b); 제1 메모리 게이트 스페이서(122)들; 및 제2 메모리 게이트 스페이서(124)들을 형성하도록 수행된다. 이러한 구조체들은 수평면(1702)에 따라서 평탄화된 상부 표면들을 가진다. 또한 도 17을 참조하고, 도 17은 평탄화가 수행되기 이전의 수평면(1702)을 나타낸다. 반도체 기판(108)의 상부 표면 위의 수평면(1702)의 간격은 구현에 따라서 폭넓게 변할 수 있다는 것에 적절히 주목한다. 예를 들어, 일부 다른 실시형태들에 있어서, 평탄화가 완료된 수평면(1702)은, 최종적으로 제조된 구조체에서 사용 중인 SG 하드 마스크들(302a, 302b)의 일부 또는 전체 부분들을 남겨 두면서, 예시된 것보다 더 높을 수 있다. 그러나, 다른 실시형태들에 있어서, 수평면(1702)은, 예컨대 평탄한 상부 표면을 가진 스페이서들(126a, 126b)을 남기기 위하여 스페이서들(126a, 126b)의 상부 부분들을 발생가능하게 제거하여, 즉 예시된 구조체들의 더 큰 부분들을 제거하여, 예시된 것 보다 더 낮을 수도 있다.
도 19는 동작 224에 대응하는 단면도 1900의 일부 실시형태들을 나타낸다.
단면도 1900에 도시된 바와 같이, 컨택트(134)들은 ILD 층(132)을 통하여 형성되고, 개별 소스 영역들(104a, 104b) 및 공통 드레인 영역(106)으로 연장된다. 일부 실시형태들에 있어서, 컨택트들(134)은 구리, 금, 또는 텅스텐과 같은 금속을 포함한다. 일부 실시형태들에 있어서, 컨택트들(134)은 ILD 층(132) 내에 개구들을 생성하기 위하여 패턴화된 에칭을 수행하고, 이어서 그 개구들을 금속으로 충전함으로써 형성된다.
이렇게 기재된 설명부에서, 뿐만 아니라 이하의 청구범위에서, “제1”. “제2”, “두 번째”, “제3” 등의 용어는 도면 또는 일련의 도면들의 상이한 엘리먼트들을 구별하도록 설명의 용이성을 위하여 사용되는 단지 포괄적인 식별자들이다는 것을 이해하여야 한다. 그 자체로, 이러한 용어들은, 임의의 임시적인 순서 또는 이러한 엘리먼트들에 대한 구조적 근사점을 암시하지 않고, 상이하게 예시된 실시형태들 및/또는 예시되지 않은 실시형태들에서의 대응하는 엘리먼트들을 설명하도록 의도되지도 않는다. 예컨대, 제1 도면과 관련하여 설명되는 “제1 유전체 층”은, 제2 도면과 관련하여 설명되는 “제1 유전체 층”과 반드시 대응되지 않을 수도 있고(예컨대, 제2 도면에서의 “제2 유전체 층”에 대응될 수도 있음), 예시되지 않은 실시형태에서의 “제1 유전체 층”에 반드시 대응되지 않을 수도 있다.
상기의 설명은, 당업자가 본 개시의 양태들을 더 잘 이해할 수 있도록 수 개의 실시형태들의 특징들을 약술한다. 당업자라면, 여기서 소개된 실시형태들과 동일한 목적을 달성하고 및/또는 동일한 이점을 달성하기 위하여 기타의 프로세스들 및 구조물들을 설계 또는 변경하기 위한 기초로서 본 개시를 용이하게 이용할 수 있다는 것을 인식하여야 한다. 당업자라면, 이러한 등가의 구성들이 본 개시의 사상과 범위로부터 벗어나지 않으며, 당업자가 본 개시의 사상과 범위로부터 벗어나지 않고 본원에서 다양한 변경, 대체, 및 변형을 행할 수 있다는 것을 또한 인식해야 한다.

Claims (10)

  1. 스플릿(split) 게이트 플래시 메모리 셀을 포함하는 집적 회로에 있어서,
    채널 영역에 의해 서로로부터 분리되는 제1 및 제2 소스/드레인 영역들을 포함하는 반도체 기판으로서, 상기 채널 영역은 상기 제1 소스/드레인 영역에 인접한 제1 부분과 상기 제2 소스/드레인 영역에 인접한 제2 부분을 포함하는 것인, 상기 반도체 기판과,
    상기 채널 영역의 제1 부분 위에서 이격되고, 선택 게이트 유전체에 의해 상기 채널 영역의 제1 부분으로부터 분리되는 선택 게이트와,
    상기 채널 영역의 제2 부분 위에서 이격되고, 전하-트랩핑(charge-trapping) 유전 구조체에 의해 상기 채널 영역의 제2 부분으로부터 분리되는 메모리 게이트와,
    상기 채널 영역의 제2 부분 바로 위에 그리고 상기 제2 소스/드레인 영역에 가장 가까운 상기 전하-트랩핑 유전 구조체의 측벽 리세스 내에 배치되는, 산화물 스페이서 또는 질화물-프리(nitride-free) 스페이서를 포함하는 집적 회로.
  2. 제1항에 있어서, 상기 전하-트랩핑 유전 구조체는, 상기 선택 게이트 및 메모리 게이트의 이웃 측벽들을 서로로부터 분리하도록 상기 메모리 게이트와 함께(alongside) 상향 연장되며, 상기 측벽 리세스에서 종단되기 이전에 레지(ledge)를 구축(establish)하기 위하여 상기 메모리 게이트의 측벽을 지나 측방으로 연장되는 것인 집적 회로.
  3. 제2항에 있어서,
    상기 레지 상에 배치되고, 상기 메모리 게이트의 측벽과 함께 상향 연장되는 메모리 게이트 측벽 스페이서를 더 포함하는 집적 회로.
  4. 제3항에 있어서, 상기 산화물 스페이서 또는 질화물-프리 스페이서는, 상기 메모리 게이트 측벽 스페이서의 외부 측벽을 따라 상향 연장되며, 상기 메모리 게이트 측벽 스페이서에서 제1 높이를 그리고 상기 제2 소스/드레인에 더 가까울수록 감소되는 제2 높이를 가지도록 테이퍼링되는 상부 표면을 가지는 것인 집적 회로.
  5. 제3항에 있어서, 상기 메모리 게이트 측벽 스페이서는, 상기 레지 상에 배치된 제1 내부 측벽 스페이서 및 상기 레지 상에 배치되며 상기 제1 내부 측벽 스페이서와 접촉하는 제2 외부 측벽 스페이서를 포함하는 것인 집적 회로.
  6. 제1항에 있어서, 전하 트랩핑 유전층은, 제1 유전층과 제2 유전층 사이에 개재되는 질화물 층을 포함하거나, 상기 전하 트랩핑 유전층은 제1 유전층과 제2 유전층 사이에 개재되는 구형(sphere-like) 실리콘 도트들의 층을 포함하는 것인 집적 회로.
  7. 제1항에 있어서, 상기 산화물 스페이서 또는 질화물-프리 스페이서는 실리콘 이산화물로 제조되며, 상기 측벽 리세스는 오목하거나 둥근 단면 프로파일을 가지는 것인 집적 회로.
  8. 제1항에 있어서, 상기 제2 소스/드레인 영역에 근접한 상기 산화물 스페이서의 외부 측벽을 따라 배치된 질화물 스페이서를 더 포함하는 집적 회로.
  9. 스플릿 게이트 플래시 메모리 셀들의 쌍을 포함하는 집적 회로에 있어서,
    공통 소스/드레인 영역과, 상기 공통 소스/드레인 영역으로부터 제1 및 제2 채널 영역들에 의해 각각 분리되는 제1 및 제2 개별 소스/드레인 영역들을 포함하는 반도체 기판과,
    상기 제1 및 제2 채널 영역들 위에서 각각 이격되며, 제1 및 제2 선택 게이트 유전체들에 의해 각각 상기 제1 및 제2 채널 영역들로부터 분리되는 제1 및 제2 선택 게이트들과,
    상기 제1 및 제2 채널 영역들 위에서 각각 이격되며, 전하-트랩핑 유전 구조체에 의해 상기 반도체 기판으로부터 분리되는 제1 및 제2 메모리 게이트들로서, 상기 전하-트랩핑 유전 구조체는 상기 메모리 게이트들의 내부 측벽들로부터 상기 선택 게이트들의 외부 측벽들을 분리하도록 상기 제1 및 제2 선택 게이트들의 외부 측벽들을 따라 상향 연장되는 것인, 상기 제1 및 제2 메모리 게이트들과,
    상기 제1 또는 제2 개별 소스/드레인 영역에 가장 가까운 상기 전하-트랩핑 유전 구조체의 측벽 리세스 내에 배치되는, 산화물 스페이서 또는 질화물-프리 스페이서를 포함하는 집적 회로.
  10. 스플릿 게이트 메모리 디바이스의 형성 방법에 있어서,
    반도체 기판 위에 선택 게이트들의 쌍을 형성하는 단계와,
    상기 반도체 기판 위에 그리고 상기 선택 게이트들의 외부 측벽들을 따라 전하-트랩핑 층을 형성하는 단계와,
    상기 전하-트랩핑 층 위에서 메모리 게이트들을 형성하는 단계로서, 상기 메모리 게이트들은, 상기 선택 게이트들의 쌍의 상기 외부 측벽들에 인접하며, 상기 선택 게이트들의 쌍의 외부 측벽들로부터 상기 전하-트랩핑 층에 의해 분리되는 것인, 상기 메모리 게이트들을 형성하는 단계와,
    상기 메모리 게이트들의 외부 측벽들을 따라 메모리 게이트 스페이서들을 형성하는 단계와,
    상기 메모리 게이트들 및 상기 메모리 게이트 스페이서들에 의해 덮히지 않고, 상기 메모리 게이트 스페이서들의 외부 측벽들 아래에서 상기 전하-트랩핑 층 내에 측벽 리세스들을 남겨 놓은 상기 전하-트랩핑 층의 일부분들을 제거하는 단계와,
    상기 메모리 게이트 스페이서들의 외부 측벽들을 따라 연장되며, 상기 전하-트랩핑 층 내의 상기 측벽 리세스들로 연장되는 산화물 스페이서들 또는 질화물-프리 스페이서들을 형성하는 단계를 포함하는 스플릿 게이트 메모리 디바이스의 형성 방법.
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