JP2009535800A - 不揮発性メモリデバイス - Google Patents
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Abstract
ソース領域およびドレイン領域、フィン本体、電荷トラップ積層、およびゲートを有する、半導体基板上のfinFETベース不揮発性メモリデバイスである。フィン本体は、接触部としてソース領域とドレイン領域との間に延在する。電荷トラップ積層は、フィン本体の一部を被覆し、ゲートは、フィン本体のこの位置で電荷トラップ積層を被覆する。フィン本体は、明確な結晶質表面およびこの結晶質表面の間の遷移ゾーンが欠如するフィン本体の外周の少なくとも3/4にわたり角部のない形状を有する。
Description
本発明は、不揮発性メモリ用途のデバイスに関するものである。同様に、本発明は、このデバイスの製造方法にも関するものである。さらに、本発明は、不揮発性メモリ用途のこのデバイスを有するメモリアレイに関するものであり、不揮発性メモリ用途のこのデバイスを有する半導体デバイスにも関するものである。
SONOS(二酸化ケイ素‐窒化ケイ素‐二酸化ケイ素‐シリコン)およびSHINOS(シリコン‐高誘電率膜‐窒化ケイ素‐二酸化ケイ素‐シリコン)メモリデバイス等の電荷トラップ不揮発性メモリデバイス(NVMデバイス)は、45nmノードおよびそれより小さいCMOS生成デバイスにおいてフラッシュメモリデバイスを可能にする適切な対象と考えられている。SONOSおよびSHINOSメモリデバイスは、比較的減少したプログラミングおよび消去電圧を示す。さらに、これらのデバイスは、埋設NVMデバイスの場合CMOSロジックを集積するのが比較的簡単である。
概してMOSFETデバイスに基づく平面NVMデバイスは、短チャネル効果により45nmノードを超えて拡張可能であることはほとんどない。当業者には既知であるように、デバイス特性の改良は、finFET構造の適用によって得られる。
finFETにおいて、絶縁層の上部に、(比較的狭い)シリコンライン(フィン)を、ソース領域とドレイン領域との間に形成し、チャネルとして作用する。次に、直線形状の制御ゲートを、フィンを横切るように形成する。薄いゲート酸化物フィルムによってフィンから分離し、制御ゲートは、(断面図では)側壁とフィンの頂面との両方に囲まれ、フィンは、フィンチャネル上のゲートによって比較的大きい電界効果を有する。
finFETベースNVMデバイスは、例えばONO積層(酸化シリコン‐窒化シリコン‐酸化シリコン)、または高誘電率材料から成る電荷トラップ積層、窒化シリコンから成る層、および二酸化シリコンから成る層のいずれかを有する。この電荷トラップ積層において、窒化シリコン層は、制御可能に電荷を保持するように構成する。
概して、電荷トラップ積層は、側壁およびシリコンフィンの頂面の両方を覆う。
SONOS不揮発性メモリおよび、概して電荷トラップ積層に基づく不揮発性メモリの品質は、チャネル領域に隣接した下部の酸化物層の厚さにより変化しやすい。下部の酸化物は通常、堆積により形成される酸化物層よりも良品質を有する成長酸化物である。概して、成長酸化物は、低密度欠陥、例えばピンホールがある。
それにも関わらず、酸化物の厚さのわずかな変化が、下部の酸化物を通過するトンネル電子に大きく影響を与える。様々なトンネリング機構(例えば、直接トンネリング、Fowler−Nordheim、修正Fowler−Nordheim)のトンネル電流は、下部の酸化物厚さに指数関数的な依存性を示すことが知られている。下部の酸化物のわずかな変化は、結果として窒化物層に注入する電荷を大きく変化させ、したがって、(プログラミングまたは消去に対する)閾値電圧が変化する。
電荷は、窒化物層において局在できるため、不揮発性メモリセル以外の下部酸化物の厚さ変化は、トラップ電荷の局所変化および閾値電圧の局所変化を導く。下部酸化物の厚さ変化が、チャネル領域上で均一でないとき、この結果、高い閾値電圧を有する部分的にプログラムされたセル面積および低い閾値電圧を有する残りの(プログラムされていない)セル面積となる。
明らかに、これは、finFET SONOSメモリデバイスの特徴に望ましくない効果を与え、下部の酸化物は、フィンの形成後に成長し、このフィンは、異なる結晶方位を持つエッジ(遷移ソーン)に面する多くの結晶を有する。この結果、局所的に異なる閾値電圧を有するプログラムされたチャネル領域ができる。すなわち、プログラムされた不揮発性メモリデバイスの準閾値電圧を下げ、大きく変化することがある(電気的な)プログラミングウィンドウ(窓)を作る。
本発明の目的は、電子的特性変化を小さくするfinFET不揮発性メモリデバイスを提供することである。
この目的は、請求項1に規定したfinFETベース不揮発性メモリデバイスによって達成される。
有利には、フィンの形、すなわち、コーナー(角)のない形状の結果として、フィン上に異なる結晶表層をほぼ持たない。基本的に、適合形状の結果、結晶面の間に端縁または遷移ゾーン等の不連続構造は起こらない。したがって、これらの遷移領域がないため、結晶配向性に対する下部酸化物の成長率依存性を排除できる。したがって、下部酸化物の成長率は、フィン表面上でほぼ均一になる。その結果、下部酸化物は、その厚さ変化(あるにしても)をほとんどなくし、したがって、電荷トラップ積層は、より均一なトンネリング特性を有することができる。
本発明の一態様において、フィン本体は二酸化ケイ素層の上に構成し、フィン本体に隣接する二酸化ケイ素層の表面を、陥凹レベルまで窪ませる。したがって、フィンに隣接した表面を窪ませることによって、電荷トラップ層により完全にフィン本体を覆うことが可能となる。
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本発明のさらなる態様において、陥凹レベルは、電荷トラップ層および上部絶縁層の厚さと同じまたはそれ以上とする。有利なことに、ゲートがフィン本体の周りの電荷トラップ積層を全て覆うため、不揮発性メモリデバイスのプログラミング能力は改良される。
本発明はまた、請求項7において定義したfinFET不揮発性メモリデバイスの製造方法にも関する。
本発明の一態様において、フィン本体の成形は、約850〜1000°Cの高温での水素環境における焼きなますステップを有する。焼きなまし処理は、有利なことに、表面の再構築を達成し、フィン本体のコーナー(角)のない形状を形成する。すなわち、フィンの再構築された(適合した)形状は、異なる結晶質の表面およびこれらの結晶質表面の間にある遷移ゾーンをなくす。
本発明のさらなる態様において、この方法は、フィン本体の下の絶縁層を完全に除去したレベルまで拡張したエッチングを行う。有利なことに、浮遊フィン本体が得られ、最高被覆率を提供する電荷トラップ積層材料によって完全にカプセル封入する。この実施形態において、電荷トラップ積層は、制御ゲートによって完全にカプセル封入し、その結果、続いて制御ゲートと電荷トラップ積層との間の最高カップリングが得られる。
したがって、フィン本体が独立している、finFET不揮発性メモリデバイスが得られる。
有利なことに、この実施形態は、電荷トラップ積層によってチャネル領域の最高被覆率を提供する。
同様に、この実施形態は、ゲートが電荷トラップ積層を包囲するため、電荷トラップ積層とゲートとの間に最高カップリングを生むことを可能にする。
本発明はまた、上述したfinFET不揮発性メモリデバイスを少なくとも1個有するメモリアレイに関する。
さらに、本発明は、上述したfinFET不揮発性メモリデバイスを少なくとも1個有する半導体デバイスに関する。
本発明の実施形態を、実施例により添付図面につき説明し、これら図面において対応する参照符号は対応する部分を示す。
図1は、finFETベース不揮発性メモリデバイスの実施形態のレイアウトを示す斜視図である。
finFET構造Fは、絶縁層、例えば二酸化ケイ素層、またはSOI(silicon on insulator:絶縁体上シリコン)ウエハから成るBOX(埋没酸化物)層2上に設けた単結晶シリコン層1に配置する。
finFET構造Fは、ソース(S)およびドレイン(D)領域3と、(比較的狭い)ラインまたはフィン4とを有し、このフィン4はソース領域とドレイン領域との間に位置してこれら領域を接続する。ソース(S)およびドレイン(D)領域3ならびにフィン領域4は、シリコン半導体材料により構成する。フィン領域4は、側壁部分および頂面部分を備えたほぼ矩形の断面を有する。
ゲート5を、ソースおよびドレイン領域3間で絶縁層2の上に配置し、フィン4の長さ方向Xにほぼ直交するY方向に、フィン4上に延在する。ゲート5は、メモリ素子として機能することができる電荷トラップ積層(図示せず)によってフィン4から分離する。
ゲート5は、適切なマスクをリソグラフィーで画定する堆積処理によって形成することができる。
ゲート材料は、ドープしたポリシリコンまたは金属のような任意の適切な材料とする。
第1断面は、フィン4の長さ方向Xに直交する方向(第1方向に直交する方向)であり、ゲート5の下方における電荷トラップ積層範囲を横切る、ラインA−Aによって画定する。第2断面は、フィン4の長手方向Xに直交し、一方のソース/ドレイン領域Sを横切る、ラインB−Bによって画定する。
第3断面は、フィン4の長さ方向Xに平行で、一方のソース/ドレイン領域S、フィン4および他方のソース/ドレイン領域Dを横切る、ラインC−Cによって画定する。
概して、ゲート5の下方におけるフィン4の長さは、30〜50nmであり、フィン4の幅は、概してその長さに等しいまたはそれより短い。
この実施例において、ゲート5は、薄層の線形形状物体として描いているが、フィン4の高さと比較してその高さ(Z方向)によって決まる、板状形状である。ゲートは、ラインA−Aに沿う方向に連続したラインではない。単独のフィン4との組み合わせで機能するように単に構成しただけである。
図2は、ゲートが位置する、図1に示すfinFETベース不揮発性メモリデバイスの従来技術のゲート部分における断面図である。
フィン4は、下部酸化物層6、電荷保持窒化ケイ素層7および上部絶縁層8を有する電荷トラップ積層によって覆う。
電荷トラップ積層6,7,8を、ゲート層5によって被覆する。
概して、第1または下部酸化物層6は、酸化処理によってフィン4の表面上に成長させる。窒化ケイ素層7および上部絶縁層は、その後のステップにおいて堆積する。
フィン4はほぼ矩形断面であり、比較的鋭い端縁およびコーナーを有する。概して、シリコンフィンに対して、上面は、配向性{100}の結晶面および、配向性{110}の側壁面であるが、フィンのコーナー(フィン4の長手方向端縁として延在するコーナー)は、2個の隣接した結晶面の間の遷移として画定されない。
フィンのシリコン表面における結晶配向性に下部酸化物層の成長率が依存することによって、下部酸化物がフィン上で成長するとき、異なる厚さに、上部および側壁面上で酸化物が成長し、したがって、下部酸化物層6の厚さ変化は、フィン4のコーナーで起こる。
上述したように、下部酸化物層の厚さ変化の結果、トンネル効果の確率および窒化物層への電荷注入の局部的変動が起こり、したがって、(プログラミングまたは消去のための)閾値電圧の変化を生ずる。
図3は、本発明による、finFETベース不揮発性メモリデバイスにおける、第1製造ステップ後のゲート部分の断面を示す。
フィン4は、SOI(シリコン・オン・インシュレータ:絶縁体上半導体)ウエハ上に形成する。従来技術と同様の方法により、矩形断面のフィン4を、SOIウエハの埋没酸化物2上に形成する。
矩形断面のフィン4の高さは、約50〜約100nmとする。矩形断面のフィン4の幅は、約10nm〜30nmとする。
オーバーエッチングにより、埋没酸化物2を、フィン4に対して窪ませる(陥凹レベルを矢印dで示す)ことに留意されたい。
図4は、本発明による、finFETベース不揮発性メモリデバイスの次の製造ステップ後における断面を示す。
下部酸化物の厚さ変化による悪影響を克服するため、本発明は、コーナー(角)のない形状である、フィン本体9を設ける、すなわち、少なくともフィン本体9にははっきりとした結晶面(表面層として現出する)およびこれら結晶面間の遷移ゾーンがほとんどないような適合形状をとる、フィン本体9を設ける。
表面を再構築することにより、フィンの適合形状は、明確な結晶面およびこれら結晶面間の遷移ゾーンがないようにする。
基本的に、この適合形状は、丸みのある幾何学的形状(ジオメトリ)であり、結晶面間における端縁およびコーナー(角)等の不連続性を生じない。
フィン4の長さ方向Xに直交する断面において、丸みのあるフィン本体9は、円形または楕円形となる。
ブロック形状または矩形形状のフィン4における表面を、適合フィン本体9(すなわち、フィン4の端縁またはコーナーを丸め、丸み付けしたフィン本体9を形成する)への再構築は、(約850〜1000°Cの)高温で水素環境において焼きなます(アニール処理)ステップによって実行する。例えば、ガス環境は、100%水素、または窒素もしくはアルゴン等の不活性キャリアガスとの水素混合気とすることができる。5〜500torr(667〜66700Pa)の圧力を使用することができる。焼きなまし時間は、10〜600sとすることができる。
焼きなまし処理中、矩形断面のフィン4におけるシリコン原子は、再分布し、フィン本体9の丸みのある形状をなす。
実際、コーナー(角)のない形状は、矩形断面のフィン4の寸法に基づいて、フィン本体の外周の少なくとも約2/3にわたる。(正方形断面であるフィン4に関しては、コーナー(角)のない形状は、外周の約3/4にわたる。)
焼きなまし処理は、マスキングなしで行い、そのため、ソースおよびドレイン領域も丸くなることに留意されたい。ソース/ドレイン領域は、フィンの高さとほぼ同じまたは匹敵する厚さを有し、ソース/ドレイン領域の丸みに半径は、フィンのそれと同じである。しかし、ソース/ドレイン領域は、フィンよりも広い横幅を有し、ソースおよびドレイン領域の主領域は平坦性を維持する。この丸み付けは、これらのソース/ドレイン領域に接点を設けることに関して何ら影響を与えない。
図5は、本発明による、finFETベース不揮発性メモリデバイス10のさらなる製造ステップ後における断面を示す。
次のステップにおいて、下部酸化物6を、フィン本体9上で成長させる。端縁およびコーナー(角)等の不連続領域がないため、フィン本体9の結晶配向性の関数としての下部酸化物6の成長率依存性は、排除される。したがって、下部酸化物6の成長率は、フィン本体9の表面にわたり均一になる。この結果、下部酸化物はその厚さ変化は(あるとしても)ほとんどなくなる。
つぎに、電荷保持層7(概して窒化ケイ素)および上部絶縁層8を、丸み付けしたフィン本体9上に堆積する。
上部絶縁層8は、二酸化ケイ素層または高誘電率材料層とすることができる。
したがって、電荷トラップ積層6,7,8は、下部酸化物層6、電荷保持窒化ケイ素層7、および上部絶縁層8を有し、上部絶縁層は、二酸化ケイ素層および高誘電率材料層のうち少なくとも一方とする。
高誘電率材料は、酸化ハフニウムHfO2、ハフニウムケイ酸塩HfxSi1-xO2(0≦x≦1)、窒化ハフニウムケイ酸塩HfSiON、酸化アルミニウムAl2O3、または酸化ジルコニウムZrO2材とすることができる。
さらに、窒化ケイ素層は、例えば、単結晶シリコンからなる層または適切な高誘電率材料層等の高誘電率トラップ材によって置換することができる。
随意的に、下部酸化物の代わりに、高いシリコン含有量のHfxSi1-xO2のような堆積層等の、異なる下部絶縁層を用いることができる。
第1または下部酸化物6は、厚さ約2nmとする。窒化ケイ素層7は、厚さ約6nmで、第2または上部絶縁層8は、厚さ約8nmとする。続いて、ゲート5を、電荷トラップ積層6,7,8の上に形成する。ゲート5は、概して、ポリSi層を有し、概して電荷トラップ積層6,7,8を包囲するように構成する。
ゲートの幅(X方向)は、チャネル長さにほぼ等しい。ゲート層5の厚さは、約10〜約100nmとする。
図6は、本発明による、finFETベース不揮発性メモリデバイスの改善した実施形態における断面を示す。
図5に示したfinFETベース不揮発性メモリデバイス10は、ゲート5が埋没酸化物層2の表面近くの電荷トラップ積層6,7,8を十分に被覆しないため、最適ではないプログラミング能力を示すことに留意されたい。埋没酸化物層2の表面近くのこの位置におけるプログラミングは、端縁電界によって影響を受け、局部的な比較的低い閾値電圧を引き起こす。その結果、この位置で漏れを生ずる。
この漏れを克服するため、finFETベース不揮発性メモリデバイス10は、矩形断面のフィン4の形成中にオーバーエッチング時間を延長して、陥凹レベルdを拡張するということにより、変更する。
代案として、矩形断面にフィン4の形成後に、付加的なドライエッチング処理を行って埋没酸化物2をエッチングし、陥凹レベルdを拡張する。
当業者には既知であるように、オーバーエッチングは、エッチング処理の異方性および/または選択性に従って制限される。
陥凹レベルdを、窒化ケイ素層7および第2もしくは上部酸化物層8の厚さとほぼ同じ高さまで、またはそれ以上(言ってみれば約12nmまたはそれ以上)高くすることによって、ゲート5は、丸み付けしたフィン本体9および電荷トラップ積層6,7,8をより完全に包囲することができる。有利にも、プログラミング能力は、ゲート5がフィン本体9の周りの電荷トラップ積層6,7,8を完全に被覆するため、改善される。
図7は、本発明による、finFETベース不揮発性メモリデバイスの第2実施形態の断面を示す。
図7において、同一参照符号を有する部分は、先行する図面に示した部分に言及する。
図7は、finFETベース不揮発性メモリデバイスのゲート部分を横切る、ラインA-Aと同一ラインに沿う断面である。
この第2実施形態において、finFETベース不揮発性メモリデバイスは、SOI基板の単結晶表面層の上に構成する。
丸み付けしたフィン本体9は、独立している。すなわち、丸み付けしたフィン本体の周囲は、絶縁層2と直接接触しない。したがって、丸み付けしたフィン本体9は、電荷トラップ積層6,7,8によって完全に包囲する。丸み付けしたフィン本体9の周囲は、電荷トラップ積層6,7,8によって取り囲む。電荷トラップ積層6,7,8積層自体は、ゲート5によって取り囲む。
図7に示す浮遊フィンは、第一実施形態に関して上述した方法に大きく従うことによって得られる。それから、陥凹レベルdが拡張したら(図6参照)、エッチングは、シリコンフィンの下の二酸化ケイ素を完全に除去でき、フィンが浮遊する高さまで続ける。
このさらなるエッチング処理は、フィンと隣接した酸化物を部分的に埋め込む異方性ドライエッチングの第1ステップと、フィンの下の酸化物を除去する等方性ドライエッチングの第2ステップとを組み合わせることによって、達成される。代案として、第2ステップは、ウエット酸化物エッチング処理(例えばHF溶液により)である。
基板から離れたSiフィンの解放を防ぐため、第3実施形態に従ったfinFETベース不揮発性メモリデバイスに関する以下の説明と同じ構築法を用いる。
第1および第2実施形態によると、finFETベース不揮発性メモリデバイスは、SOIウエハの上に形成するが,第3実施形態においては、finFETベース不揮発性メモリデバイスは、埋没SiGe層を備えた単結晶シリコン基板の上に形成する。さらに、第3実施形態によると、フィンは、図7に示すように浮遊状態にある。第3実施形態によるfinFETベース不揮発性メモリデバイスの形成方法を以下に示す。
図8は、第2実施形態に従った、finFETベース不揮発性メモリデバイスの第2断面図である。
図8の断面は、finFETベース不揮発性メモリデバイスのソース(S)/ドレイン(D)領域3を横切る、ラインB-Bと同じラインに沿う断面である。
ソース(S)/ドレイン(D)領域3は、SOI基板の単結晶シリコン表面層において形成し、これら領域は、ブロック形状で、ゲート5の位置の丸み付けしたフィン本体9の幅よりも比較的広い(W2>W)。
ソース(S)/ドレイン(D)領域3の下方で、絶縁層2は、陥凹部2aを示す。陥凹部2aは、図7につき説明したようにさらなるエッチング処理の(部分的な)等方性のためにできる。
図9は、第2実施形態に従った、finFETベース不揮発性メモリデバイスの第3断面図である。
図9の断面は、一方のソース/ドレイン領域Sから他方のソースドレイン領域Dまで延在する、ラインC-Cと同一ラインに沿う断面である。
丸み付けしたフィン本体9は、ソース/ドレイン領域S,Dを互いに接続する。ゲート5および電荷トラップ積層6,7,8が位置するこの領域の外側では、丸み付けしたフィン本体9は、隙間領域24によって絶縁層2の表面から離す。
図10は、本発明による、finFETベース不揮発性メモリデバイスの第3実施形態の断面図である。
図10に、同一参照番号を有する部分は、先行する図面の部分に言及する。
図10の断面は、finFETベース不揮発性メモリデバイスのゲート部分を横切る、ラインA-Aと同一ラインに沿う断面である。
第3実施形態において、finFETベース不揮発性メモリデバイスは、半導体基板20の単結晶表面層の上に構成する。
丸み付けしたフィン本体9は、独立状態をとる。すなわち、丸み付けしたフィン本体の周囲は、基板20に対して直接接触しない。したがって、丸み付けしたフィン本体9は、電荷トラップ積層6,7,8によって完全に包囲する。丸み付けしたフィン本体9の周囲は、電荷トラップ積層6,7,8によって取り囲む。電荷トラップ積層6,7,8積層自体は、ゲート5によって取り囲む。
ゲート5と基板20との間に、第2電荷トラップ積層6,7,8が存在する。基板20のシリコン表面層において、ブロック形状のチャネル領域21を画定する。
チャネル領域21は、絶縁層領域22に構成する。
丸み付けしたフィン本体9およびブロック形状のチャネル領域21はほぼ同じ幅Wを有する。
図11は、第3実施形態による、finFETベース不揮発性メモリデバイスの第2断面である。
図11の断面は、finFETメモリデバイスのソース(S)/ドレイン(D)領域3を横切る、ラインB−Bと同一ラインに沿う断面である。
ブロック形状で、ゲート5および電荷トラップ積層6,7,8(断面A−A参照)の位置でチャネル領域21よりも比較的広い(W2>W)、半導体基板20の単結晶シリコン表面層上で、残りのエピタキシャルSiGe層23をソース(S)/ドレイン(D)領域3において配置する(SiGe:シリコン‐ゲルマニウム)。
エピタキシャルSiGe層23は、厚さ約50nmとする。
ソース/ドレイン領域3は、残りのエピタキシャルSiGe層23の上に配置する。ソース/ドレイン領域3は、残りのエピタキシャルSiGe層23および半導体基板の単結晶シリコン表面層に関して、エピタキシャルである。
断面B−Bにおいて、エピタキシャルソース/ドレイン領域3は、断面A−Aにおける丸み付けしたフィン本体4の幅よりも概して大きい。
図12は、第3実施形態による、finFETベース不揮発性メモリデバイスの第3断面図である。
図9の断面は、一方のソース/ドレイン領域Sから他方のソース/ドレイン領域Dまで延在する、ラインC−Cと同一ラインに沿う断面である。
丸み付けしたフィン本体9は、ソース/ドレイン領域S,Dを互いに接続する。ゲート5および電荷トラップ積層6,7,8が位置する領域の外側では、丸み付けしたフィン本体9は、ギャップ領域24によって基板20の表面層から離す。
以下に、この第3実施形態に関連する製造プロセスを詳細に説明する。
残りの図13a,13b,13c〜17a,17b,17cにおいて、付記文字‘a‘によって表す全ての図は、第1断面A−Aに関し、付記文字‘b‘によって表す全ての図は、第2断面B−Bに関し、付記文字‘c‘によって表す全ての図は、第3断面C−Cに関する。
第2実施形態において、基板20は概して、エピタキシャルSiGe層23がその上に堆積する単結晶シリコンウエハである。キャッピング層26によって被覆するエピタキシャルSi層25を、SiGe層23の上に形成する。キャッピング層26は、代表的には、窒化ケイ素層とする。
キャッピング層26は、概して厚さ約20〜30nm〜約100nmとする。
図13a,13b,13cは、第3実施形態による、finFETベース不揮発性メモリデバイスの第1製造ステップ後における状態である。
マスク(図示せず)を設けて、幅Wを有するフィン型構造を画定する。フィン型構造は、シリコン表面層21、エピタキシャルSiGe層23、エピタキシャルシリコン層25およびキャッピング層26を有する。
つぎに、フィン型構造は、フィン型構造の側面となるエッチング陥凹部Rによって形成する。陥凹部Rは、シリコン表面層21の下方に半導体基板20内へ拡張する。
図14a,14b,14cは、第3実施形態による、finFETベース不揮発性メモリデバイスのつぎの製造ステップ後における状態を示す。
この処理ステップにおいて、二酸化ケイ素を半導体基板20上に堆積し、フィールド酸化膜27として陥凹部Rを充填する。次に、化学的機械研磨(CMP,chemical mechanical polishing)ステップを行い、CMPステップを停止する層として機能するキャッピング層26と二酸化ケイ素を同じ高さにする。
図15a,15b,15cは、第3実施形態による、finFETベース不揮発性メモリデバイスの後続製造ステップ後における状態を示す。
この製造ステップにおいて、フィールド酸化膜27のエッチバックを行う。エッチバックによって除去する二酸化ケイ素の量は、エッチングされた電界酸化物22の表面高さがシリコン表面層21の高さより下となるようにする。次に、キャッピング層26を、選択的エッチングにより除去する。
次に、エピタキシャルSi−Ge層23を、高選択性エッチング処理によって除去する。エッチング処理は、ドライエッチング処理またはウエットエッチング処理とする。
エッチング処理を制御して、オーバーエッチングを避ける。エッチングは、エピタキシャルSi−Ge層を、前に画定したフィン型構造の幅Wにほぼ等しいエッチング距離以上除去するだけである。この処理によって、エピタキシャルSi層25の下のエピタキシャルSiGe層23は、犠牲層として機能し、図15aの断面A−Aで示したように完全に除去する。この段階で、この断面におけるビーム形エピタキシャルSi層25は独立である。ビーム形エピタキシャルSi層25は、ギャップ領域24によってシリコン表面層21から切り離す。
エッチング処理を制御して、残りのエピタキシャルSiGe層23がソース(S)/ドレイン(D)領域3に維持できるようにする。
図15bの断面B−Bにおいて示したように、この処理ステップにおけるエピタキシャルSi−Ge層23のエッチング制御は、残りのエピタキシャルSiGe層23がソース/ドレイン領域におけるエピタキシャルSi層3の下方に存在するよう維持する。これは、ソース/ドレイン領域の幅W2が、上述した断面A−Aの位置でエピタキシャルSi層25の幅Wよりも広いからである。
また、図15cの断面C−Cにおいて示したように、残りのエピタキシャルSiGe層23は、ソース/ドレイン領域3におけるエピタキシャルSi層の下方に存在するよう維持する。これは、ソース/ドレイン領域3の幅が、上述した断面A−Aの位置でエピタキシャルSi層25の幅Wよりも広いからである。
概して、SiGeを除去するドライエッチング処理は、フッ素ベースの化学物質を含むことに留意されたい。
図16a,16b,16cは、第3実施形態による、finFETベース不揮発性メモリデバイスのさらなる製造ステップ後における状態を示す。
この製造ステップにおいて、独立したビーム形エピタキシャルSi層25を、(約850〜1000°Cの)高温で水素環境において焼きなまし処理により丸み付けする。この焼きなまし処理中、独立したビーム形のエピタキシャルSi層25のシリコン原子は再分布して、丸み付けしたフィン本体9を形成する。原則として、図13bのシリコンS/D領域の端縁も丸みが付く。
丸み付けしたフィン本体9を生ずる焼きなまし処理後、電荷トラップ積層6,7,8を、第1または下部酸化物6の成長、その後窒化ケイ素層7の堆積、最後に第2または上部酸化物層8の堆積によって形成する。
第1または下部酸化物層6は、熱的に成長させる。窒化ケイ素層および第2酸化物層8は、それぞれ化学蒸着プロセスにより形成する。
第2電荷トラップ積層は、丸み付けしたフィン本体の下方におけるシリコン犠牲層21の上に形成する。また、ソース/ドレイン領域3の位置でのエピタキシャルSi層25の表面は、電荷トラップ積層6,7,8によって被覆する。
このように、電荷トラップ積層6,7,8の形成の間に露呈した残りのエピタキシャルSiGe層23の表面は、電荷トラップ積層6,7,8によって被覆する。
図17a,17b,17cは、第3実施形態による、finFETベース不揮発性メモリデバイスのさらなる製造ステップ後における状態を示す。
この製造ステップにおいて、ポリシリコン層5を、化学蒸着(CVD)によって堆積する。
化学蒸着は、ポリSi層5を共形成長させることがわかる。ギャップ領域24等の水平なギャップの輪郭形成(ファイリング)は、ポリSiのCVDによって達成される。
図18a,18b,18cは、それぞれ第1、第2および第3断面図におけるさらなる処理ステップ後のfinFETベース不揮発性メモリデバイスを示す。
マスクM1をゲート領域に設け、この位置のポリシリコン層5を被覆する。次に、エッチングプロセスを行い、ゲート領域におけるポリシリコン層5が損なわれない状態に維持するように、ポリシリコン層5をパターン形成する。ソース(S)/ドレイン(D)領域3で、ポリSi層5を、エッチング処理を用いて除去する。ソース/ドレイン領域で、またONO積層8もポリSiエッチング処理によって除去することに留意されたい。
さらに、丸み付けしたフィン本体9および単結晶シリコン表面21の間のスペースにおいて、すなわち、マスクM1によって画定したゲート領域の外側で、ポリSi層5および電荷トラップ積層6,7,8をギャップ領域24から除去することに留意されたい。
ポリSi層のエッチング後、(残りの)マスクM1を除去する。
第2および第3実施形態は、ほぼ均一な厚さのONO積層6,7,8によって被覆した浮上している丸み付けしたフィン本体と、ONO積層および丸み付けしたフィン本体9の最適結合とを提供する。
有利なことに、第2実施形態を形成する方法は、完全に被覆されたフィンを有する比較的簡易な処理で、第3実施形態を犠牲的なSiGe層23に適用する方法よりも簡易である。
逆に、第3方法は、第2実施形態において用いたSOI基板よりも低いコストである埋没SiGe層を備えた有利な基板を有する。
さらに、当業者には既知であるように、第1、第2および第3実施形態のそれぞれに対して、いくつかの付加的な処理ステップを行う。ソース/ドレイン領域3の電気特性は、注入処理を用いてこれらの領域のドーパントレベルを変化させることで変化させる。バックエンド処理の間、保護層を堆積してfinFET構造を被覆する。すなわち、ソース/ドレイン領域3およびゲート5との接続ができ、相互接続する配線をいくつかの金属化処理によって提供する。
当業者には明らかであるが、本発明の他の実施形態は、本発明の精神から逸脱することなく着想および変更することができ、本発明の範囲は、添付書類の、最終的に特許されるべき、特許請求の範囲によってのみ制限される。本明細書は、本発明を制限することを意図するものではない。
Claims (16)
- 半導体基板上のfinFETベース不揮発性メモリデバイスにおいて、ソースおよびドレイン領域と、フィン本体と、電荷トラップ積層とゲートとを有し、前記フィン本体は前記ソース領域とドレイン領域との間に延在し、前記フィン本体は前記ソース領域とドレイン領域とを接続し、電荷トラップ積層は前記フィン本体の少なくとも一部を被覆するように構成し、前記ゲートは前記フィン本体の位置で電荷トラップ積層を被覆するように構成し、前記フィン本体は角がない形状にしたことを特徴とする、finFETベース不揮発性メモリデバイス。
- 請求項1に記載のfinFETベース不揮発性メモリデバイスにおいて、前記フィン本体の角のない形状を丸み付けした形状とする、finFETベース不揮発性メモリデバイス。
- 請求項1または2に記載のfinFETベース不揮発性メモリデバイスにおいて、前記フィン本体は、楕円形状のうち少なくとも円形形状を有するものとする、finFETベース不揮発性メモリデバイス。
- 請求項1に記載のfinFETベース不揮発性メモリデバイスにおいて、前記フィン本体を二酸化ケイ素層の上に構成し、フィン本体に隣接した二酸化ケイ素層の表面は陥凹レベル窪ませるものとする、finFETベース不揮発性メモリデバイス。
- 請求項4に記載のfinFETベース不揮発性メモリデバイスにおいて、前記陥凹レベルは、電荷トラップ層および上部絶縁層の厚さと同じまたはそれ以上とする、finFETベース不揮発性メモリデバイス。
- 請求項1に記載のfinFETベース不揮発性メモリデバイスにおいて、前記フィン本体は独立した状態にする、finFETベース不揮発性メモリデバイス。
- 半導体基板上のfinFETベース不揮発性メモリデバイスであって、ソースおよびドレイン領域と、フィン本体と、電荷トラップ積層とゲートとを有し、前記フィン本体はソース領域とドレイン領域との間に延在し、前記フィンは前記ソース領域およびドレイン領域を接続し、前記電荷トラップ積層は前記フィン本体の少なくとも一部を被覆するように構成し、前記ゲートは前記フィン本体の位置で前記電荷トラップ積層を被覆するように構成した、該不揮発性メモリデバイスの製造方法において、
前記フィン本体(9)が角のない形状となるようにフィン本体を成形するステップを、
有するものとしたことを特徴とする、finFETベース不揮発性メモリデバイスの製造方法。 - 請求項7に記載のfinFETベース不揮発性メモリデバイスの製造方法において、前記フィン本体の成形は、約850〜1000°Cの高温で水素環境における焼きなましステップを有するものとする、finFETベース不揮発性メモリデバイスの製造方法。
- 請求項7に記載のfinFETベース不揮発性メモリデバイスの製造方法において、前記基板は、単結晶シリコン層によって被覆した絶縁層を有し、ソースおよびドレイン領域およびフィン本体を、単結晶シリコン層において構成し、ソースおよびドレイン領域とフィン本体とに隣接した絶縁層をある陥凹レベルまで埋没するものとする、finFETベース不揮発性メモリデバイスの製造方法。
- 請求項9に記載のfinFETベース不揮発性メモリデバイスの製造方法において、この方法は、陥凹レベルを電荷トラップ層および上部絶縁層の厚さと同じまたはそれ以上にするようにエッチングするステップを有するものとする、finFETベース不揮発性メモリデバイスの製造方法。
- 請求項10に記載のfinFETベース不揮発性メモリデバイスの製造方法において、エッチングは、フィン本体の下方の絶縁層が完全に被覆される高さまで行うものとする、finFETベース不揮発性メモリデバイスの製造方法。
- 請求項11に記載のfinFETベース不揮発性メモリデバイスの製造方法において、エッチングは、フィン本体の下方の絶縁層を部分的に埋没させる第1異方性ドライエッチングを、フィン本体の下の絶縁層を除去する第2等方性酸化物エッチングと組み合わせることによって達成するものとする、finFETベース不揮発性メモリデバイスの製造方法。
- 請求項7に記載のfinFETベース不揮発性メモリデバイスの製造方法において、この方法は、
フィン本体が独立状態となるように、基板表面とフィン本体との間にギャップ領域を設けるステップを、
含むものとする、finFETベース不揮発性メモリデバイスの製造方法。 - 請求項13に記載のfinFETベース不揮発性メモリデバイスの製造方法において、基板は、エピタキシャルSi−Ge層によって被覆した単結晶シリコンウエハを有し、SiGe層はエピタキシャルSi層によって被覆し、ソースおよびドレイン領域とフィン本体とはエピタキシャルSi層において構成し、ギャップ領域の形成は、フィン本体の下方におけるエピタキシャルSiGe層の除去を有するものとする、finFETベース不揮発性メモリデバイスの製造方法。
- 請求項1に記載のfinFETベース不揮発性メモリデバイスを少なくとも1個有するメモリアレイ。
- 請求項1に記載のfinFETベース不揮発性メモリデバイスを少なくとも1個有する半導体デバイス。
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20090907 |