CN112701161A - 存储器器件及其形成方法 - Google Patents

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Abstract

本发明的各个实施例针对金属‑铁电‑绝缘体‑半导体(MFIS)存储器器件和用于形成MFIS存储器器件的方法。根据MFIS存储器器件的一些实施例，下部源极/漏极区域和上部源极/漏极区域垂直堆叠。半导体沟道位于下部源极/漏极区域上面并且位于上部源极/漏极区域下面。半导体沟道从下部源极/漏极区域延伸至上部源极/漏极区域。控制栅电极沿着半导体沟道的侧壁并且还沿着下部源极/漏极区域和上部源极/漏极区域的单独的侧壁延伸。栅极介电层和铁电层将控制栅电极与半导体沟道以及下部源极/漏极区域和上部源极/漏极区域分隔开。本发明的实施例涉及存储器器件及其形成方法。

Description

存储器器件及其形成方法
技术领域
本发明的实施例涉及存储器器件及其形成方法。
背景技术
二维(2D)存储器阵列在电子器件中很普遍，并且可以包括例如NOR闪存阵列、NAND闪存阵列、动态随机存取存储器(DRAM)阵列等等。然而，2D存储器阵列已达到缩放极限，因此也达到了存储器密度的极限。三维(3D)存储器阵列是用于增大存储器密度的有前景的候选，并且可以包括例如3D NAND闪存阵列、3D NOR闪存阵列等等。
发明内容
本发明的实施例提供了一种存储器器件，包括：下部源极/漏极区域和位于所述下部源极/漏极区域上面的上部源极/漏极区域；半导体沟道，位于所述下部源极/漏极区域上面并且位于所述上部源极/漏极区域下面；控制栅电极，沿着所述半导体沟道的侧壁以及所述下部源极/漏极区域和所述上部源极/漏极区域的单独的侧壁延伸；以及栅极介电层和铁电层，将所述控制栅电极与所述半导体沟道以及所述下部源极/漏极区域和所述上部源极/漏极区域分隔开。
本发明的另一实施例提供了一种存储器器件，包括：第一半导体沟道；第二半导体沟道，位于所述第一半导体沟道上面；以及控制栅电极和铁电层，与所述第一半导体沟道和所述第二半导体沟道邻接，其中，所述铁电层将所述控制栅电极与所述第一半导体沟道和所述第二半导体沟道分隔开。
本发明的又一实施例提供了一种用于形成存储器器件的方法，所述方法包括：在衬底上方沉积存储器膜，其中，所述存储器膜包括一对源极/漏极层和位于所述源极/漏极层之间的源极/漏极介电层；对所述存储器膜执行第一蚀刻以形成穿过所述存储器膜的沟槽；通过所述沟槽使所述源极/漏极介电层的侧壁相对于所述源极/漏极层的侧壁凹进，以形成凹槽；沉积半导体层，所述半导体层填充所述凹槽和所述沟槽；对所述半导体层执行第二蚀刻以从所述沟槽清除所述半导体层；沉积铁电层，所述铁电层衬里所述沟槽，并且还衬里所述凹槽处的所述半导体层；以及在所述铁电层上方沉积填充所述沟槽的电极层。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1A至图1C示出了MFIS存储器单元的一些实施例的各种视图。
图2A至图2D示出了包括如图1A至图1C中配置的MFIS存储器单元的三维(3D)存储器阵列的一些实施例的各种视图。
图3A至图3G示出了图2A的3D存储器阵列的各种可选实施例的截面图，其中3D存储器阵列的组成是变化的。
图4A至图4D示出了图2A的3D存储器阵列的各种可选实施例的截面图，其中包括金属的导线限定了源极线和位线。
图5A至图5C示出了包括3D存储器阵列的集成电路(IC)的一些实施例的各种视图。
图6示出了图5A至图5C的3D存储器阵列的部分的一些实施例的示意图。
图7A和图7B示出了图5A至图5C的IC的一些可选实施例的截面图。其中字线分别位于3D存储器阵列的底部和3D存储器阵列的顶部处。
图8A和图8B示出了图7A和图7B的IC的一些可选实施例的截面图。
图9A和图9B至图18A和图18B示出了用于形成包括MFIS存储器单元的3D存储器阵列的IC的方法的一些实施例的一系列视图。
图19示出了图9A和图9B至图18A和图18B的方法的一些实施例的框图。
图20A和图20B至图27A和图27B示出了用于形成包括MFIS存储器单元的3D存储器阵列的IC的方法的一些实施例的一系列视图，其中字线分别位于3D存储器阵列的底部和3D存储器阵列的顶部处。
图28示出了图20A和图20B至图27A和图27B的方法的一些实施例的框图。
具体实施方式
本发明提供了许多用于实现本发明的不同特征的不同的实施例或实例。下面描述了组件和布置的具体实施例或实例以简化本发明。当然，这些仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成附加部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可以在各个示例中重复参考数字和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示讨论的各个实施例和/或配置之间的关系。
此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的间距关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，间距关系术语旨在包括器件在使用或操作工艺中的不同方位。装置可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的间距关系描述符可以同样地作相应地解释。
一些三维(3D)存储器器件包括多个存储器单元，该多个存储器单元在衬底之上的不同高度处限定了多个存储器阵列。根据一些实施例，下部源极/漏极区域、半导体沟道和上部源极/漏极区域垂直地堆叠并且限定公共侧壁。控制栅电极和数据存储层沿着公共侧壁垂直地延伸穿过多个存储器阵列。数据存储层位于半导体沟道和控制栅电极之间并且与半导体沟道和控制栅电极邻接。此外，数据存储层包括通过氧化硅与控制栅电极和半导体沟道分隔开的氮化硅层。
在编程和擦除操作期间，电子穿过氧化硅隧穿到氮化硅层中或从氮化硅层中隧穿出，使得可以由氮化硅层中的电荷量来表示数据位。挑战是编程和擦除操作取决于电子隧穿的高电压，因此取决于编程和擦除操作的高电压。这样的高电压可以例如包括大于约10伏的电压或一些其他合适的电压。另一个挑战是隧穿电流较低，因此编程和擦除速度较慢。这样的慢速例如可以是大于约10微秒或一些其他合适的时间量的速度。另一个挑战是由于高电压以及慢速，在编程和擦除操作期间功耗较高。
本发明的各个实施例针对金属-铁电-绝缘体-半导体(MFIS)存储器器件及其形成方法。注意，尽管MFIS表示金属铁电绝缘体半导体，但是可以使用掺杂多晶硅和其他合适的导电材料代替金属。根据MFIS存储器器件的一些实施例，下部源极/漏极区域和上部源极/漏极区域垂直地堆叠。半导体沟道位于下部源极/漏极区域上面并且位于上部源极/漏极区域下面。此外，半导体沟道从下部源极/漏极区域延伸至上部源极/漏极区域。控制栅电极沿着半导体沟道的侧壁并且进一步沿着下部源极/漏极区域和上部源极/漏极区域的各个侧壁延伸。控制栅电极通过铁电层和栅极介电层与半导体沟道以及下部和上部源极/漏极区域分隔开。
铁电层具有表示数据位的极性。在编程操作期间，从控制栅电极到半导体沟道跨铁电层施加编程电压，以将极性设置为编程状态。在擦除操作期间，从控制栅电极到半导体沟道跨铁电层施加擦除电压，以将极性设置为擦除状态。与氮化硅层相反，通过将铁电层用于数据存储，不依赖于载流子隧穿。这样，可以减小编程和擦除电压，并且可以提高编程和擦除速度。例如，编程和擦除电压可以减小到小于约5伏，和/或编程和擦除速度可以减小到小于约100纳秒。然而，其他合适的值是可接受的。通过减小编程和擦除电压以及通过增大编程和擦除速度，可以降低功耗。
参考图1A至图1C，提供了MFIS存储器单元102的一些实施例的各种视图100A-100C。图1A对应于沿着图1C中的线A的截面图100A，而图1B对应于沿着图1C中的线B的截面图100B。此外，图1C对应于顶视图100C。MFIS存储器单元102可以例如是或包括MFIS场效应晶体管(FET)或具有MFIS堆叠件的一些其他合适类型的半导体器件。
半导体沟道104位于下部源极/漏极区域106l上面并且位于上部源极/漏极区域106u下面。半导体沟道104、下部源极/漏极区域106l和上部源极/漏极区域106u限定了面向栅极介电层110、铁电层112和控制栅电极114的公共侧壁108。在一些实施例中，公共侧壁108是平坦和/或光滑的。栅极介电层110、铁电层112和控制栅电极114沿着公共侧壁108从下部源极/漏极区域106l延伸至上部源极/漏极区域106u。
栅极介电层110和铁电层112将控制栅电极114与公共侧壁108分隔开。栅极介电层110位于铁电层112和公共侧壁108之间，并且铁电层112位于控制铁栅层114和栅极介电层110之间。此外，铁电层112具有表示数据位的极性，因此用于数据存储。
在MFIS存储器单元102的编程和擦除操作期间，下部和上部源极/漏极区域106l、106u并联电耦合，并且用作半导体沟道104的代理。从控制栅电极114至半导体沟道104施加编程电压(例如，经由下部源极/漏极区域106l和上部源极/漏极区域106u)，以将极性设置为编程状态。此外，从控制栅电极114至半导体沟道104施加具有与编程电压相反的极性的擦除电压(例如，经由下部源极/漏极区域106l和上部源极/漏极区域106u)，以将极性设置为擦除状态。编程状态可以例如表示二进制“1”，而擦除状态可以例如表示二进制“0”，反之亦然。
铁电层112根据极性是处于编程状态还是擦除状态来不同地屏蔽由控制栅电极114产生的电场。这样，当极性处于编程和擦除状态时，MFIS存储器单元102分别具有编程的阈值电压和擦除的阈值电压。在MFIS存储器单元102的读取操作期间，控制栅电极114以在编程的阈值电压和擦除的阈值电压之间的读取电压偏置，并且测量半导体沟道104的电阻。根据半导体沟道104是否导通，极性处于编程状态或擦除状态。
与氮化硅层相反，通过将铁电层112用于数据存储，编程和擦除操作不取决于载流子隧穿。这样，可以减小编程和擦除电压，并且可以提高编程和擦除速度。例如，编程和擦除电压可以减小到小于约5伏，和/或编程和擦除速度可以减小到小于约100纳秒。然而，其他合适的值是可接受的。通过减小编程和擦除电压以及通过增大编程和擦除速度，可以降低功耗。
继续参考图1A至图1C，半导体沟道104从下部源极/漏极区域106l延伸至上部源极/漏极区域106u。半导体沟道104可以例如是掺杂的或未掺杂的，并且可以例如是或包括多晶硅和/或一些其他合适的半导体材料。半导体沟道104可以例如具有约10-30纳米、约10-20纳米、约20-30纳米或一些其他合适的值的厚度(例如，在X方向上)。
下部和上部源极/漏极区域106l、106u被掺杂并且可以例如是或包括多晶硅和/或一些其他合适的半导体材料。在一些实施例中，下部和上部源极/漏极区域106l、106u是或包括具有第一掺杂类型的掺杂多晶硅，并且半导体沟道104是或包括具有与第一掺杂类型相反的第二掺杂类型的掺杂多晶硅。在一些其他实施例中，下部和上部源极/漏极区域106l、106u是或包括掺杂多晶硅，并且半导体沟道104是或包括未掺杂多晶硅。
栅极介电层110、铁电层112和控制栅电极114位于下部源极/漏极区域106l和上部源极/漏极区域106u的侧面处。这样，栅极介电层110、铁电层112和控制栅电极114未被上部源极/漏极区域106u覆盖。控制栅电极114可以例如是或包括氮化钛、掺杂多晶硅(例如，N+或P+)、氮化钽、钨、一些其他合适的导电材料或前述的任意组合。
栅极介电层110可以例如是或包括氧化硅(例如，SiO2)、氧化铝(例如，Al2O3)、氮氧化硅(例如，SiON)、氮化硅(例如，Si3N4)、氧化镧(例如，La2O3)、钛酸锶(例如，SrTiO3)、未掺杂的氧化铪(例如，HfO2)、一些其他合适的电介质或前述的任意组合。在一些实施例中，栅极介电层110是或包括介电常数大于约3.9、约10或一些其他合适值的高k介电材料。在一些实施例中，栅极介电层110的介电常数为约3.9-15、约3.9-10、约10-15或一些其他合适的值。如果介电常数太低(例如，小于约3.9或一些其他合适的值)，则跨栅极介电层110的电场可能很高。高电场可能导致高时间依赖性介电击穿(TDDB)，因此可能降低栅极介电层110的可靠性。
在一些实施例中，栅极介电层110的厚度Tgdl(例如，在X方向上)小于约2.5纳米或一些其他合适的值。在一些实施例中，厚度Tgdl为约1.5-2.5纳米、约15-175纳米、约175-25纳米或一些其他合适的值。如果厚度Tgdl太小(例如，小于约1纳米或一些其他合适的值)，则泄漏电流可能较高，因此数据保持可能较低。如果厚度Tgdl太大(例如，大于约2.5纳米或一些其他合适的值)，则编程和擦除电压可能较大，并且存储器窗口(例如，编程和擦除阈值电压之间的差)可能较小。前者导致低功率效率，而后者导致低可靠性。
铁电层112处于正交相，并且可以例如是或包括掺杂有以下元素的氧化铪(例如HfO2)：1)小于约20％原子百分比的铝；2)小于约5％原子百分比的硅；3)小于约50％原子百分比的锆；4)小于约50％原子百分比的镧；5)小于约50％原子百分比的锶；或6)其他合适的元素。然而，其他原子百分比是可以接受的。另外地或可选地，铁电层112可以例如是或包括一些其他合适的铁电材料。在一些实施例中，铁电层112的介电常数大于栅极介电层110的介电常数。
在一些实施例中，铁电层112的厚度Tfe(例如，在X方向上)小于约15纳米或一些其他合适的值。在一些实施例中，厚度Tgdl为约5-15纳米、约5-10纳米、约10-15纳米或一些其他合适的值。如果厚度Tfe太小(例如，小于约5纳米或一些其他合适的值)，则在编程和擦除操作期间，极性可以每周在编程状态和擦除状态之间切换。结果，可靠性可能较低。如果厚度Tfe太大(例如，大于约15纳米或其他合适的值)，则编程电压和擦除电压可能较大，因此功率效率可能较低。
介电结构116围绕MFIS存储器单元102。介电结构116将下部源极/漏极区域106l和上部源极/漏极区域106u彼此分隔开，并且如后所述，当MFIS存储器单元102集成到存储器阵列中时，将MFIS存储器单元102与其他MFIS存储器单元分隔开。注意，介电结构116的将下部源极/漏极区域106l和上部源极/漏极区域106u分隔开的部分也可以称为源极/漏极介电层。介电结构116可以是或包括例如氧化硅和/或一些其他合适的电介质。
参考图2A至图2D，提供了3D存储器阵列202的一些实施例的各种视图200A-200D，该3D存储器阵列202包括如图1A至图1C中配置的多个MFIS存储器单元102。图2A对应于沿着图2D中的线C的截面图200A。图2B对应于沿着图2D中的线D的截面图200B。图2C对应于沿着图2D中的线E的截面图200C。图2D对应于分别沿着图2A至图2C中的线C-E的顶视图200D。3D存储器阵列202可以例如为高速和低功耗应用提供高存储密度以及高可靠性(例如，高耐久性和高保持)。
MFIS存储器单元102被分组为第一存储器阵列204a和第二存储器阵列204b。第一和第二存储器阵列204a、204b垂直堆叠在介电衬底206上方，并且第二存储器阵列204b位于第一存储器阵列204a上面。第一和第二存储器阵列204a、204b具有相同的布局，并且每个具有9行和8列(在图2D中最佳可见)。在可选实施例中，第一和第二存储器阵列204a、204b具有更多或更少的行和/或更多或更少的列。为了便于阅读，行和列均未标记。然而，应当理解，行在X方向上延伸(例如，在图2A和图2B的截面图200A、200B中横向地延伸)，而列在Y方向上延伸(例如，在图2C的截面图200C中横向地延伸)。
多个控制栅电极114、铁电层112和栅极介电层110延伸穿过第一和第二存储器阵列204a、204b，并且部分地限定MFIS存储器单元102。控制栅电极114由第一存储器阵列204a中的MFIS存储器单元和第二存储器阵列204b中的MFIS存储器单元共享。例如，第一存储器阵列204a中的每个MFIS存储器单元可以与上面的第二存储器阵列204b中的MFIS存储器单元共享控制栅电极。类似地，铁电层112和栅极介电层110由第一存储器阵列204a中的MFIS存储器单元和第二存储器阵列204b中的MFIS存储器单元共享。例如，可以共享铁电层112，因为铁电层112的极化可以被定位到发生极化的MFIS存储器单元。
沿着相应的行，MFIS存储器单元102进一步被分组为相邻MFIS存储器单元对208(例如，MFIS对208)。每个MFIS对208中的MFIS存储器单元共享相应的一个控制栅电极114。位于相应的控制栅电极的右侧上的MFIS存储器单元如图1A至图1C所示和所述。位于相应的控制栅电极的左侧上的MFIS存储器单元如图1A至图1C所示和所述，除了图1A至图1C应该分别沿着Z轴和Y轴水平翻转。不管MFIS存储器单元是位于相应的控制栅电极的左侧还是右侧上，图1B均相同。
MFIS对208布置成使得MFIS对沿着每行每两列出现并且沿着每列每隔一行出现。此外，MFIS对208沿着相邻的列和相邻的行交错，使得MFIS对208的Y方向上的间距Py跨越一行，并且MFIS对208的X方向上的间距Px跨越两列。在一些实施例中，控制栅电极114在Y方向上的单独的宽度Wcg小于Y方向间距Py的约一半。
多个半导体沟道104、多个下部源极/漏极区域106l和多个上部源极/漏极区域106u也部分地限定MFIS存储器单元102。注意，“下部”和“上部”是相对于下部源极/漏极区域106l和上部源极/漏极区域106u的相应的MFIS存储器单元102。半导体沟道104沿着列相应地延伸，并且由相应列中的MFIS存储器单元共享。半导体沟道可以例如由多个MFIS存储器单元共享，因为由MFIS存储器单元产生的电场定位到MFIS存储器单元。在可选实施例中，半导体沟道104是MFIS存储器单元102各自独有的，因此不被共享。类似于半导体沟道104，下部和上部源极/漏极区域106l、106u沿着列相应地延伸，并且由相应列中的MFIS存储器单元共享。此外，上部源极/漏极区域106u限定位线BL，并且下部源极/漏极区域106l限定源极线SL。在可选实施例中，上部源极/漏极区域106u限定源极线SL，而下部源极/漏极区域106l限定位线BL。
多个阵列介电层210和介电结构116围绕第一和第二存储器阵列204a、204b。阵列介电层210对于各个第一和第二存储器阵列204a、204b是独立的，并且每个都位于单独的存储器阵列的上部源极/漏极区域106u的顶部上。阵列介电层210是与介电衬底206不同的材料，并且可以例如是或包括氮化硅和/或一些其他合适的电介质。介电结构116沿着MFIS存储器单元102的侧壁，以将MFIS存储器单元102彼此横向分隔开。
虽然图2A至图2D示出了具有两个存储器阵列层级的3D存储器阵列，但是更多的存储器阵列层级是可能的。例如，第二存储器阵列204b及其相应的一个阵列介电层210可以在第二存储器阵列204b之上重复。此外，虽然图2A至图2D示出了具有两个存储器阵列层级的3D存储器阵列，但是具有单个存储器阵列层级的二维(2D)存储器阵列也是可以的。例如，可以省略第二存储器阵列204b及其相应的一个阵列介电层210。
参考图3A，提供了图2A的3D存储器阵列202的一些可选实施例的截面图300A，其中3D存储器阵列202没有被栅极介电层110和铁电层112覆盖。结果，栅极介电层110包括多个离散的栅极介电段，并且铁电层112包括多个离散的铁电段。栅极介电段和铁电段由第一和第二存储器阵列204a、204b共享并且具有U形轮廓。在可选实施例中，栅极介电段和/或铁电段具有其他合适的轮廓。此外，栅极介电段和铁电段沿着行与下部和上部源极/漏极区域106l、106u交替。如图2A至图2D所示，行在X方向上延伸。
参考图3B和图3C，提供了图2A的3D存储器阵列202的一些可选实施例的截面图300B、300C，其中控制栅电极114和介电结构116在半导体沟道104处凸出。此外，栅极介电层110和铁电层112包裹在凸起的侧面周围。在图3B中，半导体沟道104具有矩形轮廓，并且从下部和上部源极/漏极区域106l、106u的侧壁向后缩进。在图3C中，半导体沟道104分别具有C形和反向C形轮廓。在可选实施例中，半导体沟道104具有其他合适的轮廓。
参考图3D至图3F，提供了图2A的3D存储器阵列202的一些可选实施例的截面图300D-300F，其中栅极介电层110包括分别位于上部源极/漏极区域106u下面的多个离散的栅极介电段。在图3D和图3E中，半导体沟道104分别具有C形和反C形轮廓，它们分别包裹栅极介电段的侧面。在图3E中，控制栅电极114和介电结构116在栅极介电段处进一步凸出，并且栅极介电段分别具有分别包裹凸起的侧面的C形和反C形轮廓。在图3F中，半导体沟道104具有矩形轮廓，因此不包裹栅极介电段的侧面。在可选实施例中，半导体沟道104和/或栅极介电段具有其他合适的轮廓。
参考图3G，提供了图2A的3D存储器阵列202的一些可选实施例的截面图300G，其中腔302代替介电结构116将控制栅电极114彼此分隔开。腔302包括空气和/或一些其他合适的气体。此外，腔302由密封介电层304密封。密封介电层304覆盖3D存储器阵列202和腔302，并且例如可以是或包括氧化硅和/或一些其他合适的电介质。
虽然图3A至图3G示出了图2A的一些可选实施例的截面图300A-300G，其中对组成进行了修改，但是应当理解，这些修改也可以应用于图2B至图2D中的任何一个。例如，当将图3A的修改应用于图2B至图2D时，可以从图2B和图2C中的第二存储器阵列204b的阵列介电层210的顶部清除栅极介电层110和铁电层112。图2D可以保持不变。尽管关于图2A至图2C描述了图2D，但是图3A至图3G中的任何一个可以沿着图2D的实施例中的线C截取，这已经根据需要进行了如上所述的修改。例如，在图2D的可选实施例中，可以沿着线C截取图3G，其中介电结构116已经被腔302代替。作为另一示例，在不修改图2D的情况下，图3A至图3C可以沿着图2D的实施例中的线C截取。
参考图4A，提供了图2A的3D存储器阵列的一些可选实施例的截面图400A，其中多条金属线402代替下部和上部源极/漏极区域106l、106u限定源极线SL和位线BL。金属线402沿着列相应地延伸。此外，金属线402对于下部源极/漏极区域106l和上部源极/漏极区域106u是独立的，并且直接电耦合至各个源极/漏极区域。在上部源极/漏极区域106u的情况下，上部源极/漏极区域106u位于相应的金属线之下并且直接接触相应的金属线。在下部源极/漏极区域106l的情况下，下部源极/漏极区域106l位于相应的金属线上面并且直接接触相应的金属线。
金属线402具有比下部和上部源极/漏极区域106l、106u小的电阻，因此减小了沿着源极线SL和位线BL的电压降。减小的电压降允许更大的存储器阵列和/或降低的功耗。金属线402包括相应的金属层404和相应的阻挡层406。阻挡层406配置为防止材料从金属层404向外扩散到上面的结构和/或下面的结构。金属层404可以例如是或包括钨和/或一些其他合适的金属。阻挡层406可以例如是或包括氮化钛(例如，TiN)、氮化钨(例如，WN)、一些其他合适的阻挡材料或前述的任意组合。
参考图4B，提供了图4A的3D存储器阵列的一些可选实施例的截面图400B，其中，伪半导体沟道408位于金属线402的侧壁上以保护金属线402免受氧化。这种氧化例如可以在栅极介电层110和铁电层112的沉积之前和/或期间发生。氧化会增大金属线402的电阻，从而增大沿着金属线402的电压降。这可以进而增加3D存储器阵列202的功耗和/或限制3D存储器阵列202的尺寸。伪半导体沟道408分别如描述的半导体沟道104。例如，这可能是由于通过相同工艺或相似工艺形成的。
在一些实施例中，伪半导体沟道408具有与半导体沟道104的单独的宽度Wsc相同或基本相同的单独的宽度Wdsc。在可选实施例中，伪半导体沟道408与半导体沟道104的单独的宽度Wsc不同(例如，大于或小于)的单独的宽度Wdsc。不同的宽度可以例如是由于在形成凹槽时的蚀刻工艺不同，在凹槽内形成伪半导体沟道408和半导体沟道104，和/或例如可能是由于在形成凹槽时的蚀刻速率不同。然而，其他合适的原因也是可以的。
参考图4C，提供了图2A的3D存储器阵列的一些可选实施例的截面图400C，其中使用多条硅化物线410代替多条金属线402。因此，源极线SL和位线BL由硅化物线410限定。硅化物线410是金属硅化物，并且可以例如是硅化镍或包括其他合适的金属硅化物。
如关于图4B所讨论的，在没有伪半导体沟道408保护金属线402的侧壁的情况下，金属线402的氧化可能发生。这种氧化进而可能不利地影响3D存储器阵列202的性能。硅化物线410可以具有与金属线402相当的电阻，并且因此可以与金属线402相当。此外，硅化物线410可以具有比金属线402更低的与氧的反应性。因此，通过用硅化物线410代替金属线402，在没有伪半导体沟道408的情况下，可以减轻与氧化相关的挑战。伪半导体沟道408可以增加3D存储器阵列202的形成的复杂度，使得省略伪半导体沟道408可以降低成本和/或提高产量。
参考图4D，提供了图4C的3D存储器阵列的一些可选实施例的截面图400D，其中省略了下部源极/漏极区域106l和上部源极/漏极区域106u。相反，硅化物线410用作MFIS存储器单元102的源极/漏极区域。
虽然图4A至图4D示出了图2A的3D存储器阵列的一些可选实施例在X方向上的截面图400A-400D，但是应当理解，可选实施例的顶视图可以如图2D所示。例如，图2D可以沿着图4A至图4D中任一图中的线C截取。类似地，应当理解，可选实施例在Y方向上的截面图可以如图2C所示，除了层的垂直堆叠将被修改以匹配图4A至图4D。
参考图5A至图5C，提供了包括3D存储器阵列202的集成电路(IC)的一些实施例的各种视图500A-500C。3D存储器阵列202如在图2A至图2D中所描述并且包括附加列。在可选实施例中，3D存储器阵列202如在图3A至图3G和图4A至图4D中的任何图处所描述的并且还包括附加列。图5A对应于沿着图5C中的线F的截面图500A，并且图5B对应于沿着图5C中的线G的截面图500B。此外，图5C分别对应于图5A和图5B中的线F和G。
3D存储器阵列202位于互连结构504内的半导体衬底502上面。半导体衬底502可以例如是或包括单晶硅的体衬底和/或一些其他合适类型的半导体衬底。互连结构504包括互连介电层506、多条线508和多个通孔510。线508和通孔510交替堆叠在互连介电层506中，以限定3D存储器阵列202上方和下方的导电路径。互连介电层506可以例如是或包括氧化硅和/或一些其他合适的电介质。线508和通孔510可以例如是或包括金属和/或一些其他合适的导电材料。
多条线508限定顶部字线导线TWL(图5C中以虚线示出)，顶部字线导线TWL位于3D存储器阵列202上面并且沿着3D存储器阵列202的行相应地延伸。此外，多个通孔510限定顶部电极通孔TEV，顶部电极通孔TEV分别从控制栅电极114分别延伸至顶部字线TWL。因此，顶部字线TWL和顶部电极通孔TEV电耦合至相应行中的控制栅电极并且互连相应行中的控制栅电极。
半导体器件512位于半导体衬底502和互连结构504之间的半导体衬底502上。半导体器件512包括相应的成对的源极/漏极区域514、相应的栅电极516和相应的栅极介电层518。栅电极516对应于成对的源极/漏极区域514，并且横向地夹在相应的成对的源极/漏极区域之间。栅极介电层518分别位于栅电极516下方，以将栅电极516与半导体衬底502分隔开。半导体器件512可以是例如金属氧化物半导体(MOS)FET、鳍式FET、纳米结构FET，全环栅(GAA)FET或一些其他合适类型的半导体器件。此外，半导体器件512可以例如实现用于3D存储器阵列202的读取和写入电路。
沟槽隔离结构520延伸至半导体衬底502中，以提供半导体器件512与半导体衬底502上的其他半导体器件(未示出)之间的电隔离。沟槽隔离结构520可以例如是或包括氧化硅和/或一些其他合适的电介质。此外，沟槽隔离结构520可以例如是或包括浅沟槽隔离(STI)结构和/或一些其他合适类型的沟槽隔离结构。
参考图6，提供了图5A至图5C的框BX内的图5A至图5C的3D存储器阵列202的部分的一些实施例的示意图600。框BX跨越两行八列。行具有相应的顶部字线TWL，其下标表示从m行开始的具体行号，其中m是整数值。列具有相应的位线BL和相应的源极线SL，其下标表示从列n开始的具体列号，其中n是整数值。
顶部字线TWL沿着行相应地延伸，并且经由相应行中的控制栅电极114电耦合至相应行中的MFIS存储器单元102。位线BL和源极线SL沿着列相应地延伸，并且经由下部和上部源极/漏极区域106l、106u(参见例如图5A至图5C)电耦合至相应列中的MFIS存储器单元102。总的来说，顶部字线TWL、位线BL和源极线SL促进了对MFIS存储器单元102的读取和写入操作。
参考图7A和图7B，提供了图5A至图5C的IC的一些可选实施例的截面图700A、700B，其中字线分别电耦合至3D存储器阵列202的底部和3D存储器阵列202的顶部处的控制栅电极114。图7A的截面图700A对应于图5A的截面图500A，并且图7B的截面图700B对应于图5B的截面图500B。
偶数行的控制栅电极电耦合至3D存储器阵列202的底部处的底部字线BWL，并且奇数行的控制栅电极电耦合至3D存储器阵列202的顶部处的顶部字线TWL，反之亦然。此外，取决于是电耦合至顶部字线还是底部字线，控制栅电极114具有不同的截面轮廓。电耦合至底部字线BWL的控制栅电极具有分别突出到底部字线BWL并且限定底部电极通孔BEV的突起。电耦合至顶部字线TWL的控制栅电极没有向上和向下的突起，并且通过单独的顶部电极通孔TEV电耦合至顶部字线TWL。
通过在3D存储器阵列202的底部和3D存储器阵列202的顶部之间分割字线，可以减小字线在Y方向上的节距(例如，进入和离开页面；参见例如图5C)。关于字线的间距的设计约束可能会限制节距。通过减小字线的节距，可以增强3D存储器阵列202的按比例缩小。
参考图8A和8B，提供了图7A和图7B的IC的一些可选实施例的截面图800A、800B，其中底部电极通孔BEV独立于控制栅电极114。控制栅电极114具有相同或基本相同的轮廓，而不论是电耦合至顶部字线还是底部字线。此外，控制栅电极114延伸穿过3D存储器阵列202和底部电极通孔BEV之间的覆盖介电层802。电耦合至底部字线BWL的控制栅电极分别穿过覆盖介电层802延伸至底部电极通孔BEV。电耦合至顶部字线TWL的控制栅电极穿过覆盖介电层802延伸至互连介电层506。覆盖介电层802可以是或包括例如氮化硅和/或一些其他合适的电介质。
如图3A所示，3D存储器阵列202不被栅极介电层110和铁电层112覆盖。这样，栅极介电层110包括多个离散的栅极介电段，并且铁电层112包括多个离散的铁电段。多个间隔件804将控制栅电极114与铁电段分隔开。此外，介电结构116延伸穿过覆盖介电层802、栅极介电段和铁电段。间隔件804可以是或包括例如氮化硅和/或一些其他合适的电介质。
如在下文中看到的，可以通过自对准工艺来形成间隔件804，并且间隔件804可以与顶部的一个阵列介电层210用作掩模以形成开口，在开口内形成控制栅电极114。这可以导致在形成3D存储器阵列202时所使用的光掩模的数量的减少。因为光刻是昂贵的，所以该减少可以导致大量的成本节省。此外，如下文所见，间隔件804在形成开口时保护铁电层112，在开口内形成控制栅电极114。这进而减小了损坏铁电层112的可能性，并因此可以增强MFIS存储器单元102的性能。此外，通过形成独立于控制栅电极114的底部电极通孔BEV，可以减小其内形成控制栅电极114的开口的高宽比(例如，高度与宽度之比)。这进而可以降低用于形成开口的蚀刻的复杂性，并且可以扩大工艺窗口(例如，弹性)。
虽然图7A、图7B、图8A和图8B中的IC的实施例没有附带顶视图，但是应当理解，图5C的顶视图500C表示具有一些修改的这些顶视图。偶数行或奇数行中的顶部电极通孔TEV和顶部字线TWL，但不是两者都代替，对应于底部电极通孔BEV和底部字线BWL，因此应以虚线示出。此外，电极通孔的尺寸和/或电极通孔的形状可以不同。相应地，图7A和图8A的截面图700A、800A例如可以沿着图5C中的线F截取(如上修改)，并且图7B和图8B的截面图700B、800B可以沿着图5C的线G截取(如上修改)。
参考图9A和图9B至图18A和图18B，提供了用于形成包括MFIS存储器单元的3D存储器阵列的IC的方法的一些实施例的一系列视图。标有后缀B的示出出了沿着带有后缀A的相似编号的图的线H、I或J的截面图(无论存在哪个)。带有后缀A的示出出了沿着带有后缀B的图中的线H、I或J(无论存在哪个)的顶视图。例如，该方法可用于形成图5A至图5C的IC或其他合适的IC。
如由图9A和图9B的顶视图900A和截面图900B所示的，在半导体衬底502上形成半导体器件512和沟槽隔离结构520。半导体器件512包括一对源极/漏极区域514、栅电极516和栅极介电层518。栅电极516和栅极介电层518堆叠在源极/漏极区域514之间。沟槽隔离结构520围绕半导体器件512，以将半导体器件512与其他半导体器件(未示出)电隔离。
还通过图9A和图9B的顶视图900A和截面图900B示出，互连结构504部分地形成在半导体器件512和半导体衬底502上方。互连结构504包括下部互连介电层506a、多条下部线508a和多个下部通孔510a。下部线508a和下部通孔510a交替地堆叠在下部互连介电层506a中，并且限定从半导体器件512和半导体衬底502上的其他半导体器件(未示出)引出的导电路径。
如通过图10A和10B的顶视图和截面图1000A、1000B所示的，第一存储器膜1002a和第二存储器膜1002b沉积在图9A和图9B的互连结构504上方。为了便于说明，仅示出了对应于下部互连介电层506a的互连结构504的顶部。互连结构504的剩余部分如图9A和图9B所示。第一和第二存储器膜1002a、1002b包括垂直堆叠的相应的源极/漏极层1004、相应的源极/漏极介电层116a和相应的阵列介电层210。源极/漏极介电层116a的每个位于两个源极/漏极层1004之间。阵列介电层210分别位于第一和第二存储器膜1002a、1002b的顶部处，并且与沿着下部互连介电层506a的顶面延伸的下部互连介电层506a的部分的材料不同。
在一些实施例中，源极/漏极层1004是或包括掺杂多晶硅和/或一些其他合适的半导体材料。在一些实施例中，源极/漏极介电层116a是或包括氧化硅和/或一些其他合适的电介质。在一些实施例中，阵列介电层210是或包括氮化硅和/或一些其他合适的电介质。
虽然在互连结构504上方堆叠沉积了两个存储器膜，但是在可选实施例中可以沉积更多或更少的存储器膜。例如，可以省略第二存储器膜1002b，使得可以仅沉积单个存储器膜。作为另一示例，可以重复地沉积第二存储器膜1002b，使得可以沉积三个或更多存储器膜。在可选实施例中，为了形成根据图4A的3D存储器阵列，阻挡层406和金属层404可以与源极/漏极层1004、源极/漏极介电层116a和阵列介电层210堆叠沉积。在可选实施例中，为了形成根据图4C的3D存储器阵列，可以将硅化物层沉积成与源极/漏极层1004、源极/漏极介电层116a和阵列介电层210堆叠在一起。在可选实施例中，为了形成根据图4D的3D存储器阵列，可以沉积硅化物层来代替源极/漏极层1004。
如通过图11A和图11B的顶视图和截面图1100A、1100B所示的，图案化第一存储器膜1002和第二存储器膜1002b以形成多个沟槽1102。沟槽1102在与图11B的截面图1100B垂直的方向(例如，Y方向)上平行地横向细长。在一些实施例中，方向是所形成的3D存储器阵列的列延伸和/或沟槽1102具有彼此相同或基本相同的尺寸的方向。此外，图案化将源极/漏极层1004划分为下部源极/漏极区域106l和上部源极/漏极区域106u。下部源极/漏极区域106l位于相应的源极/漏极介电层的下侧处，而上部源极/漏极区域106u位于相应的源极/漏极介电层的上侧处。图案化例如可以通过光刻/蚀刻工艺和/或一些其他合适的图案化工艺来执行。光刻/蚀刻工艺可以例如使用干蚀刻和/或一些其他合适类型的蚀刻。
如通过图12A和图12B的顶视图和截面图1200A、1200B所示的，源极/漏极介电层116a通过沟槽1102横向地凹进。相对于下部源极/漏极区域106l和上部源极/漏极区域106u的相邻侧壁，该凹进使源极/漏极介电层116a的侧壁凹进以形成具有横向深度Dr的凹槽1202。注意，在图12A中以虚线示出了凹槽1202。在一些实施例中，横向深度Dr为约10-30纳米、约10-20纳米、约20-30纳米或一些其他合适的深度。横向凹进可以例如通过湿蚀刻和/或一些其他合适类型的蚀刻来执行。
如由图13A和图13B的顶视图1300A和截面图1300B所示的，形成半导体层1302，填充沟槽1102(例如，参见图12A和图12B)和凹槽1202(例如，参见图12A和图12B)。在一些实施例中，半导体层1302是掺杂的。在可选实施例中，半导体层1302是不掺杂的。在一些实施例中，半导体层1302是或包括多晶硅和/或一些其他合适的半导体材料。
用于形成半导体层1302的工艺可以例如包括：1)沉积半导体层1302；2)对半导体层1302执行平坦化，直到到达第二存储器膜1002b的阵列介电层210。可选地，其他合适的工艺可以形成半导体层1302。平坦化可以例如通过化学机械抛光(CMP)或一些其他合适的平坦化来执行。
在可选实施例中，虽然半导体层1302形成为完全填充沟槽1102和凹槽1202，但是半导体层1302可以形成为衬里并且部分地填充沟槽1102和凹槽1202。这样的可选实施例可以例如在形成根据图3C至图3E的3D存储器阵列时出现。在其中半导体层1302形成为衬里并且部分地填充沟槽1102和凹槽1202的一些实施例中，栅极介电层形成为衬里并且部分地填充半导体层1302上方的沟槽和凹槽1202。这样的可选实施例可以例如在形成根据图3D和图3E的3D存储器阵列时出现。
如通过图14A和图14B的顶视图和截面图1400A、1400B所示的，清除沟槽1102。然而，凹槽1202(例如，参见图12A和图12B)未被清除或被最小地清除。通过这样做，多个半导体沟道104形成为从半导体层1302定位至凹槽1202。例如，可以通过干蚀刻和/或一些其他合适类型的蚀刻来执行清除。可选地，例如，可以执行用于清除沟槽1102的其他合适的工艺。在一些实施例中，第二存储器膜1002b的阵列介电层210在蚀刻期间用作掩模。
如通过图15A和图15B的顶视图和截面图1500A、1500B所示的，形成栅极介电层110、铁电层112和控制电极层1502(统称为沟槽层)以填充沟槽1102。栅极介电层110形成为衬里并且部分地填充沟槽1102，并且铁电层112形成为衬里并且部分地填充栅极介电层110上方的沟槽1102。控制电极层1502形成为填充铁电层112上方的沟槽1102的剩余部分。在一些实施例中，控制电极层1502为或包含氮化钛、掺杂多晶硅、氮化钽、钨、一些其他合适的导电材料或前述的任意组合。在一些实施例中，铁电层112是或包括掺杂的氧化铪(例如，掺杂有铝、硅、锆、镧、锶等)和/或一些其他合适的铁电材料。在一些实施例中，栅极介电层110是或包括氧化硅、氧化铝、氮氧化硅、氮化硅、氧化镧、钛酸锶、未掺杂的氧化铪或一些其他合适的介电材料或它们的任何组合。在一些实施例中，栅极介电层110是或包括高k介电层。
用于形成沟槽层的工艺可以例如包括：1)沉积栅极介电层110；2)在栅极介电层110上方沉积铁电层112；3)在铁电层112上方沉积控制电极层1502；以及4)对控制电极层1502执行平坦化，直到到达铁电层112。可选地，其他合适的工艺可以形成沟槽层。例如，可以可选地执行平坦化，直到到达第二存储器膜1002b。平坦化可以例如通过CMP或一些其他合适的平坦化来执行。
如通过图16A和图16B的顶视图和截面图1600A、1600B所示的，图案化控制电极层1502以形成将控制电极层1502分成多个控制栅电极114的多个栅极隔离开口1602。控制栅电极114布置成多行和多行，使得控制栅电极沿着每行每隔一列出现，并且使得控制栅电极沿着每列每隔一行出现。此外，控制栅电极114沿着相邻的列和相邻的行交错，使得控制栅电极114在Y方向上的节距Py跨行，并且控制栅电极114在X方向上的节距Px跨两列。在一些实施例中，控制栅电极114具有小于Y方向节距Py的约一半的单独的宽度Wcg。
图案化例如可以通过光刻/蚀刻工艺和/或一些其他合适的图案化工艺来执行。光刻/蚀刻工艺可以例如使用铁电层112作为蚀刻停止和/或可以例如使用干蚀刻和/或一些其他合适类型的蚀刻。
将控制电极层1502分成控制栅电极114完成第一存储器阵列204a和第二存储器阵列204b。第一和第二存储器阵列204a、204b垂直堆叠，并且由多个MFIS存储器单元102组成。在一些实施例中，MFIS存储器单元102如图1A至图1C和/或图2A至图2D所示。每个MFIS存储器单元102具有铁电层112的局部部分，该局部部分具有表示数据位的极性。
在针对任一MFIS存储器单元102的编程和擦除操作期间，MFIS存储器单元的下部和上部源极/漏极区域106l、106u并联电耦合，并且用作MFIS存储器单元的半导体沟道104的代理。从MFIS存储器单元的控制栅电极114向半导体沟道104施加编程电压(例如，经由下部源极/漏极区域106l和上部源极/漏极区域106u)，以将极性设置为编程状态。此外，从控制栅电极114将与编程电压相反的极性的擦除电压(例如，经由下部源极/漏极区域106l和上部源极/漏极区域106u)施加到半导体沟道104，以将极性设置为擦除状态。编程状态可以例如表示二进制“1”，而擦除状态可以例如表示二进制“0”，反之亦然。
铁电层112根据极性是处于编程状态还是擦除状态来不同地屏蔽由控制栅电极114产生的电场。这样，当极性处于编程和擦除状态时，MFIS存储器单元分别具有编程的阈值电压和擦除的阈值电压。在MFIS存储器单元的读取操作期间，控制栅电极114以在编程的阈值电压和擦除的阈值电压之间的读取电压偏置，并且测量半导体沟道104的电阻。根据半导体沟道104是否导通，极性处于编程状态或擦除状态。
与氮化硅层相反，通过使用铁电层112进行数据存储，对于编程和擦除操作，不依赖于载流子隧穿。这样，可以减小编程和擦除电压，并且可以提高编程和擦除速度。例如，编程和擦除电压可以减小到小于约5伏，和/或编程和擦除速度可以减小到小于约100纳秒。然而，其他合适的值是可接受的。通过减小编程和擦除电压以及通过提高编程和擦除速度，可以降低功耗。
如通过图17A和图17B的顶视图和截面图1700A、1700B所示，形成栅极间介电层116b以填充栅极隔离开口1602(例如，参见图16A和图16B)。栅极间介电层116b可以例如是或包括氧化硅和/或一些其他合适的电介质。用于形成栅极间介电层116b的工艺可以例如包括：1)沉积填充栅极隔离开口1602的栅极间介电层116b；以及2)对栅极间介电层116b执行平坦化，直到铁电层112露出。在可选实施例中，栅极间介电层116b通过一些其他合适的工艺形成。此外，在可选实施例中，在暴露铁电层112之前停止平坦化，并且此后在栅极间介电层116b的顶部中形成随后形成的顶部电极通孔。
如通过图18A和图18B的顶视图和截面图1800A、1800B所示的，完成互连结构504。在第一和第二存储器阵列204a、204b上方形成上部互连介电层506b，并且在上部互连介电层506b中堆叠形成多条上部线508b和多个上部通孔510b。至少一些上部线508b限定顶部字线TWL，并且至少一些上部通孔510b限定顶部电极通孔TEV。顶部字线TWL相应地沿着控制栅电极114的行延伸，并且顶部电极通孔TEV分别从顶部字线TWL分别延伸至控制栅电极114。
虽然关于方法的各个实施例描述了图9A和图9B至图18A和图18B，应当理解，图9A和图9B至图18A和图18B中所示的结构不限于该方法，而是可以单独地独立于该方法。虽然图9A和图9B至图18A和图18B被描述为一系列动作，但是应当理解，在其他实施例中可以改变动作的顺序。虽然图9A和图9B至图18A和图18B示出和描述为一组特定的动作，但是在其他实施例中可以省略示出和/或描述的一些动作。此外，未示出和/或描述的动作可以包括在其他实施例中。
参考图19，提供了图9A和图9B至图18A和图18B的方法的一些实施例的框图1900。
在1902处，在半导体器件和半导体衬底上方部分地形成互连结构。参见例如图9A和图9B。
在1904处，在互连结构上方沉积存储器膜，其中该存储器膜包括一对源极/漏极层以及位于源极/漏极层之间的源极/漏极介电层。参见例如图10A和图10B。
在1906处，图案化存储器膜以形成在第一方向上平行地横向延伸的多个沟槽。参见例如图11A和图11B。
在1908处，源极/漏极介电层的侧壁在横向于第一方向的第二方向上在沟槽中横向凹进以形成凹槽。参见例如图12A和图12B。
在1910处，沉积半导体层以填充沟槽和凹槽。参见例如图13A和图13B。
在1912处，图案化半导体层以从沟槽中清除半导体层，同时将半导体层保留在凹槽中。参见例如图14A和图14B。
在1914处，沉积栅极介电层和铁电层以衬里并且部分地填充沟槽。参见例如图15A和图15B。
在1916处，沉积控制电极层以填充沟槽的剩余部分。参见例如图15A和图15B。
在1918处，图案化控制电极层以将控制电极层划分为多行和多列的多个控制栅电极。参见例如图16A和图16B。
在1920处，在存储器膜和控制栅电极上方完成互连结构。参见例如图17A和图17B以及图18A和图18B。
虽然在此将图19的框图1900示出和描述为一系列动作或事件，但是应当理解，这样的动作或事件的示出顺序不应以限制性的意义来解释。例如，一些动作可以以不同的顺序发生和/或与除了本文示出和/或描述的那些动作或事件之外的其他动作或事件同时发生。此外，可能不需要全部示出的动作来实现本文的描述的一个或多个方面或实施例，并且本文描述的一个或多个动作可以在一个或多个单独的动作和/或阶段中执行。
参考图20A和图20B至图27A和图27B，提供了用于形成包括MFIS存储器单元的3D存储器阵列的IC的方法的一些实施例的一系列视图，其中字线分别位于3D存储器阵列的底部和顶部处。标有后缀B的示出出了沿着带有后缀A的相似编号的图中的线K、L或M的截面图(无论哪个存在)。带后缀A的示出出了沿着带后缀B的相似编号的图中的线K、L或M(无论哪个存在)的顶视图。例如，该方法可用于形成图8A和图8B的IC或其他合适的IC。
如由图20A和图20B的顶视图2000A和截面图2000B所示，如图9A和图9B所示和所述，在半导体衬底502上形成半导体器件512和沟槽隔离结构520。
还通过图20A和图20B的顶视图2000A和截面图2000B示出，互连结构504部分地形成在半导体器件512和半导体衬底502上方。互连结构504包括下部互连介电层506a、覆盖介电层802、多条下部线508a和多个下部通孔510a。下部线508a和下部通孔510a交替地堆叠在下部互连介电层506a中，并且限定了从半导体器件512和半导体衬底502上的其他半导体器件(未示出)引出的导电路径。此外，下部线508a在互连结构504的顶部处限定底部字线BWL，并且下部通孔510a限定分别位于底部字线BWL上面的底部电极通孔BEV。覆盖介电层802覆盖下部互连介电层506a和底部电极通孔BEV。
如通过图21A和图21B的顶视图2100A和截面图2100B所示，对互连结构504执行图10A和图10B至图14A和图14B处的动作。为了便于说明，仅示出了互连结构504的顶部。互连结构504的剩余部分如图20A和图20B所示。
根据图10A和图10B至图14A和图14B处的动作，如图10A和图10B所示和所述，沉积第一存储器膜1002a和第二存储器膜1002b。如图11A和图11B所示和所述，图案化第一和第二存储器膜1002a、1002b以形成多个沟槽1102。如图12A和图12B所示和所述，通过沟槽1102使源极/漏极介电层116a横向凹进以形成凹槽1202(参见例如图12A和图12B)。如图13A和图13B所示和所述，形成半导体层1302，以填充沟槽1102和凹槽1202。如图14A和图14B所示和所述，清除沟槽1102。
如通过图22A和图22B的顶视图和截面图2200A、2200B所示，形成栅极介电层110、铁电层112和间隔件层2202，以衬里并且部分地填充沟槽1102。形成铁电层112，以衬里并且部分地填充栅极介电层110上方的沟槽1102，并且形成间隔件层2202以衬里并且部分地填充铁电层112上方的沟槽1102。间隔件层2202可以是例如氮化硅和/或一些其他合适的电介质。
如由图23A和图23B的顶视图和截面图2300A、2300B所示，对间隔件层2202、铁电层112、栅极介电层110和覆盖介电层802执行蚀刻工艺，以将沟槽1102延伸至底部电极通孔BEV。最初，回蚀刻间隔件层2202，并且沿着沟槽1102的侧壁由间隔件层2202形成间隔件804。此后，在蚀刻穿过铁电层112、栅极介电层110和覆盖介电层802时，间隔件804和第二存储器膜1002b的阵列介电层210用作掩模。刻蚀工艺的这两个步骤例如可以通过相同的刻蚀或通过不同的刻蚀来执行。
在可选实施例中，代替形成图22A和图22B处的间隔件层2202，并且随后执行图23A和图23B处的蚀刻工艺，可以执行光刻/蚀刻工艺，以在沟槽1102的底部处形成分别延伸至底部电极通孔BEV的开口。然后该方法可以如下所述进行。这些可选实施例可以例如用于形成图7A和图7B的IC或其他合适的IC。
如通过图24A和图24B的顶视图和截面图2400A、2400B所示的，形成控制电极层1502以填充沟槽1102。用于形成控制电极层1502的工艺可以例如包括：1)沉积控制电极层1502；以及2)对控制电极层1502执行平坦化，直到到达第二存储器膜1002b的阵列介电层210为止。可选地，其他合适的工艺可以形成控制电极层1502。平坦化可以例如通过CMP或一些其他合适的平坦化来执行。
如图25A和图25B以及图26A和图26B的视图所示，执行图16A和图16B以及图17A和图17B处的动作。在图25A和图25B的顶视图2500A和截面图2500B中，图案化控制电极层1502以形成多个栅极隔离开口1602，该栅极隔离开口1602将控制电极层1502划分为多个控制栅极电极114，如在图16A和图16B所示和所述。在图26A和图26B的顶视图和截面图2600A、2600B中，如图17A和图17B所示和所述，形成栅极间介电层116b，以填充栅极隔离开口1602(参见例如图25A和图25B)。
如由图27A和图27B的顶视图和截面图2700A、2700B所示，完成互连结构504，如在图18A和图18B中所述。然而，与图18A和图18B相反，顶部字线TWL和顶部电极通孔TEV形成在偶数行或奇数行，但不是两者中都形成。
虽然关于方法的各个实施例描述了图20A和图20B至图27A和图27B，应当理解，图20A和图20B至图27A和图27B中所示的结构不限于该方法，而是可以单独地独立于该方法。虽然将图20A和图20B至图27A和图27B描述为一系列动作，但是应当理解，在其他实施例中，动作的顺序可以改变。虽然图20A和图20B至图27A和图27B示出并描述为一组特定的动作，但是在其他实施例中可以省略示出和/或描述的一些动作。此外，未示出和/或描述的动作可以包括在其他实施例中。
参考图28，提供了图20A和图20B至图27A和图27B的方法的一些实施例的框图2800。
在2802处，互连结构部分地形成在半导体器件和半导体衬底上方，其中，互连结构包括底部字线和底部电极通孔，底部字线和底部电极通孔分别位于互连结构的顶部处的底部字线上面。参见例如图20A和图20B。
在2804处，在互连结构上方沉积存储器膜，其中存储器膜包括一对源极/漏极层以及位于源极/漏极层之间的源极/漏极介电层。参见例如图21A和图21B以及图10A和图10B。
在2806处，图案化存储器膜以形成在第一方向上平行地横向延伸的多个沟槽。参见例如图21A和图21B以及图11A和图11B。
在2808处，使源极/漏极介电层的侧壁在横向于第一方向的第二方向上在沟槽中横向凹进以形成凹槽。参见例如图21A和图21B以及图12A和图12B。
在2810处，沉积半导体层以填充沟槽和凹槽。参见例如图21A和图21B以及图13A和图13B。
在2812处，图案化半导体层以从沟槽清除半导体层，同时半导体层保留在凹槽中。参见例如图21A和图21B以及图14A和图14B。
在2814处，将栅极介电层、铁电层和间隔层沉积为衬里并且部分地填充沟槽。参见例如图22A和图22B。
在2816处，执行蚀刻以回蚀刻间隔件层、铁电层和栅极介电层，并且将沟槽延伸至底部电极通孔。参见例如图23A和图23B。
在2818处，沉积控制电极层以填充沟槽。参见例如图24A和图24B。
在2820处，图案化控制电极层以将控制电极层划分为多行和多列的多个控制栅电极。参见例如图25A和图25B。
在2822处，在存储器膜和控制栅电极上方完成互连结构。参见例如图26A和图26B以及图27A和图27B。
虽然在此将图28的框图2800示出和描述为一系列动作或事件，但是将理解的是，这样的动作或事件的示出顺序不应以限制性的意义来解释。例如，一些动作可以以不同的顺序发生和/或与除了本文示出和/或描述的那些动作或事件之外的其他动作或事件同时发生。此外，可能不需要全部示出的动作来实现本文的描述的一个或多个方面或实施例，并且本文描述的一个或多个动作可以在一个或多个单独的动作和/或阶段中执行。
在一些实施例中，本发明提供了一种存储器器件，包括：下部源极/漏极区域和位于下部源极/漏极区域上面的上部源极/漏极区域；半导体沟道，位于下部源极/漏极区域上面并且位于上部源极/漏极区域下面；控制栅电极，沿着半导体沟道的侧壁以及下部源极/漏极区域和上部源极/漏极区域的单独的侧壁延伸；以及栅极介电层和铁电层，将控制栅电极与半导体沟道以及下部源极/漏极区域和上部源极/漏极区域分隔开。在一些实施例中，半导体沟道完全并且横向地位于上部源极/漏极区域的相对侧壁之间，其中，相对侧壁分别面对和面向远离控制栅电极。在一些实施例中，控制栅电极完全未由上部源极/漏极区域覆盖。在一些实施例中，半导体沟道的侧壁与下部源极/漏极区域和上部源极/漏极区域的单独的侧壁偏移。在一些实施例中，铁电层沿着半导体沟道的侧壁从顶部延伸至底部，并且还沿着上部源极/漏极区域和下部源极/漏极区域的单独的侧壁从顶部延伸至底部。在一些实施例中，该存储器器件还包括：第二半导体沟道和源极/漏极介电层，位于下部源极/漏极区域上面并且位于上部源极/漏极区域下面，其中，源极/漏极介电层位于半导体沟道与第二半导体沟道之间。在一些实施例中，存储器器件还包括第二半导体沟道，第二半导体沟道在控制栅电极的与半导体沟道相反的侧上与控制栅电极邻接，其中铁电层和栅极介电层包裹在控制栅电极的底部周围，并且将控制栅电极与第二半导体沟道分隔开。
在一些实施例中，本发明提供了另一种存储器器件，包括：第一半导体沟道；第二半导体沟道，位于第一半导体沟道上面；以及控制栅电极和铁电层，与第一半导体沟道和第二半导体沟道邻接，其中铁电层将控制栅电极与第一半导体沟道和第二半导体沟道分隔开。在一些实施例中，存储器器件还包括：高k栅极介电层，将铁电层与第一半导体沟道和第二半导体沟道分隔开。在一些实施例中，控制栅电极、铁电层和第一半导体沟道部分地限定MFIS FET。在一些实施例中，存储器器件还包括：第二控制栅电极，与控制栅电极横向间隔开并且还与第一半导体沟道和第二半导体沟道邻接，其中铁电层将第二控制栅电极与第一半导体沟道和第二半导体沟道分隔开。在一些实施例中，存储器器件还包括：下部源极/漏极区域和上部源极/漏极区域，与第二半导体沟道垂直堆叠。在一些实施例中，上部源极/漏极区域完全覆盖第一半导体沟道和第二半导体沟道。在一些实施例中，控制栅电极在第一半导体沟道和第二半导体沟道处单独地凸起。
在一些实施例中，本发明提供了一种用于形成存储器器件的方法，该方法包括：在衬底上方沉积存储器膜，其中该存储器膜包括一对源极/漏极层和位于源极/漏极层之间的源极/漏极介电层；对存储器膜执行第一蚀刻以形成穿过存储器膜的沟槽；通过沟槽使源极/漏极介电层的侧壁相对于源极/漏极层的侧壁凹进，以形成凹槽；沉积半导体层，半导体层填充凹槽和沟槽；对半导体层执行第二蚀刻以从沟槽清除半导体层；沉积铁电层，铁电层衬里沟槽，并且还衬里凹槽处的半导体层；以及在铁电层上方沉积填充沟槽的电极层。在一些实施例中，该方法还包括对电极层执行第三蚀刻，以在凹槽处形成与半导体层邻接的多个控制栅电极。在一些实施例中，该方法还包括在半导体层的沉积与铁电层的沉积之间沉积衬里沟槽的高k栅极介电层。在一些实施例中，半导体层沉积在源极/漏极介电层的侧壁和源极/漏极层的侧壁上，其中通过第二蚀刻从源极/漏极层的侧壁上清除半导体层，但是不从源极/漏极介电层的侧壁上清除半导体层。在一些实施例中，该方法还包括在存储器膜上方沉积第二存储器膜，其中第二存储器膜包括一对第二源极/漏极层和位于第二源极/漏极层之间的第二源极/漏极介电层，其中还对第二存储器膜执行第一蚀刻，并且其中该凹进通过沟槽使第二源极/漏极介电层的侧壁相对于第二源极/漏极层的侧壁凹进，以与该凹槽同时形成第二凹槽。在一些实施例中，凹进通过沟槽使源极/漏极介电层的第二侧壁相对于源极/漏极层的第二侧壁凹进，以形成第二凹槽，并且其中第二凹槽位于沟槽的与凹槽相反的侧上。
本发明概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基底来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同配置并且不面向远离本发明的精神和范围，并且在不面向远离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (10)

1.一种存储器器件，包括：
下部源极/漏极区域和位于所述下部源极/漏极区域上面的上部源极/漏极区域；
半导体沟道，位于所述下部源极/漏极区域上面并且位于所述上部源极/漏极区域下面；
控制栅电极，沿着所述半导体沟道的侧壁以及所述下部源极/漏极区域和所述上部源极/漏极区域的单独的侧壁延伸；以及
栅极介电层和铁电层，将所述控制栅电极与所述半导体沟道以及所述下部源极/漏极区域和所述上部源极/漏极区域分隔开。
2.根据权利要求1所述的存储器器件，其中，所述半导体沟道完全并且横向地位于所述上部源极/漏极区域的相对侧壁之间，并且其中，所述相对侧壁分别面对和面向远离所述控制栅电极。
3.根据权利要求1所述的存储器器件，其中，所述控制栅电极完全未由所述上部源极/漏极区域覆盖。
4.根据权利要求1所述的存储器器件，其中，所述半导体沟道的侧壁与所述下部源极/漏极区域和所述上部源极/漏极区域的单独的侧壁偏移。
5.根据权利要求1所述的存储器器件，其中，所述铁电层沿着所述半导体沟道的侧壁从顶部延伸至底部，并且还沿着所述下部源极/漏极区域和所述上部源极/漏极区域的单独的侧壁从顶部延伸至底部。
6.根据权利要求1所述的存储器器件，还包括：
第二半导体沟道和源极/漏极介电层，位于所述下部源极/漏极区域上面并且位于所述上部源极/漏极区域下面，其中，所述源极/漏极介电层位于所述半导体沟道与所述第二半导体沟道之间。
7.根据权利要求1所述的存储器器件，还包括：
第二半导体沟道，在所述控制栅电极的与所述半导体沟道相反的侧上与所述控制栅电极邻接，其中，所述铁电层和所述栅极介电层包裹在所述控制栅电极的底部周围，并且将所述控制栅电极与所述第二半导体沟道分隔开。
8.一种存储器器件，包括：
第一半导体沟道；
第二半导体沟道，位于所述第一半导体沟道上面；以及
控制栅电极和铁电层，与所述第一半导体沟道和所述第二半导体沟道邻接，其中，所述铁电层将所述控制栅电极与所述第一半导体沟道和所述第二半导体沟道分隔开。
9.根据权利要求8所述的存储器器件，还包括：
高k栅极介电层，将所述铁电层与所述第一半导体沟道和所述第二半导体沟道分隔开。
10.一种用于形成存储器器件的方法，所述方法包括：
在衬底上方沉积存储器膜，其中，所述存储器膜包括一对源极/漏极层和位于所述源极/漏极层之间的源极/漏极介电层；
对所述存储器膜执行第一蚀刻以形成穿过所述存储器膜的沟槽；
通过所述沟槽使所述源极/漏极介电层的侧壁相对于所述源极/漏极层的侧壁凹进，以形成凹槽；
沉积半导体层，所述半导体层填充所述凹槽和所述沟槽；
对所述半导体层执行第二蚀刻以从所述沟槽清除所述半导体层；
沉积铁电层，所述铁电层衬里所述沟槽，并且还衬里所述凹槽处的所述半导体层；以及
在所述铁电层上方沉积填充所述沟槽的电极层。
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