CN117412588A - 半导体器件 - Google Patents

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CN117412588A CN202310662125.XA CN202310662125A CN117412588A CN 117412588 A CN117412588 A CN 117412588A CN 202310662125 A CN202310662125 A CN 202310662125A CN 117412588 A CN117412588 A CN 117412588A
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郑文泳
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Abstract

一种半导体器件包括：垂直图案，包括第一源极/漏极区、第二源极/漏极区和位于所述第一源极/漏极区与所述第二源极/漏极区之间的垂直沟道区，所述第二源极/漏极区的高度高于所述第一源极/漏极区的高度；前栅极结构，面向所述垂直图案的第一侧表面；以及背栅极结构，面向所述垂直图案的与所述第一侧表面相反的第二侧表面。所述前栅极结构包括：栅电极，位于所述垂直图案的所述第一侧表面上；以及栅极电介质层，包括设置在所述垂直图案与所述栅电极之间的部分。所述背栅极结构包括：背栅电极，位于所述垂直图案的所述第二侧表面上；以及电介质结构，包括设置在所述垂直图案与所述背栅电极之间的部分。所述电介质结构包括气隙。

Description

半导体器件
相关申请的交叉引用
本申请要求于2022年7月14日在韩国知识产权局提交的韩国专利申请No.10-2022-0086789的权益，该韩国专利申请的全部公开内容通过引用并入本文以用于所有目的。
技术领域
本公开的主题涉及一种半导体器件。
背景技术
由于电子行业的发展和用户的需要，电子装置正在变得更小并且在性能方面更高。因此，也要求电子装置中使用的半导体器件高度集成并具有高性能。
发明内容
示例实现方式提供了一种半导体器件，在所述半导体器件中可以提供高集成度或者可以改善电特性。为了解决来自半导体行业的有关尺寸和集成度的需求，本公开包括形成用于在相邻的导电结构之间隔开的间隔物结构。在一些实现方式中，在所述间隔物结构内，背栅电极与垂直沟道区之间的电介质层可以包括具有低介电常数(“低κ”)的气隙，这可以允许实现高度集成，同时具有改善的电特性。在一些实现方式中，垂直沟道晶体管(VCT)结构中的各层的顺序、将具有不止一个层的电介质结构与气隙组合或两者能够改善电特性。
总体上，本说明书中描述的主题的创新方面可以体现在一种半导体器件中，所述半导体器件包括：垂直图案，所述垂直图案包括第一源极/漏极区、第二源极/漏极区以及位于所述第一源极/漏极区与所述第二源极/漏极区之间的垂直沟道区，所述第二源极/漏极区处于比所述第一源极/漏极区的高度高的高度处；前栅极结构，所述前栅极结构面向所述垂直图案的第一侧表面；以及背栅极结构，所述背栅极结构面向所述垂直图案的与所述第一侧表面相反的第二侧表面。所述前栅极结构包括：栅电极，所述栅电极位于所述垂直图案的所述第一侧表面上；以及栅极电介质层，所述栅极电介质层包括位于所述垂直图案与所述栅电极之间的部分。所述背栅极结构包括：背栅电极，所述背栅电极位于所述垂直图案的所述第二侧表面上；以及电介质结构，所述电介质结构包括所述垂直图案与所述背栅电极之间的部分。所述电介质结构包括气隙。
总体上，在另一方面，本公开的主题可以体现在一种半导体器件中，所述半导体器件包括：位线结构，所述位线结构在第一水平方向上延伸；第一垂直图案和第二垂直图案，所述第一垂直图案和所述第二垂直图案位于所述位线结构上并且彼此间隔开；第一栅极结构和第二栅极结构，所述第一栅极结构和所述第二栅极结构分别在与所述第一水平方向相交的第二水平方向上延伸，并且在所述位线结构上彼此平行；以及背栅极结构，所述背栅极结构位于所述第一栅极结构与所述第二栅极结构之间。所述第一垂直图案和所述第二垂直图案中的每一者包括：第一源极/漏极区，所述第一源极/漏极区电连接到所述位线结构；第二源极/漏极区，所述第二源极/漏极区处于比所述第一源极/漏极区的高度高的高度处；以及垂直沟道区，所述垂直沟道区位于所述第一源极/漏极区与所述第二源极/漏极区之间。所述第一垂直图案和所述第二垂直图案的所述垂直沟道区位于所述第一栅极结构与所述第二栅极结构之间。所述背栅极结构包括：背栅电极，所述背栅电极位于所述第一垂直图案与所述第二垂直图案之间；第一气隙，所述第一气隙位于所述背栅电极与所述第一垂直图案之间；以及第二气隙，所述第二气隙位于所述背栅电极与所述第二垂直图案之间。
总体上，在另一方面，本公开的主题可以体现在一种半导体器件中，所述半导体器件包括：垂直图案，所述垂直图案包括第一源极/漏极区、第二源极/漏极区以及位于所述第一源极/漏极区与所述第二源极/漏极区之间的垂直沟道区，所述第二源极/漏极区处于比所述第一源极/漏极区的高度高的高度处；前栅极结构，所述前栅极结构面向所述垂直图案的第一侧表面；以及背栅极结构，所述背栅极结构面向所述垂直图案的与所述第一侧表面相反的第二侧表面。所述前栅极结构包括：栅电极，所述栅电极位于所述垂直图案的所述第一侧表面上；以及栅极电介质层，所述栅极电介质层包括位于所述垂直图案与所述栅电极之间的部分。所述背栅极结构包括：背栅电极，所述背栅电极位于所述垂直图案的所述第二侧表面上；以及电介质结构，所述电介质结构包括位于所述垂直图案与所述背栅电极之间的部分。所述栅极电介质层在垂直方向上的第一长度大于所述电介质结构在所述垂直方向上的第二长度。
总体上，在另一方面，本公开的主题可以体现在一种半导体器件中，所述半导体器件包括：垂直图案，所述垂直图案包括第一源极/漏极区、第二源极/漏极区以及位于所述第一源极/漏极区与所述第二源极/漏极区之间的垂直沟道区，所述第二源极/漏极区处于比所述第一源极/漏极区的高度高的高度处；前栅极结构，所述前栅极结构面向所述垂直图案的所述第一侧表面；以及背栅极结构，所述背栅极结构面向所述垂直图案的与所述第一侧表面相反的第二侧表面。所述前栅极结构包括：栅电极，所述栅电极位于所述垂直图案的所述第一侧表面上；以及栅极电介质层，所述栅极电介质层包括位于所述垂直图案与所述栅电极之间的部分。所述背栅极结构包括：背栅电极，所述背栅电极位于所述垂直图案的所述第二侧表面上；电介质结构，所述电介质结构包括位于所述垂直图案与所述背栅电极之间的部分；第一辅助结构，所述第一辅助结构位于所述背栅电极和所述电介质结构上；以及第二辅助结构，所述第二辅助结构位于所述背栅电极下方。所述电介质结构包括气隙。所述第一辅助结构限定所述电介质结构的上表面。所述第二辅助结构限定所述气隙的下表面。
附图说明
根据以下结合附图进行的详细描述，将更清楚地理解本公开的以上以及其他方面、特征和优点，在附图中：
图1是半导体器件的示例的示意平面图；
图2是图1的半导体器件的示意性截面图；
图3是图1的半导体器件的部分放大截面图；
图4A至图4E是半导体器件的示例的部分放大截面图；
图5是半导体器件的示例的示意性截面图；
图6是半导体器件的示例的示意性截面图；
图7是半导体器件的示例的示意性截面图；
图8A至图21B是示出了制造半导体器件的方法的示例的示意图；
图22A至图24是示出了制造半导体器件的方法的示例的示意图。
具体实施方式
在下文中，诸如“上”、“中间”和“下”的术语可以用其他术语(例如，“第一”、“第二”和“第三”)替换以描述本说明书的元件。诸如“第一”、“第二”和“第三”的术语可以用于描述各种组件，但是组件不受术语限制，并且“第一组件”可以意指“第二组件”，反之亦然。
在下文中，将参考附图详细地描述各种示例。
图1是半导体器件的示例的示意平面图。图1示出了在其中设置了气隙132_AG(参见图2)的区域的平面部分。
图2是图1的半导体器件的示意性截面图。图2示出了沿着图1的线I-I'截取的截面。
图3是图1的半导体器件的部分放大截面图。图3是图2的区域“A”的放大图。
参考图1至图3，半导体器件100可以包括：下绝缘层101；位线结构110，位于下绝缘层101上并且在第一水平方向例如X方向上延伸；线结构120，在下绝缘层101和位线结构110上彼此间隔开并且在第二水平方向例如Y方向上延伸；中间绝缘层103，在下绝缘层101和位线结构110上覆盖线结构120的侧表面；上绝缘层107，位于中间绝缘层103上；信息存储结构180，位于上绝缘层107上；以及接触图案170，通过穿透上绝缘层107来连接线结构120和信息存储结构180。
在一些实现方式中，线结构120包括在第一水平方向X上彼此间隔开并且平行地延伸的第一线结构120_1和第二线结构120_2。
每个线结构120可以包括背栅极结构130、在背栅极结构130的两侧沿第二水平方向(Y方向)间断地延伸的垂直图案140以及设置在垂直图案140的至少一侧的前栅极结构160。每个垂直图案140可以包括第一源极/漏极区140SD1、处于比第一源极/漏极区140SD1的高度高的高度处的第二源极/漏极区140SD2以及第一源极/漏极区140SD1与第二源极/漏极区140SD2之间的垂直沟道区140VC。
半导体器件100可以包括垂直沟道晶体管，垂直沟道晶体管包括垂直图案140、电连接到垂直图案140的位线结构110以及设置在垂直图案140的至少一侧的前栅极结构160。
半导体器件100可以应用于例如动态随机存取存储器(DRAM)的单元阵列，但是本公开不限于此。
下绝缘层101可以包括诸如氧化硅、氮化硅、氮氧化硅(SiON)或碳氮化硅(SiCN)的绝缘材料。
在一些实现方式中，下绝缘层101包括依次堆叠的第一下绝缘层101a、第二下绝缘层101b、第三下绝缘层101c和第四下绝缘层101d。第一下绝缘层101a可以是用于接合到另一结构的接合层，并且第四下绝缘层101d可以是覆盖位线结构110的下表面的绝缘层。然而，下绝缘层101的材料和层数可以不同地改变。
位线结构110可以在下绝缘层101上沿第一水平方向X延伸。在一些实现方式中，位线结构110被掩埋在下绝缘层101中。例如，第四下绝缘层101d可以覆盖位线结构110的下表面和侧表面。
位线结构110可以电连接到垂直图案140。例如，位线结构110可以与垂直图案140的第一源极/漏极区140SD1接触和电连接。
位线结构110可以作为多个位线结构110提供，并且多个位线结构110可以在与第一水平方向垂直的方向上彼此间隔开并且可以平行地延伸。
位线结构110可以包括掺杂的多晶硅、金属、导电金属氮化物、金属半导体化合物、导电金属氧化物、导电石墨烯、碳纳米管或它们的组合。例如，下导电线39和下接触结构36中的至少一者可以由掺杂的多晶硅、Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrOx、RuOx、石墨烯、碳纳米管或它们的组合形成。在一些实现方式中，位线结构110包括依次堆叠在下绝缘层101上的第一导电图案110a、第二导电图案110b和第三导电图案110c。第一导电图案110a可以包括金属材料，例如，诸如钛(Ti)、钽(Ta)、钨(W)和铝(Al)，第二导电图案110b可以包括例如诸如氮化钛(TiN)的金属氮化物或诸如硅化钛(TiSi)的硅化物材料，并且第三导电图案110c可以包括诸如多晶硅的半导体材料。第三导电图案110c可以是掺杂有杂质的层。然而，构成位线结构110的层的材料、层数和厚度可以不同地改变。
每个垂直图案140可以包括与位线结构110接触的第一源极/漏极区140SD1、与接触图案170接触的第二源极/漏极区140SD2以及位于第一源极/漏极区140SD1与第二源极/漏极区140SD2之间的垂直沟道区140VC。
在一些实现方式中，第一源极/漏极区140SD1和第二源极/漏极区140SD2具有第一导电类型，并且垂直沟道区140VC具有与第一导电类型不同的第二导电类型，或者是非掺杂的本征区域。例如，第一导电类型可以是N型导电类型，第二导电类型可以是P型导电类型。
在一些实现方式中，垂直图案140包括单晶半导体材料。单晶半导体材料可以包括IV族半导体、III-V族化合物半导体或II-VI族化合物半导体，并且例如，可以是包括硅、碳化硅、锗或硅-锗中的至少一种的单晶半导体。然而，在一些实现方式中，垂直图案140包括多晶半导体材料、诸如铟镓锌氧化物(IGZO)的氧化物半导体材料或诸如MoS2的二维材料等中的至少一种。
垂直图案140可以包括第一垂直图案140_1和第二垂直图案140_2，第一垂直图案140_1布置为同时在第二水平方向(Y)上彼此间隔开，第二垂直图案140_2布置为在第二水平方向上彼此间隔开并且在第一水平方向(X)上与第一垂直图案140_1间隔开。第一垂直图案140_1可以设置在背栅极结构130的一侧，并且第二垂直图案140_2可以设置在背栅极结构130的与所述一侧相反的另一侧。
背栅极结构130可以横跨下绝缘层101上的位线结构110的上表面并且在第二水平方向(Y)上延伸。
背栅极结构130可以包括在第二水平方向上延伸的背栅电极135、设置在背栅电极135的两侧的电介质结构132、位于背栅电极135上的第一辅助结构136、位于背栅电极135下方的第二辅助结构137。
背栅电极135可以用来去除在每个垂直图案140的垂直沟道区140VC中俘获的电荷。垂直沟道区140VC可以是浮置主体，并且背栅电极135可以是用于补充浮置垂直沟道区140VC以防止或显著地减小半导体器件100的由于垂直沟道区140VC的浮置主体效应而导致的性能降低的结构。
背栅电极135可以包括掺杂的多晶硅、金属、导电金属氮化物、金属半导体化合物、导电金属氧化物、石墨烯、碳纳米管或它们的组合。例如，背栅电极135可以由掺杂的多晶硅、Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiAlC、TaAlC、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrOx、RuOx、石墨烯、碳纳米管或它们的组合形成，但是本公开不限于此。背栅电极135可以由前述材料的单个层或多个层形成。
在一些实现方式中，背栅电极135由与栅电极165相同的材料形成，但是不限于此，并且可以包括不同的材料。
电介质结构132可以在下绝缘层101上沿着背栅电极135的两侧在第二水平方向(Y方向)上延伸。
在一些实现方式中，电介质结构132包括设置在背栅电极135的一侧的第一电介质结构132_1以及设置在背栅电极135的与所述一侧相反的另一侧的第二电介质结构132_2。第一电介质结构132_1包括设置在背栅电极135与第一垂直图案140_1之间的部分，并且第二电介质结构132_2包括设置在背栅电极135与第二垂直图案140_2之间的部分。
电介质结构132可以设置在背栅电极135与垂直图案140之间以使背栅电极135和垂直图案140间隔开。
电介质结构132可以包括与栅极电介质层162的材料不同的材料。电介质结构132可以包括介电常数低于栅极电介质层162的介电常数的材料。
在一些实现方式中，每个电介质结构132包括气隙132_AG和第一间隔物132_S1。
气隙132_AG可以在垂直沟道区140VC与背栅电极135之间沿垂直方向Z延伸。背栅电极135与垂直图案之间的空间可以限定气隙132_AG。例如，在第一电介质结构132_1内部由第一间隔物132_s1、背栅电极135和第一层137a围绕的第一空间可以限定第一气隙132_AG。在第二电介质结构132_2内部由第一间隔物132_s1、背栅电极135和第一层137a围绕的第二空间可以限定第二气隙132_AG。由于背栅极结构130包括气隙132_AG，而不是另一栅极电介质层162(其具有更高的介电常数)，因此垂直沟道区140VC与背栅电极135之间的距离能够在仍然实现与使用另一更厚的栅极电介质层162相同量的介电屏蔽的同时相对地变窄。垂直沟道区140VC与背栅电极135之间的变窄距离能够允许高集成度并且防止半导体器件100的特性的劣化。例如，特性劣化可以意味着，随着背栅电极135与垂直沟道区140VC之间的距离减小，垂直沟道区140VC上的栅电极165的可控性可能减小，并且背栅电极135与垂直沟道区140VC之间的寄生电容可能增加。因为气隙132_AG的介电常数低于栅极电介质层162的介电常数，所以栅电极165的稳定性不会在具有相对小的厚度的同时劣化。因此，半导体器件100能够在获得高集成度的同时具有改善的电特性。
在一些实现方式中，每个垂直图案140的第一源极/漏极区140SD1的上表面位于与气隙132_AG的下表面相同的高度或位于低于气隙132_AG的下表面的高度上。
在一些实现方式中，每个垂直图案140的第二源极/漏极区140SD2的下表面设置在与气隙132_AG的上表面相同或高于气隙132_AG的上表面的高度处。
第一间隔物132_S1可以限定气隙132_AG的至少一个表面以限定气隙132_AG的至少一个表面，例如一个侧表面和一个上表面。气隙132_AG的与一个侧表面相反的另一侧表面可以由背栅电极135限定。
在一些实现方式中，第一间隔物132_S1包括在气隙132_AG与垂直图案140之间延伸的垂直延伸部分132_S1v以及从垂直延伸部分132_S1v的上端朝向背栅电极135延伸的水平延伸部分132_S1h。水平延伸部分132_S1h可以接触背栅电极135。
第一间隔物132_S1可以包括与栅极电介质层162的材料不同的材料。第一间隔物132_S1可以包括SiO、SiN、SiOC、SiON、SiCN、SiOCN、SiOCH和SiOF中的至少一种。
在一些实现方式中，第一间隔物132_S1的厚度小于气隙132_AG的厚度或栅极电介质层162的厚度，但是本公开不限于此。
第一辅助结构136可以设置在背栅电极135和电介质结构132上。第一辅助结构136可以设置在上绝缘层107与电介质结构132之间以使上绝缘层107与电介质结构132物理分开。第一辅助结构136可以限定每个电介质结构132的上表面。第一辅助结构136的上表面可以设置在与栅极电介质层162的上表面基本上相同的高度处。
垂直图案140可以包括沿着电介质结构132_1和132_2的侧表面延伸并且延伸到第一辅助结构136的侧表面上的部分。电介质结构132_1和132_2的侧表面以及第一辅助结构136的侧表面可以是基本上共面的。
第一辅助结构136可以包括诸如氧化硅、氮化硅、氮氧化硅或碳氮化硅的绝缘结构。
第二辅助结构137可以设置在背栅电极135下方。第二辅助结构137可以设置在位线结构110与背栅电极135之间。
第二辅助结构137可以限定气隙132_AG的下表面。第二辅助结构137的上表面可以包括与背栅电极135的下表面接触的第一表面和与气隙132_AG的下表面接触的第二表面。
在一些实现方式中，第一间隔物132_S1在第二辅助结构137与垂直图案140之间延伸，但是本公开不限于此。
在一些实现方式中，第二辅助结构137包括第一层137a和第二层137b，第一层137a沿着垂直图案140的侧表面向下延伸同时覆盖背栅电极135的下表面和气隙132_AG的下表面，第二层137b填充在第一层137a与位线结构110之间或填充在第一层137a与下绝缘层101之间。第一层137a可以具有共形厚度。第二辅助结构137的第一层137a和第二层137b可以由绝缘材料形成。第一层137a和第二层137b可以包括不同的绝缘材料。例如，第一层137a可以是SiN、SiBN和SiCN中的至少一种，并且第二层137b可以是SiOx。因为第二辅助结构137包括第一层137a和第二层137b，所以可以限定气隙132_AG的下表面以保证气隙132_AG的相对较大的空间。然而，构成第二辅助结构137的材料的类型、层数和厚度可以不同地改变。
前栅极结构160可以在背栅极结构130的两侧沿第二水平方向(Y方向)延伸。前栅极结构160可以在第一水平方向X上彼此间隔开并且平行地延伸。
前栅极结构160可以包括第一前栅极结构160_1和第二前栅极结构160_2，第一前栅极结构160_1在第二水平方向Y上延伸并且围绕第一垂直图案140_1的至少一侧，第二前栅极结构160_2在第一水平方向X上与第一前栅极结构160_1间隔开，在第二水平方向Y上延伸，并且围绕第二垂直图案140_2的至少一侧。
每个前栅极结构160可以包括栅极电介质层162、栅电极165和栅极覆盖层166。第一前栅极结构160_1可以包括第一栅极电介质层162_1、第一栅电极165_1和第一栅极覆盖层166_1，并且第二前栅极结构160_2可以包括第二栅极电介质层162_2、第二栅电极165_2和第二栅极覆盖层166_2。
栅极电介质层162可以在下绝缘层101上设置在栅电极165与垂直图案140之间。
在一些实现方式中，栅极电介质层162可以被设置为共形地覆盖背栅极结构130的侧表面和设置在背栅极结构的侧表面上的垂直图案140的侧表面。在一些实现方式中，第一栅极电介质层162_1可以被设置为覆盖背栅极结构130的一个侧面和第一垂直图案140_1的从背栅极结构130的侧面突出的侧表面。
在一些实现方式中，在垂直方向(Z)上，栅极电介质层162具有与垂直图案140基本上相同的长度。例如，栅极电介质层162可以具有与位线结构110的上表面接触的下表面以及与上绝缘层107的下表面接触的上表面，并且栅极电介质层162的长度可以指示栅极电介质层162的下表面和上表面之间的距离。
在垂直方向Z上，栅极电介质层162的长度和/或垂直图案140的长度可以大于气隙132_AG的长度。
栅极电介质层162可以包括氧化硅和高κ电介质中的至少一种。高κ电介质可以包括金属氧化物或金属氧氮化物。例如，高κ电介质材料可以由HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO2、Al2O3或它们的组合形成，但是本公开不限于此。栅极电介质层162可以由上述材料的单个层或多个层形成。
栅电极165可以在下绝缘层101上设置在栅极电介质层162的至少一侧。栅电极165可以通过栅极电介质层162与垂直图案140间隔开。在一些实现方式中，第一栅电极165_1通过第一栅极电介质层162_1与第一垂直图案140_1间隔开。
在一些实现方式中，栅电极165交替地包括在第一水平方向(X)上具有第一宽度的部分以及具有大于第一宽度的第二宽度的部分，并且在第二水平方向(Y)上延伸，从而形成在背栅极结构130的侧表面上间断地延伸的垂直图案140的结构，同时栅极电介质层162共形地覆盖背栅极结构130的侧表面。例如，由于栅电极165能够包括在第二水平方向(Y方向)上延伸的一侧和面向该一侧并且与栅极电介质层162接触的另一侧，所以可以交替地重复具有第一宽度和第二宽度的部分。
在一些实现方式中，栅电极165被设置为围绕垂直图案140的三个表面。
栅电极165的长度可以短于栅极电介质层162在垂直方向Z上的长度或每个垂直图案140的长度。栅电极165可以与下绝缘层101间隔开，并且中间绝缘层103可以填充下绝缘层101与栅电极165之间的空间。另外，栅电极165可以与上绝缘层107间隔开，并且栅极覆盖层166可以设置在上绝缘层107与栅电极165之间。这能够防止栅电极165在与垂直方向Z垂直的水平方向上与第一源极/漏极区140SD1和第二源极/漏极区140SD2交叠。
栅电极165可以包括掺杂的多晶硅、金属、导电金属氮化物、金属半导体化合物、导电金属氧化物、导电石墨烯、碳纳米管或它们的组合。例如，栅电极165可以由掺杂的多晶硅、Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrOx、RuOx、石墨烯、碳纳米管或它们的组合形成，但是本公开不限于此。栅电极165可以包括前述材料的单个层或多个层。
栅极覆盖层166可以设置在栅电极165上。栅极覆盖层166可以被设置为沿着栅极电介质层162的至少一侧延伸。在一些实现方式中，栅极覆盖层166在垂直方向(Z方向)上与栅电极165完全交叠。在一些实现方式中，第一栅极覆盖层166_1在第一栅电极165_1上沿着第一栅极电介质层162_1的至少一侧延伸。
栅极覆盖层166可以包括诸如氧化硅、氮化硅、氮氧化硅(SiON)或碳氮化硅(SiCN)的绝缘材料。在一些实现方式中，栅极覆盖层166包括与中间绝缘层103的材料不同的材料。栅极覆盖层166可以包括例如氮化硅。
参考图3，每个第一垂直图案140_1可以具有第一侧表面140S1和与第一侧表面140S1相反的第二侧表面140S2。第一前栅极结构160_1可以面向第一侧表面140S1，并且背栅极结构130可以面向第二侧表面140S2。第一栅电极165_1设置在第一侧表面140S1上，并且第一栅极电介质层162_1可以包括设置在第一垂直图案140_1与第一栅电极165_1之间的部分。背栅电极135可以设置在第二侧表面140S2上，并且第一电介质结构132_1可以包括设置在第一垂直图案140_1与背栅电极135之间的部分。第一电介质结构132_1可以分别接触第一垂直图案140_1的第二侧表面140S2和背栅电极135的面向第二侧表面140S2的侧表面。
每个第二垂直图案140_2可以具有第三侧表面140S3和与第三侧表面140S3相反的第四侧表面140S4。第二前栅极结构160_2可以面向第三侧表面140S3，并且背栅极结构130可以面向第四侧表面140S4。第二栅电极165_2设置在第三侧表面140S3上，并且第二栅极电介质层162_2包括设置在第二垂直图案140_2与第二栅电极165_2之间的部分。背栅电极135可以设置在第四侧表面140S4上，并且第二电介质结构132_2可以包括设置在第二垂直图案140_2与背栅电极135之间的部分。第二电介质结构132_2可以分别接触第二垂直图案140_2的第四侧表面140S4和背栅电极135的面向第四侧表面140S4的侧表面。
中间绝缘层103可以覆盖线结构120的侧表面以及位线结构110的上表面和下绝缘层101的上表面。中间绝缘层103可以包括诸如氧化硅、氮化硅、氮氧化硅(SiON)或碳氮化硅(SiCN)的绝缘材料。
上绝缘层107可以在线结构120和中间绝缘层103上覆盖线结构120的上表面和中间绝缘层103的上表面。上绝缘层107可以包括诸如氧化硅、氮化硅、氮氧化硅(SiON)或碳氮化硅(SiCN)的绝缘材料。
在一些实现方式中，上绝缘层107包括依次堆叠的第一上绝缘层107a、第二上绝缘层107b和第三上绝缘层107c。例如，第二上绝缘层107b可以包括氧化硅，并且第三上绝缘层107c可以包括氮化硅。然而，上绝缘层107的层数和材料类型不限于此，并且可以不同地改变。
接触图案170可以穿过上绝缘层107与垂直图案140接触以电连接到垂直图案140。接触图案170可以接触垂直图案140的第二源极/漏极区140SD2。接触图案170可以电连接垂直图案140和信息存储结构180。
接触图案170的下表面被示出为与垂直图案140和栅极电介质层162接触，但是在一些实现方式中，接触图案170的下表面与栅极覆盖层166和/或第一辅助结构136接触。
接触图案170可以由导电材料(例如，掺杂的单晶硅、掺杂的多晶硅、金属、导电金属氮化物、金属半导体化合物、导电金属氧化物、导电石墨烯、碳纳米管或它们的组合)形成。在一些实现方式中，接触图案170可以包括依次堆叠的第一接触层170a、第二接触层170b、第三接触层170c和第四接触层170d。例如，第一接触层170a包括掺杂的单晶硅，第二接触层170b包括掺杂的多晶硅，第三接触层170c包括硅化物材料，并且第四接触层170d可以包括金属。然而，接触图案170的层数和材料类型可以不同地改变。
信息存储结构180可以包括与接触图案170电连接的第一电极182、覆盖第一电极182的第二电极186以及第一电极182与第二电极186之间的电介质层184。
在一些实现方式中，信息存储结构180是用于在DRAM中存储信息的电容器。例如，信息存储结构180的电介质层184可以是DRAM的电容器电介质层，并且电介质层184可以包括高κ电介质、氧化硅、氮化硅、氮氧化硅或它们的组合。
在一些实现方式中，信息存储结构180是用于在除DRAM以外的存储器中存储信息的结构。例如，信息存储结构180的电介质层184可以是铁电存储器(FeRAM)的电容器电介质层。在这种情况下，电介质层184可以是能够使用极化状态来记录数据的铁电层。在另一实现方式中，铁电层也可以包括含有氧化硅或高κ电介质中的至少一种的下电介质层以及设置在下电介质层上的铁电层。
在下文中，将参考图4A至图7描述上述示例的组件的各种修改。将主要参考被修改的组件或被替换的组件来描述将在下面描述的上述示例的组件的各种修改。另外，参考以下附图描述在下面描述的可以被修改或替换的组件，但是可以被修改或替换的组件彼此组合，或者与上述组件组合以构造根据本公开的示例的半导体器件。
图4A至图4E是半导体器件的示例的部分放大截面图。图4A至图4E是与图2的区域“A”相对应的区域的放大图。
参考图4A，在半导体器件100a中，第二辅助结构137的上表面可以包括与背栅电极135的下表面接触的第一表面137_US1以及与气隙132_AG的下表面接触的第二表面137_US2。气隙132_AG的下表面可以由第二表面137_US2限定。第二表面137_US2可以位于比第一表面137_US1的高度高的高度处。这可能是因为第二辅助结构137的第一层137a部分地在背栅电极135与第一间隔物132_S1之间延伸以形成第二表面137_US2。因此，第一层137a可以从背栅电极135的下表面延伸以覆盖侧表面的一部分。
参考图4B，在半导体器件100b中，栅极电介质层162的第一厚度t1可以大于每个电介质结构132b的第二厚度t2。
第一间隔物132_S1b的厚度和气隙132_AGb的厚度之和可以小于栅极电介质层162的厚度。
因为电介质结构132b包括与栅极电介质层162相比具有较低电容率的气隙132_AGb，所以电介质结构132b可以被形成为在仍然实现与在具有栅极电介质层162的第一厚度t1和电容率的情况下相同量的介电屏蔽的同时具有小于第一厚度t1的厚度，由此提供高度集成的半导体器件100b。
参考图4C，半导体器件100c可以具有与图3的结构不同的栅电极165结构。
栅电极165的下表面165_LS可以设置在比背栅电极135的下表面135_LS低的高度处。在这种情况下，栅电极165的下表面165_LS可以设置在比第二辅助结构137的上表面低的高度处。在一些实现方式中，栅电极165的上表面和背栅电极135的上表面设置在基本上相同的高度处，但是本公开不限于此。
在垂直方向Z上，栅电极165的长度可以比背栅电极135的长度长。因此，可以改善栅电极165相对于垂直沟道区140VC的稳定性。
参考图4D，半导体器件100d可以具有与图3的结构不同的栅电极165的结构。
栅电极165的上表面165_US可以设置在高于背栅电极135的上表面135_US的高度处。在一些实现方式中，栅电极165的下表面和背栅电极135的下表面设置在基本上相同的高度处，但是本公开不限于此。
在垂直方向Z上，栅电极165的长度可以比背栅电极135的长度长。因此，可以改善栅电极165相对于垂直沟道区140VC的稳定性。
第一辅助结构136的上表面和栅极覆盖层166的上表面位于基本上相同的高度处，但是第一辅助结构136的下表面可以位于低于栅极覆盖层166的下表面的高度处。栅极覆盖层166和第一辅助结构136通过单独的工艺形成，因此可以具有不同高度的下表面。
参考图4E，半导体器件100e可以具有与图3的结构不同的背栅电极135e的结构。
背栅电极135e的上端可以通过穿透第一辅助结构136的下表面的一部分延伸到第一辅助结构136中。这可能是因为第一辅助结构136的一部分在形成与背栅电极135e对应的接触孔的工艺中凹进。因此，背栅电极135e的上表面可以设置在比电介质结构132的上表面的高度高的高度处。
图5是半导体器件的示例的示意性截面图。图5示出了与沿着图1的线I-I'截取的截面对应的区域。
参考图5，半导体器件200可以包括与图2的半导体器件100的线结构120不同的线结构220。
每个线结构220可以包括背栅极结构230、在背栅极结构230的两侧沿第二水平方向(Y方向)间断地延伸的垂直图案140以及在背栅极结构230的两侧沿着垂直图案140的至少一侧延伸的前栅极结构160。
背栅极结构230可以包括设置在背栅电极235的两侧的电介质结构232。
每个电介质结构232可以包括气隙232_AG、第一间隔物232_S1和第二间隔物232_S2。气隙232_AG和第一间隔物232_S1可以具有与参考图2描述的那些特性相同或类似的特性。
第二间隔物232_S2可以设置在气隙232_AG与背栅电极235之间以限定气隙232_AG的一侧。第二间隔物232_S2可以沿着背栅电极235的侧表面延伸以覆盖背栅电极的上表面。第二间隔物232_S2可以接触第一间隔物232_S1的水平延伸部分。
第二间隔物232_S2可以包括SiO、SiN、SiOC、SiON、SiCN、SiOCN、SiOCH或SiOF中的至少一种。第二间隔物232_S2可以包括与第一间隔物232_S1相同的材料，但是不限于此。例如，第二间隔物232_S2和第一间隔物232_S1可以包括不同的绝缘材料。
在一些实现方式中，第二间隔物232_S2具有与第一间隔物232_S1基本上相同的厚度，但是本公开不限于此。
图6是半导体器件的示例的示意性截面图。图6示出了与沿着图1的线I-I'截取的截面对应的区域。
参考图6，半导体器件300可以包括与图2的半导体器件100的线结构120不同的线结构320。
每个线结构320可以包括背栅极结构330、在背栅极结构330的两侧沿第二水平方向(Y方向)间断地延伸的垂直图案140以及在背栅极结构330的两侧沿着垂直图案140的至少一侧延伸的前栅极结构160。
背栅极结构330可以包括设置在背栅电极335的两侧的电介质结构332。
每个电介质结构332可以包括气隙332_AG和第三间隔物332_S3。可以省略第一间隔物232_S1和/或第二间隔物232_S2。
第三间隔物332_S3可以设置在气隙332_AG与背栅电极335之间以限定气隙332_AG的一侧。第三间隔物332_S3可以在第二辅助结构137上沿着背栅电极335的侧表面延伸。第二辅助结构137可以限定气隙332_AG的下表面。
第三间隔物332_S3可以包括SiO、SiN、SiOC、SiON、SiCN、SiOCN、SiOCH或SiOF中的至少一种。
图7是半导体器件的示例的示意性截面图。图7示出了与沿着图1的线I-I'截取的截面对应的区域。
参考图7，半导体器件400可以包括与图2的半导体器件100的线结构120不同的线结构420。
每个线结构420可以包括背栅极结构430、在背栅极结构430的两侧沿第二水平方向(Y方向)间断地延伸的垂直图案140以及在背栅极结构430的两侧沿着垂直图案140的至少一侧延伸的前栅极结构160。
背栅极结构430可以包括设置在背栅电极435的两侧的电介质结构432。
每个电介质结构432可以仅包括气隙432_AG。例如，可以省略第一间隔物232_S1、第二间隔物232_S2和第三间隔物332_S3。气隙432_AG可以由背栅电极435、垂直图案140、第一辅助结构436和第二辅助结构437限定。
图8A至图21B是示出了制造半导体器件的方法的示例的示意图。
图8A、图15A、图16A、图17A、图18A、图19A、图20A和图21A是示出了制造半导体器件的方法的平面图，并且图8B、图9、图10、图11、图12、图13、图14、图15B、图16B、图17B、图18B、图19B、图20B和图21B是示出了与沿着图1的线I-I'截取的截面对应的区域的截面图。图15C是示出了与沿着图15A的线II-II'截取的截面对应的区域的截面图。
参考图8A和图8B，可以在半导体衬底10中形成背栅极沟槽BGT，并且可以在背栅极沟槽BGT中形成第一辅助结构136'。
半导体衬底10可以是绝缘体上硅(SOI)衬底。半导体衬底10可以包括下半导体层11、绝缘层12和上半导体层13。例如，下半导体层11和上半导体层13可以包括单晶硅。
可以执行使用第一掩模M1和第二掩模M2的蚀刻工艺以形成穿透上半导体层13并且暴露绝缘层12的背栅极沟槽BGT。在一些实现方式中，通过蚀刻工艺部分地去除绝缘层12。可以以在第二水平方向(Y方向)上延伸的线的形式形成背栅极沟槽BGT。
接下来，在背栅极沟槽BGT中沉积形成第一辅助结构136'的绝缘材料，执行平坦化工艺，然后可以通过执行在背栅极沟槽BGT中使绝缘材料凹进预定高度的回蚀工艺来形成第一辅助结构136'。绝缘材料可以是例如氮化硅。第一辅助结构136'可以是限定通过后续工艺形成的电介质结构132(参考图2)的上表面的结构。
参考图9，可以在背栅极沟槽BGT的侧壁上形成第一间隔物132_S1'和垂直牺牲层118'。
可以依次沉积形成第一间隔物132_S1'的第一材料层和形成垂直牺牲层118'的第二材料层，以共形地覆盖第一辅助结构136'的上表面和背栅极沟槽BGT的侧壁。第一材料层可以包括例如SiOC，并且第二材料层可以包括例如SiOx。接下来，可以通过对第一材料层和第二材料层执行各向异性蚀刻工艺来形成覆盖背栅极沟槽BGT的两个侧壁的第一间隔物132_S1'和垂直牺牲层118'。垂直牺牲层118'可以包括通过后续工艺来形成气隙132_AG的区域。可以通过各向异性蚀刻工艺来部分地暴露第一辅助结构136'的上表面。
在此操作中，当第一辅助结构136'的一部分也被去除时，可以通过后续工艺来提供图4E的半导体器件100e。
参考图10，可以形成背栅电极135。
可以通过沉积导电材料以填充背栅极沟槽BGT、执行平坦化工艺并且然后执行回蚀工艺来形成背栅电极135。导电材料可以包括例如TiN。回蚀工艺可以是从第一掩模M1选择性地去除第二掩模M2和包括导电材料的层的工艺。可以通过回蚀工艺来调整背栅电极135的高度。
在一些实现方式中，当执行回蚀工艺时，第一间隔物132_S1'和垂直牺牲层118'的上端的一部分一起被去除。
参考图11，可以通过去除垂直牺牲层118'来形成开口OP。
可以通过执行蚀刻工艺以从第一间隔物132_S1'和背栅电极135选择性地去除垂直牺牲层118'来形成开口OP。每个开口OP可以是由第一间隔物132_S1'和背栅电极135限定的线形开口。
参考图12，可以形成气隙132_AG和第二初步辅助结构137'。
在开口OP和背栅电极135上形成共形地覆盖背栅极沟槽BGT的内部的第一层137a'和覆盖第一层137a'的第二层137b'。可以通过依次沉积和执行平坦化工艺来形成第二初步辅助结构137'。第一层137a'和第二层137b'可以包括彼此不同的绝缘材料。例如，第一层137a'可以包括SiN、SiBN和SiCN中的至少一种，并且第二层137b'可以包括SiOx。通过第二初步辅助结构137'而具有封闭空间的开口OP可以形成气隙132_AG。气隙132_AG的上表面可以由第一层137a'限定。
在此操作中，第一层137a'的一部分被形成为延伸到开口OP中，并且随着后续工艺继续进行，可以形成图4A的半导体器件100a。
参考图13，可以去除第一掩模M1，并且可以形成牺牲间隔物119。
可以通过相对于第二初步辅助结构137'选择性地去除第一掩模M1来暴露上半导体层13。因此，可以暴露第二初步辅助结构137'的侧表面的一部分。在一些实现方式中，在去除第一掩模M1的工艺中，上半导体层13的上部的一部分也被去除。
接下来，沉积构成牺牲间隔物119的材料并且执行各向异性蚀刻工艺以在上半导体层13上形成设置在第二初步辅助结构137'的侧表面上的牺牲间隔物119。牺牲间隔物119可以接触上半导体层13的上表面。牺牲间隔物119可以是用于通过后续工艺来形成垂直图案140(图2)的掩模层。牺牲间隔物119可以包括绝缘材料，并且绝缘材料可以包括例如氧化硅、氮化硅、氮氧化硅或它们的组合。
参考图14，可以使用第二初步辅助结构137'和牺牲间隔物119作为蚀刻掩模来将上半导体层13图案化以形成垂直导电层141。
可以通过图案化来蚀刻上半导体层13以形成在初步背栅极结构130'的两侧沿第二水平方向(Y方向)延伸的垂直导电层141。在一些实现方式中，通过图案化来将绝缘层12的一部分以及上半导体层13去除预定深度，但是本公开不限于此。
垂直导电层141可以设置为在垂直方向(Z)上与牺牲间隔物119交叠。因此，垂直导电层141可以在第一水平方向(X)上具有与牺牲间隔物119基本上相同的宽度。
参考图15A、图15B和图15C，可以使用第三掩模M3来去除垂直导电层141的一部分以形成垂直图案140'。
第三掩模M3可以被形成为沿着初步背栅极结构130'的上部在第一水平方向X上延伸，以在第二水平方向(Y方向)上彼此间隔开，并且平行地延伸。第三掩模M3可以包括例如SOH。
使用第三掩模M3作为蚀刻掩模，垂直导电层141的在沿垂直方向Z不与第三掩模M3交叠的区域中的部分被去除以形成垂直图案140'。因此，垂直图案140'可以是在初步背栅极结构130'的两侧沿第二水平方向(Y方向)间断地延伸的图案的形式。
参考图16A和图16B，去除第三掩模M3，并且使用第四掩模M4来去除牺牲间隔物119和第二初步辅助结构137'的上端的一部分以形成第二辅助结构137。
可以通过以下操作来形成第四掩模M4：在绝缘层12上形成覆盖初步背栅极结构130'、垂直图案140'和牺牲间隔物119的绝缘材料层；然后通过回蚀工艺部分地去除绝缘材料层以使上表面基本上在与牺牲间隔物119的下表面相同的高度处。绝缘材料层可以是例如SOH。因此，可以暴露牺牲间隔物119的上表面和侧表面。
接下来，通过执行回蚀工艺以去除第二初步辅助结构137'和牺牲间隔物119的一部分到第四掩模M4的上表面的高度，可以暴露垂直图案140'的上表面。
参考图17A和图17B，可以形成初步栅极电介质层162'和初步栅电极165'。
初步栅极电介质层162'和初步栅电极165'被依次沉积以共形地覆盖绝缘层12的上表面和垂直图案140'的侧表面，并且可以通过选择性地去除初步栅电极165'来将初步栅电极165'的上表面调整为低于垂直图案140'。尽管初步栅电极165'的上表面被示出为设置在与第二辅助结构137的下表面基本上相同的高度，但是可以不同地调整初步栅电极165'的上表面的高度。
参考图18A和图18B，可以依次形成中间绝缘层103、位线结构110和下绝缘层101。
在沉积绝缘材料之后，可以执行回蚀工艺以去除绝缘材料和初步栅极电介质层162'的一部分以形成中间绝缘层103。中间绝缘层103可以填充相邻的初步栅电极165'之间的空间。
可以通过在中间绝缘层103上依次沉积多个导电材料层并且执行图案化工艺来形成在第一水平方向X上延伸的位线结构110。构成位线结构110的材料和层数不限于所示出的那些并且可以不同地改变。
可以在位线结构110和中间绝缘层103上形成下绝缘层101。作为下绝缘层101当中的最下面的绝缘层的第四下绝缘层101d可以覆盖位线结构110的上表面和侧表面，并且作为下绝缘层101当中的最上面的绝缘层的第一下绝缘层101a可以是用于接合到其他结构的粘合层。
参考图19A和图19B，通过颠倒半导体衬底10来执行背面研磨工艺以形成背栅极结构130、垂直图案140和栅极电介质层162，并且可以形成栅电极165和栅极覆盖层166。
颠倒半导体衬底10，并且通过执行与下半导体层11和绝缘层12一起去除初步栅极电介质层162'、第一辅助结构136'和初步垂直图案140'的一部分的背面研磨工艺，可以形成背栅极结构130、垂直图案140和初步栅极电介质层162'。
接下来，选择性地去除初步栅电极165'以降低初步栅电极165'的上表面高度以形成栅电极165，并且通过在已经去除了初步栅电极165'的区域中填充绝缘材料，例如氮化硅，可以形成栅极覆盖层166。因此，可以形成包括栅极电介质层162、栅电极165和栅极覆盖层166的前栅极结构160。
参考图20A和图20B，可以形成上绝缘层107，并且可以形成穿过上绝缘层107以暴露垂直图案140的上表面的接触孔170h。
可以形成覆盖背栅极结构130、前栅极结构160、垂直图案140和中间绝缘层103的上绝缘层107。上绝缘层107可以包括第一上绝缘层107a、第二上绝缘层107b和第三上绝缘层107c，但是上绝缘层107的数目不限于此。
接下来，可以形成暴露垂直图案140的上表面的接触孔170h。在平面图中，接触孔170h可以具有圆形形状，但是不限于此，并且可以改变成诸如多边形和椭圆形的各种形状。
参考图21A和图21B，可以在接触孔170h中形成接触图案170。
在一些实现方式中，从暴露的垂直图案140执行外延工艺并且执行平坦化工艺以形成第一接触层170a，并且在第一接触层170a上方形成第二接触层170b、第三接触层170c和第四接触层170d。可以通过形成四个接触层170a、170b、170c和170d来形成每个接触图案170。在外延工艺中，杂质被一起注入，使得第一接触层170a可以是掺杂半导体层。另外，杂质可以通过外延工艺或后续工艺中的扩散移动到垂直图案140以形成第二源极/漏极区140SD2(参考图3)。
然而，可以不同地改变制造接触图案170的方法以及形成接触图案170的层数和材料。
接下来，参考图2和图3，可以在上绝缘层107上形成包括与接触图案170电连接的第一电极182的信息存储结构180。
图22A至图24是示出了制造半导体器件的方法的示例的示意图。
图22A是示出了制造半导体器件的方法的平面图，并且图22B、图23和图24是示出了与沿着图1的线I-I'截取的截面对应的区域的截面图。
参考图22A和图22B，在半导体衬底10中形成背栅极沟槽BGT，在背栅极沟槽BGT中形成第一辅助结构236'，可以在背栅极沟槽BGT的侧壁上形成第一初步间隔物232_S1'和垂直牺牲层218'，并且可以形成第二初步间隔物232_S2'。
在以与参考图8A至图9描述的那些方式相同或类似的方式形成第一初步间隔物232_S1'和垂直牺牲层218'之后，可以形成第二初步间隔物232_S2'以共形地覆盖垂直牺牲层218'的侧表面和第一辅助结构236'的暴露的上表面。第二初步间隔物232_S2'可以包括与第一初步间隔物232_S1'相同的材料，例如SiOC，但是本公开不限于此。
参考图23，可以形成背栅电极235。
类似于图10中描述的内容，可以通过沉积导电材料以填充背栅极沟槽BGT并且然后执行平坦化工艺和回蚀工艺来形成背栅电极。
可以通过平坦化工艺和回蚀工艺来暴露垂直牺牲层218'的上表面。
参考图24，可以形成气隙232_AG和第二辅助结构237'。
可以通过从垂直牺牲层218'的暴露的上表面去除垂直牺牲层218'并且沉积绝缘材料例如氧化硅来形成第二辅助结构237'。通过由第二辅助结构237'覆盖已经从中去除了垂直牺牲层218'的区域的上表面来形成封闭空间，这可以形成气隙232_AG。例如，第二辅助结构237'可以限定气隙232_AG的上表面。
因为第一初步间隔物232_S1'与第二初步间隔物232_S2'之间的距离或垂直牺牲层218'的厚度相对小，所以尽管第二辅助结构237'被示出为由单个层形成，但是第二辅助结构237'可以被形成为具有与参考图12描述的双层结构或多层结构类似的双层结构或多层结构。
接下来，可以通过执行与参考图13至图21B和图2描述的工艺类似的后续工艺来形成图5的半导体器件200。
如以上阐述的，因为在背栅电极与垂直沟道区之间设置了结构不同于栅电极与垂直沟道区之间的栅极电介质层的结构的电介质结构，所以可以提供具有高集成度或改善的电特性的半导体器件。电介质结构可以包括介电常数低于栅极电介质层的介电常数的材料，例如气隙，并且因此，背栅电极相对于垂直沟道区的可控性可以相对地降低，并且可以防止或减小背栅电极与垂直沟道区之间的寄生电容。因此，可以提供高度集成的半导体器件，同时相对地提高了垂直沟道区的栅电极的稳定性。
虽然已经在上面示出和描述了实现方式的示例，但是对本领域技术人员而言将清楚的是，在不背离如由所附权利要求所限定的本公开的范围的情况下，能够做出修改和变化。

Claims (20)

1.一种半导体器件，所述半导体器件包括：
垂直图案，所述垂直图案包括第一源极/漏极区、第二源极/漏极区以及位于所述第一源极/漏极区与所述第二源极/漏极区之间的垂直沟道区，所述第二源极/漏极区处于比所述第一源极/漏极区的高度高的高度处；
前栅极结构，所述前栅极结构面向所述垂直图案的第一侧表面；以及
背栅极结构，所述背栅极结构面向所述垂直图案的第二侧表面，所述垂直图案的所述第二侧表面与所述垂直图案的所述第一侧表面相反，
其中，所述前栅极结构包括：
栅电极，所述栅电极位于所述垂直图案的所述第一侧表面上；以及
栅极电介质层，其中，所述栅极电介质层的至少一部分位于所述垂直图案与所述栅电极之间；
其中，所述背栅极结构包括：
背栅电极，所述背栅电极位于所述垂直图案的所述第二侧表面上；以及
电介质结构，所述电介质结构包括位于所述垂直图案与所述背栅电极之间的部分；并且
其中，所述电介质结构包括位于所述电介质结构内的气隙。
2.根据权利要求1所述的半导体器件，其中，所述电介质结构包括限定所述气隙的至少一侧的第一间隔物。
3.根据权利要求2所述的半导体器件，其中，所述第一间隔物包括与所述栅极电介质层的材料不同的材料。
4.根据权利要求3所述的半导体器件，其中，所述栅极电介质层包括SiO、HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO2或Al2O3中的至少一种。
5.根据权利要求2所述的半导体器件，其中，所述第一间隔物包括SiO、SiN、SiOC、SiON、SiCN、SiOCN、SiOCH或SiOF中的至少一种。
6.根据权利要求2所述的半导体器件，其中，所述第一间隔物包括位于所述气隙与所述垂直图案之间的垂直延伸部分和从所述垂直延伸部分的上端朝向所述背栅电极延伸的水平延伸部分，
其中，所述水平延伸部分与所述背栅电极接触。
7.根据权利要求2所述的半导体器件，其中，所述电介质结构还包括位于所述气隙与所述背栅电极之间的第二间隔物，所述第二间隔物与所述第一间隔物的水平延伸部分接触。
8.根据权利要求2所述的半导体器件，其中，所述气隙的宽度大于所述第一间隔物的厚度，并且
所述气隙的所述宽度是所述气隙的两侧之间的距离。
9.根据权利要求1所述的半导体器件，其中，所述背栅极结构还包括位于所述背栅电极和所述电介质结构上的第一辅助结构，并且
所述垂直图案具有沿着所述电介质结构的侧表面在所述第一辅助结构的侧表面上延伸的部分。
10.根据权利要求9所述的半导体器件，其中，所述前栅极结构还包括位于所述栅电极上的栅极覆盖层，并且
所述第一辅助结构的下表面处于与所述栅极覆盖层的下表面基本上相同的高度处或处于低于所述栅极覆盖层的下表面的高度处。
11.根据权利要求1所述的半导体器件，其中，所述背栅极结构还包括位于所述背栅电极下方的第二辅助结构，
其中，所述第二辅助结构限定所述气隙的下表面。
12.根据权利要求1所述的半导体器件，其中，所述垂直图案的所述第一源极/漏极区的上表面处于与所述气隙的下端相同的高度上或处于比所述气隙的下端低的高度处。
13.根据权利要求1所述的半导体器件，其中，所述垂直图案的所述第二源极/漏极区的下表面位于与所述气隙的上端相同的高度上或位于比所述气隙的上端高的高度处。
14.一种半导体器件，所述半导体器件包括：
位线结构，所述位线结构在第一水平方向上延伸；
第一垂直图案和第二垂直图案，所述第一垂直图案和所述第二垂直图案位于所述位线结构上并且彼此间隔开；
第一栅极结构，所述第一栅极结构在所述位线结构上并且在第二水平方向上延伸，其中，所述第二水平方向与所述第一水平方向相交；
第二栅极结构，所述第二栅极结构在所述位线结构上并且在所述第二水平方向上延伸，使得所述第一栅极结构和所述第二栅极结构彼此平行；以及
背栅极结构，所述背栅极结构位于所述第一栅极结构与所述第二栅极结构之间，
其中，所述第一垂直图案包括：
第一源极/漏极区，所述第一源极/漏极区电连接到所述位线结构；
第二源极/漏极区，所述第二源极/漏极区处于比所述第一源极/漏极区的高度高的高度处；以及
第一垂直沟道区，所述第一垂直沟道区位于所述第一源极/漏极区与所述第二源极/漏极区之间，其中，所述第一垂直沟道区位于所述第一栅极结构与所述第二栅极结构之间；
其中，所述第二垂直图案包括：
第三源极/漏极区，所述第三源极/漏极区电连接到所述位线结构；
第四源极/漏极区，所述第四源极/漏极区处于比所述第三源极/漏极区的高度高的高度处；以及
第二垂直沟道区，所述第二垂直沟道区位于所述第一源极/漏极区与所述第二源极/漏极区之间，其中，所述第二垂直沟道区位于所述第一栅极结构与所述第二栅极结构之间；并且
其中，所述背栅极结构包括位于所述第一垂直图案与所述第二垂直图案之间的背栅电极；
其中，所述背栅电极与所述第一垂直图案之间的第一空间限定第一气隙；并且
其中，所述背栅电极与所述第二垂直图案之间的第二空间限定第二气隙。
15.根据权利要求14所述的半导体器件，其中，所述第一栅极结构包括：
第一栅电极，所述第一栅电极在所述第二水平方向上延伸；以及
第一栅极电介质层，所述第一栅极电介质层位于所述第一栅电极与所述第一垂直图案和所述第二垂直图案之间；
其中，所述第二栅极结构包括：
第二栅电极，所述第二栅电极在所述第二水平方向上延伸；以及
第二栅极电介质层，所述第二栅极电介质层位于所述第二栅电极与所述第一垂直图案和所述第二垂直图案之间；并且
其中，在与所述位线结构的上表面垂直的垂直方向上，所述第一栅极电介质层和所述第二栅极电介质层中的每一者的长度大于所述第一气隙的长度。
16.根据权利要求15所述的半导体器件，其中，所述第一垂直图案和所述第二垂直图案中的每一者包括位于所述位线结构上的多个垂直图案，并且所述第一垂直图案和所述第二垂直图案沿着所述背栅极结构的一侧在所述第二水平方向上彼此间隔开。
17.根据权利要求16所述的半导体器件，其中，所述栅极电介质层从所述多个垂直图案的一个侧表面延伸并且与所述背栅极结构接触。
18.一种半导体器件，所述半导体器件包括：
垂直图案，所述垂直图案包括第一源极/漏极区、第二源极/漏极区以及位于所述第一源极/漏极区与所述第二源极/漏极区之间的垂直沟道区，所述第二源极/漏极区处于比所述第一源极/漏极区的高度高的高度处；
前栅极结构，所述前栅极结构面向所述垂直图案的第一侧表面；以及
背栅极结构，所述背栅极结构面向与所述垂直图案的所述第一侧表面相反的第二侧表面，
其中，所述前栅极结构包括：
栅电极，所述栅电极位于所述垂直图案的所述第一侧表面上；以及
栅极电介质层，所述栅极电介质层包括位于所述垂直图案与所述栅电极之间的部分；
其中，所述背栅极结构包括：
背栅电极，所述背栅电极位于所述垂直图案的所述第二侧表面上；以及
电介质结构，所述电介质结构包括位于所述垂直图案与所述背栅电极之间的部分；并且
其中，所述栅极电介质层在垂直方向上的第一长度大于所述电介质结构在所述垂直方向上的第二长度。
19.根据权利要求18所述的半导体器件，其中，所述电介质结构包括气隙。
20.根据权利要求18所述的半导体器件，其中，所述背栅极结构包括位于所述电介质结构和所述背栅电极上的第一辅助结构，
其中，所述第一辅助结构的上表面处于与所述栅极电介质层的上表面基本上相同的高度处。
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