KR20240019552A - 반도체 장치 - Google Patents

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Abstract

예시적인 실시예들에 따른 반도체 장치는, 셀 영역 및 주변 영역을 갖는 기판; 상기 셀 영역 상에 배치되는 제1 구조물; 상기 제1 구조물 상의 정보 저장 구조물; 상기 정보 저장 구조물 상의 콘택 구조물; 상기 주변 영역 상에 배치되는 제2 구조물; 및 상기 제2 구조물 상의 주변 콘택 구조물을 포함하되, 상기 정보 저장 구조물은 하부 전극, 상기 하부 전극 상의 유전체 층, 및 상기 유전체 층 상의 상부 전극을 포함하고, 상기 콘택 구조물은 상기 상부 전극에 매립된 하부 플러그 및 상기 하부 플러그 상의 상부 플러그를 포함하고, 상기 하부 플러그의 상면은 상기 상부 전극의 상면과 실질적으로 공면(coplanar)이고, 상기 하부 플러그의 상기 상면의 제1 폭은, 상기 상부 플러그의 하면의 제2 폭보다 작고, 상기 주변 콘택 구조물은, 주변 하부 플러그 및 상기 주변 하부 플러그 상의 주변 상부 플러그를 포함한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것이다.
전자 산업의 발전 및 사용자의 요구에 따라 전자기기는 더욱 소형화 및 고성능화되고 있다. 이에 따라 전자기기에 사용되는 반도체 장치 또한 고집적화 및 고성능화가 요구되고 있다. 고도로 스케일링(scaling)된 반도체 장치를 제조하기 위해서, 인접하는 도전 구조물들 사이의 전기적 불량을 최소화하여 상기 도전 구조물들을 안정적으로 연결하기 위한 콘택 기술들이 요구되고 있다.
본 발명의 실시예들에 따른 기술적 과제 중 하나는, 제조 원가가 절감되고, 전기적 특성 및 신뢰성이 향상된 반도체 장치를 제공하는 것이다.
예시적인 실시예들에 따른 반도체 장치는, 기판 상에 배치되는 하부 전극들; 상기 하부 전극들 상의 유전체 층; 상기 유전체 층 상의 상부 전극; 상기 상부 전극과 연결되는 콘택 구조물; 및 상기 콘택 구조물 상의 배선 층을 포함하되, 상기 콘택 구조물은 하부 플러그 및 상기 하부 플러그 상의 상부 플러그를 포함하고, 상기 하부 플러그의 상면은 상기 상부 전극의 상면과 실질적으로 공면(coplanar)이고, 상기 하부 플러그의 상기 상면의 제1 폭은, 상기 상부 플러그의 하면의 제2 폭보다 작고, 상기 상부 플러그의 상기 하면은 상기 하부 플러그의 상기 상면과 접촉할 수 있다.
예시적인 실시예들에 따른 반도체 장치는, 셀 활성 영역; 상기 셀 활성 영역의 제1 영역과 전기적으로 연결되는 비트 라인; 상기 셀 활성 영역의 제2 영역과 전기적으로 연결되는 정보 저장 구조물, 상기 정보 저장 구조물은, 상기 셀 활성 영역 상의 하부 전극, 상기 하부 전극 상의 유전체 층, 및 상기 유전체 층 상의 상부 전극을 포함하고; 및 상기 상부 전극과 연결되는 콘택 구조물을 포함하되, 상기 콘택 구조물은 하부 플러그 및 상기 하부 플러그 상의 상부 플러그를 포함하고, 상부 하부 플러그는 상기 상부 전극 내에 매립되고, 상기 하부 플러그의 상면의 제1 폭은, 상기 상부 플러그의 하면의 제2 폭보다 작고, 상기 상부 플러그의 상기 하면은 상기 하부 플러그의 상기 상면과 접촉할 수 있다.
예시적인 실시예들에 따른 반도체 장치는, 셀 영역 및 주변 영역을 갖는 기판; 상기 셀 영역 상에 배치되는 제1 구조물; 상기 제1 구조물 상의 정보 저장 구조물; 상기 정보 저장 구조물 상의 콘택 구조물; 상기 주변 영역 상에 배치되는 제2 구조물; 및 상기 제2 구조물 상의 주변 콘택 구조물을 포함하되, 상기 정보 저장 구조물은 하부 전극, 상기 하부 전극 상의 유전체 층, 및 상기 유전체 층 상의 상부 전극을 포함하고, 상기 콘택 구조물은 상기 상부 전극에 매립된 하부 플러그 및 상기 하부 플러그 상의 상부 플러그를 포함하고, 상기 하부 플러그의 상면은 상기 상부 전극의 상면과 실질적으로 공면(coplanar)이고, 상기 하부 플러그의 상기 상면의 제1 폭은, 상기 상부 플러그의 하면의 제2 폭보다 작고, 상기 주변 콘택 구조물은, 주변 하부 플러그 및 상기 주변 하부 플러그 상의 주변 상부 플러그를 포함할 수 있다.
콘택 구조물 및 주변 콘택 구조물은 각각, 하부 플러그와 상부 플러그가 2 스택(2-stack)으로 적층된 더블 필라(double pillar) 구조를 채용함으로써, 제조 원가가 절감되고, 전기적 특성 및 신뢰성이 향상된 반도체 장치가 제공될 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1a는 예시적인 실시예들에 따른 반도체 장치를 나타내는 평면도이다.
도 1b는 예시적인 실시예들에 따른 반도체 장치의 일부 영역을 확대하여 도시하는 부분 확대 평면도이다.
도 2는 예시적인 실시예들에 따른 반도체 장치의 단면도이다.
도 3a 및 도 3b는 예시적인 실시예들에 따른 반도체 장치의 일부 영역을 확대하여 도시하는 부분 확대 단면도들이다.
도 4a 내지 도 4e는 예시적인 실시예들에 따른 반도체 장치의 일부 영역을 확대하여 도시하는 부분 확대 단면도들이다.
도 5a 내지 도 5d는 예시적인 실시예들에 따른 반도체 장치의 일부 영역을 확대하여 도시하는 부분 확대 단면도들이다.
도 6 내지 도 11은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 12는 예시적인 실시예들에 따른 집적회로 장치를 나타내는 레이아웃도이다.
도 13은 예시적인 실시예들에 따른 집적회로 장치를 나타내는 사시도이다.
도 14는 예시적인 실시예들에 따른 집적회로 장치의 단면도이다.
도 15는 예시적인 실시예들에 따른 집적회로 장치를 나타내는 레이아웃도이다.
도 16은 예시적인 실시예들에 따른 집적회로 장치를 나타내는 사시도이다.
도 17은 예시적인 실시예들에 따른 반도체 장치의 셀 어레이를 나타내는 간략 회로도이다.
도 18는 예시적인 실시예들에 따른 반도체 장치를 나타내는 사시도이다.
도 19는 예시적인 실시예들에 따른 반도체 장치의 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.
도 1a는 예시적인 실시예들에 따른 반도체 장치를 나타내는 평면도이다.
도 1b는 예시적인 실시예들에 따른 반도체 장치의 일부 영역을 확대하여 도시하는 부분 확대 평면도이다. 도 1b는 도 1a의 'B' 영역을 확대하여 도시한다.
도 2는 예시적인 실시예들에 따른 반도체 장치의 단면도이다. 도 2는 도 1b의 절단선 Ⅰ-Ⅰ', Ⅱ-Ⅱ', 및 Ⅲ-Ⅲ'을 따른 단면들을 도시한다.
도 3a 및 도 3b는 예시적인 실시예들에 따른 반도체 장치의 일부 영역을 확대하여 도시하는 부분 확대 단면도들이다. 도 3a는 도 2의 'C1' 영역을 확대하여 도시하고, 도 3b는 도 2의 'C2' 영역을 확대하여 도시한다.
도 1a 내지 도 3b를 참조하면, 반도체 장치(100)는, 메모리 셀 어레이 영역인 제1 영역(A1) 및 주변 회로 영역인 제2 영역(A2)을 포함하는 기판(101), 기판(101)의 제1 영역(A1) 상에 배치되는 제1 구조물(1), 기판(101)의 제2 영역(A2) 상에 배치되는 제2 구조물(2), 제1 구조물(1) 상의 정보 저장 구조물(DS), 정보 저장 구조물(DS) 상의 콘택 구조물(MC1), 제2 구조물(2) 상의 주변 콘택 구조물(MC2), 및 콘택 구조물(MC1)과 주변 콘택 구조물(MC2) 상의 배선 층들(M1)을 포함할 수 있다.
제1 구조물(1)은 예를 들어, DRAM(Dynamic Random Access Memory)의 셀 어레이(cell array)를 포함할 수 있다. 제1 구조물(1)은, 셀 활성 영역들(ACT), 소자 분리 층(110), 워드 라인 구조물(WLS), 비트 라인 구조물(BLS), 스페이서 구조물(SS), 도전성 콘택(150), 펜스 절연 패턴들(151), 제1 절연 패턴(160), 및 식각 정지 층(162)을 포함할 수 있다.
제2 구조물(2)은 상기 DRAM의 상기 셀 어레이에 배치되는 메모리 셀들을 구동하기 위한 주변 회로들을 포함할 수 있다. 제2 구조물(2)은 주변 활성 영역(ACT_P), 주변 게이트 스택(GS), 게이트 스페이서(SS_P), 회로 도전성 콘택(150_P), 절연 라이너(52), 및 제2 절연 패턴(160_P)을 포함할 수 있다.
정보 저장 구조물(DS)은 하부 전극들(164), 유전체 층(166), 상부 전극(168), 및 서포터 층들(165a, 165b)을 포함할 수 있다. 하부 전극들(164), 유전체 층(166), 및 상부 전극(168)은 커패시터(Capacitor)를 구성할 수 있다.
콘택 구조물(MC1) 및 주변 콘택 구조물(MC2)은 각각, 하부 플러그와 상부 플러그가 2 스택(2-stack)으로 적층된 더블 필라(double pillar) 구조를 가질 수 있다. 콘택 구조물(MC1)은 상부 전극(168)과 연결되는 하부 플러그(LP1) 및 하부 플러그(LP1) 상의 상부 플러그(UP1)를 포함할 수 있다. 주변 콘택 구조물(MC2)은 회로 도전성 콘택(150_P)과 연결되는 주변 하부 플러그(LP2) 및 주변 하부 플러그(LP2) 상의 주변 상부 플러그(UP2)를 포함할 수 있다. 이에 따라, 콘택 구조물들의 구조적 안정성이 향상되어 신뢰성이 개선될 수 있고, 낮은 전기적 저항을 갖기에 유리하여 전기적 특성이 개선될 수 있다. 또한, 포토 공정 및 식각 공정의 난이도를 낮출 수 있다. 콘택 구조물(MC1) 및 주변 콘택 구조물(MC2) 각각의 구체적인 구조는 후술하기로 한다.
기판(101)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 화합물 반도체를 포함할 수 있다. 예를 들어, Ⅳ족 반도체는 실리콘, 저마늄 또는 실리콘-저마늄을 포함할 수 있다. 기판(101)은 불순물들을 더 포함할 수 있다. 기판(101)은 실리콘 기판, 실리콘-온-인슐레이터(silicon on insulator, SOI) 기판, 저마늄 기판, 저마늄-온-인슐레이터(germanium on insulator, GOI) 기판, 실리콘-저마늄 기판, 또는 에피택셜층을 포함하는 기판일 수 있다.
셀 활성 영역들(ACT)은 소자 분리 층(110)에 의해 기판(101) 내에 정의 또는 한정될 수 있다. 셀 활성 영역(ACT)은 바(bar) 형태일 수 있으며, 기판(101) 내에 일 방향으로 연장되는 아일랜드 형상으로 배치될 수 있다. 상기 일 방향은 워드 라인들(WL) 및 비트 라인들(BL)의 연장 방향에 대하여 경사진 방향일 수 있다. 셀 활성 영역들(ACT)은 서로 평행하도록 배열되되, 하나의 셀 활성 영역(ACT)의 단부는 이에 인접한 다른 셀 활성 영역(ACT)의 중심에 인접하도록 배열될 수 있다.
셀 활성 영역(ACT)은 기판(101)의 상면으로부터 소정 깊이의 제1 및 제2 불순물 영역들(105a, 105b)을 가질 수 있다. 제1 및 제2 불순물 영역들(105a, 105b)은 서로 이격될 수 있다. 제1 및 제2 불순물 영역들(105a, 105b)은 워드 라인(WL)에 의해 구성되는 트랜지스터의 소스/드레인 영역으로 제공될 수 있다. 상기 소스 영역과 상기 드레인 영역은 실질적으로 동일한 불순물들의 도핑 또는 이온 주입에 의한 제1 및 제2 불순물 영역들(105a, 105b)에 의해 형성되는 것으로, 최종적으로 형성되는 트랜지스터의 회로 구성에 따라 서로 바뀌어 지칭될 수도 있다. 상기 불순물들은 기판(101)과 반대의 도전형을 갖는 도펀트들을 포함할 수 있다. 예시적인 실시예들에서, 상기 소스 영역과 상기 드레인 영역에서 제1 및 제2 불순물 영역들(105a, 105b)의 깊이가 서로 다를 수도 있을 것이다.
소자 분리 층(110)은 쉘로우 트렌치 소자 분리(shallow trench isolation, STI) 공정에 의하여 형성될 수 있다. 소자 분리 층(110)은 셀 활성 영역들(ACT)을 둘러싸면서 이들을 서로 전기적으로 분리할 수 있다. 소자 분리 층(110)은 절연 물질로 이루어질 수 있으며, 예를 들어, 실리콘 산화물, 실리콘 질화물, 또는 그들의 조합일 수 있다. 소자 분리 층(110)은 기판(101)이 식각된 트렌치의 너비에 따라 상이한 하단 깊이를 갖는 복수의 영역들을 포함할 수 있다.
워드 라인 구조물들(WLS)은 기판(101) 내에서 연장되는 게이트 트렌치들(115) 내에 배치될 수 있다. 워드 라인 구조물들(WLS)의 각각은, 게이트 유전층(120), 워드 라인(WL), 및 게이트 캡핑층(125)을 포함할 수 있다. 본 명세서에서, '게이트(120, WL)'는 게이트 유전층(120) 및 워드 라인(WL)을 포함하는 구조물로 지칭될 수 있으며, 워드 라인(WL)은 '게이트 전극'으로 지칭될 수 있으며, 워드 라인 구조물(WLS)은 '게이트 구조물'로 지칭될 수 있다.
워드 라인(WL)은 셀 활성 영역(ACT)을 가로질러 제1 방향(X)으로 연장되도록 배치될 수 있다. 예를 들어, 서로 인접하는 한 쌍의 워드 라인들(WL)이 하나의 셀 활성 영역(ACT)을 가로지르도록 배치될 수 있다. 워드 라인(WL)은 BCAT(buried channel array transistor)의 게이트를 구성할 수 있으나, 이에 한정되지는 않는다. 예시적인 실시예들에서, 워드 라인들(WL)은 기판(101)의 상부에 배치되는 형태를 갖는 것도 가능할 것이다. 워드 라인(WL)은 게이트 트렌치(115)의 하부에 소정 두께로 배치될 수 있다. 워드 라인(WL)의 상면은 기판(101)의 상면보다 낮은 레벨에 위치할 수 있다. 본 명세서에서, 사용되는 용어 "레벨"의 높고 낮음은 기판(101)의 실질적으로 편평한 상면을 기준으로 정의될 수 있다.
워드 라인(WL)은 도전성 물질, 예를 들어, 다결정 실리콘(Si), 타이타늄(Ti), 타이타늄 질화물(TiN), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 텅스텐(W), 텅스텐 질화물(WN), 및 알루미늄(Al) 중 적어도 하나를 포함할 수 있다. 일 예로, 워드 라인(WL)은 서로 다른 물질로 형성되는 하부 패턴 및 상부 패턴을 포함할 수 있으며, 상기 하부 패턴은 텅스텐(W), 타이타늄(Ti), 탄탈륨(Ta), 텅스텐 질화물(WN), 타이타늄 질화물(TiN), 및 탄탈륨 질화물(TaN) 중 적어도 하나를 포함할 수 있고, 상기 상부 패턴은 P형 또는 N형 불순물로 도핑된 폴리 실리콘을 포함하는 반도체 패턴일 수 있다.
게이트 유전층(120)은 게이트 트렌치(115)의 바닥면 및 내측면들 상에 배치될 수 있다. 게이트 유전층(120)은 게이트 트렌치(115)의 내측벽을 컨포멀하게 덮을 수 있다. 게이트 유전층(120)은 실리콘 산화물, 실리콘 질화물, 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있다. 게이트 유전층(120)은 예를 들어, 실리콘 산화막 또는 고유전율을 가지는 절연막일 수 있다. 예시적인 실시예들에서, 게이트 유전층(120)은 셀 활성 영역(ACT)을 산화(oxidation)시켜 형성된 층이거나, 증착에 의해 형성된 층일 수 있다.
게이트 캡핑층(125)은 워드 라인(WL)의 상부에서 게이트 트렌치(115)를 채우도록 배치될 수 있다. 게이트 캡핑층(125)의 상면은 기판(101)의 상면과 실질적으로 동일한 레벨에 위치할 수 있다. 게이트 캡핑층(125)은 절연 물질, 예를 들어, 실리콘 질화물로 형성될 수 있다.
비트 라인 구조물(BLS)은 워드 라인(WL)과 수직하게 일 방향, 예를 들어 제2 방향(Y)으로 연장될 수 있다. 비트 라인 구조물(BLS)은 비트 라인(BL) 및 비트 라인(BL) 상의 비트 라인 캡핑 패턴(BC)을 포함할 수 있다.
비트 라인(BL)은 차례로 적층된 제1 도전 패턴(141), 제2 도전 패턴(142), 및 제3 도전 패턴(143)을 포함할 수 있다. 비트 라인 캡핑 패턴(BC)은 제3 도전 패턴(143) 상에 배치될 수 있다. 제1 도전 패턴(141)과 기판(101) 사이에 버퍼 절연 층(128)이 배치될 수 있으며, 제1 도전 패턴(141)의 일부분(이하, 비트 라인 콘택 패턴(DC))은 셀 활성 영역(ACT)의 제1 불순물 영역(105a)과 접할 수 있다. 비트 라인(BL)은 비트 라인 콘택 패턴(DC)을 통해 제1 불순물 영역(105a)과 전기적으로 연결될 수 있다. 비트 라인 콘택 패턴(DC)의 하면은 기판(101)의 상면보다 낮은 레벨에 위치할 수 있고, 워드 라인(WL)의 상면보다 높은 레벨에 위치할 수 있다. 예시적인 실시예에서, 비트 라인 콘택 패턴(DC)은 기판(101) 내에 형성되어 제1 불순물 영역(105a)을 노출시키는 비트 라인 콘택 홀 내에 국소적으로 배치될 수 있다.
제1 도전 패턴(141)은 다결정 실리콘과 같은 반도체 물질을 포함할 수 있다. 제1 도전 패턴(141)은 제1 불순물 영역(105a)과 직접 접촉할 수 있다. 제2 도전 패턴(142)은 금속-반도체 화합물을 포함할 수 있다. 상기 금속-반도체 화합물은 예를 들어, 제1 도전 패턴(141)의 일부를 실리사이드화한 층일 수 있다. 예를 들어, 상기 금속-반도체 화합물은 코발트 실리사이드(CoSi), 타이타늄 실리사이드(TiSi), 니켈 실리사이드(NiSi), 텅스텐 실리사이드(WSi), 또는 기타 금속 실리사이드를 포함할 수 있다. 제3 도전 패턴(143)은 타이타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 및 알루미늄(Al)과 같은 금속 물질을 포함할 수 있다. 비트 라인(BL)을 이루는 도전 패턴들의 개수, 물질의 종류, 및/또는 적층 순서는 실시예들에 따라 다양하게 변경될 수 있다.
비트 라인 캡핑 패턴(BC)은 제3 도전 패턴(143) 상에 차례로 적층된 제1 캡핑 패턴(146), 제2 캡핑 패턴(147), 및 제3 캡핑 패턴(148)을 포함할 수 있다. 제1 내지 제3 캡핑 패턴들(146, 147, 148)은 각각 절연 물질, 예를 들어, 실리콘 질화막을 포함할 수 있다. 제1 내지 제3 캡핑 패턴들(146, 147, 148)은 서로 다른 물질로 이루어질 수 있으며, 동일한 물질을 포함하더라도 물성의 차이에 경계가 구분될 수 있다. 제2 캡핑 패턴(147)의 두께는 제1 캡핑 패턴(146)의 두께 및 제3 캡핑 패턴(148)의 두께보다 각각 작을 수 있다. 비트 라인 캡핑 패턴(BC)을 이루는 캡핑 패턴들의 개수 및/또는 물질의 종류는 실시예들에 따라 다양하게 변경될 수 있다.
스페이서 구조물들(SS)은 비트 라인 구조물들(BLS) 각각의 양 측벽 상에 배치되어 일 방향, 예를 들어, Y 방향으로 연장될 수 있다. 스페이서 구조물들(SS)은 비트 라인 구조물(BLS)과 하부 도전 패턴(152)의 사이에 배치될 수 있다. 스페이서 구조물들(SS)은 비트 라인(BL)의 측벽들 및 비트 라인 캡핑 패턴(BC)의 측벽들을 따라 연장되도록 배치될 수 있다. 하나의 비트 라인 구조물(BLS)의 양측에 배치된 한 쌍의 스페이서 구조물들(SS)은 비트 라인 구조물(BLS)을 기준으로 비대칭적인 형상을 가질 수 있다. 스페이서 구조물들(SS)의 각각은 복수의 스페이서 층들을 포함할 수 있으며, 실시예들에 따라 에어 스페이서를 더 포함할 수도 있다.
도전성 콘택(150)은 셀 활성 영역(ACT)의 일 영역, 예를 들어, 제2 불순물 영역(105b)에 연결될 수 있다. 도전성 콘택(150)은 셀 활성 영역(ACT)의 제2 불순물 영역(105b)과 정보 저장 구조물(DS)을 서로 전기적으로 연결시킬 수 있다. 도전성 콘택(150)은 예를 들어, 하부 도전 패턴(152), 금속-반도체 화합물 층(154), 및 상부 도전 패턴(156)을 포함할 수 있다. 다른 예에서, 도전성 콘택(150)은 하나의 배리어 패턴과 상기 배리어 패턴에 의해 둘러싸인 하나의 도전 패턴으로만 이루어질 수도 있다.
하부 도전 패턴(152)은 비트 라인들(BL)의 사이 및 워드 라인들(WL)의 사이에 배치될 수 있다. 하부 도전 패턴(152)은 버퍼 절연 층(128)을 관통하여, 셀 활성 영역(ACT)의 제2 불순물 영역(105b)과 연결될 수 있다. 하부 도전 패턴(152)은 제2 불순물 영역(105b)과 직접 접촉할 수 있다. 하부 도전 패턴(152)의 하면은, 기판(101)의 상면보다 낮은 레벨에 위치할 수 있고, 비트 라인 콘택 패턴(DC)의 하면보다 높은 레벨에 위치할 수 있다 하부 도전 패턴(152)은 스페이서 구조물(SS)에 의해 비트 라인 콘택 패턴(DC)과 절연될 수 있다. 하부 도전 패턴(152)은 도전성 물질루 이루어질 수 있으며, 예를 들어, 다결정 실리콘(Si), 타이타늄(Ti), 타이타늄 질화물(TiN), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 텅스텐(W), 텅스텐 질화물(WN), 및 알루미늄(Al) 중 적어도 하나를 포함할 수 있다. 예시적인 실시예에서, 하부 도전 패턴(152)은 복수의 층들을 포함할 수 있다.
금속-반도체 화합물 층(154)은 하부 도전 패턴(152)과 상부 도전 패턴(156) 사이에 배치될 수 있다. 금속-반도체 화합물 층(154)은 예를 들어, 하부 도전 패턴(152)이 반도체 물질을 포함하는 경우, 하부 도전 패턴(152)의 일부를 실리사이드화한 층일 수 있다. 금속-반도체 화합물 층(154)은 예를 들어, 코발트 실리사이드(CoSi), 타이타늄 실리사이드(TiSi), 니켈 실리사이드(NiSi), 텅스텐 실리사이드(WSi), 또는 기타 금속 실리사이드를 포함할 수 있다. 실시예들에 따라, 금속-반도체 화합물 층(154)은 생략되는 것도 가능하다.
상부 도전 패턴(156)은 하부 도전 패턴(152) 상에 배치될 수 있다. 상부 도전 패턴(156)은 스페이서 구조물들(SS) 사이로 연장되어 금속-반도체 화합물 층(154)의 상면을 덮을 수 있다. 상부 도전 패턴(156)은 배리어 패턴(156a) 및 도전 패턴(156b)을 포함할 수 있다. 배리어 패턴(156a)은 도전 패턴(156b)의 하면 및 측면들을 덮을 수 있다. 배리어 패턴(156a)은 금속 또는 금속 질화물, 예를 들어 타이타늄(Ti), 타이타늄 질화물(TiN), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 및 텅스텐 질화물(WN) 중 적어도 하나를 포함할 수 있다. 도전 패턴(156b)은 도전성 물질, 예를 들어 다결정 실리콘(Si), 타이타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 루테늄(Ru), 구리(Cu), 몰리브데넘(Mo), 백금(Pt), 니켈(Ni), 코발트(Co), 알루미늄(Al), 타이타늄 질화물(TiN), 탄탈륨 질화물(TaN), 및 텅스텐 질화물(WN) 중 적어도 하나를 포함할 수 있다.
펜스 절연 패턴들(151)은 도전성 콘택(150)의 측면 상에 배치될 수 있다. 펜스 절연 패턴들(151)은 비트 라인 구조물들(BLS) 사이에서 Y 방향에서 서로 이격될 수 있다. 펜스 절연 패턴들(151)은 워드 라인 구조물들(WLS)과 수직하게 중첩할 수 있다. 펜스 절연 패턴들(151)은 평면적 관점에서, X 방향에서 비트 라인 구조물들(BLS) 사이 및 Y 방향에서 도전성 콘택들(150) 사이에 배치될 수 있다.
제1 절연 패턴(160)은 도전성 콘택(150) 중 상부 도전 패턴(156)을 관통하도록 배치될 수 있다. 상부 도전 패턴(156)은 제1 절연 패턴(160)에 의해 복수개로 분리될 수 있다. 제1 절연 패턴(160)은 절연 물질, 예를 들어, 실리콘 산화물, 실리콘 질화물, 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있다.
식각 정지 층(162)은 하부 전극들(164) 사이에서 제1 절연 패턴(160)을 덮을 수 있다. 식각 정지 층(162)은 하부 전극들(164)의 측면들의 하부 영역과 접촉할 수 있다. 식각 정지 층(162)은 예를 들어, 실리콘 질화물, 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있다.
하부 전극들(164)은 도전성 콘택들(150) 상에 배치될 수 있다. 하부 전극들(164)은 식각 정지 층(162)을 관통하여 도전성 콘택들(150)과 접촉할 수 있다. 하부 전극들(164)은 원기둥 형태이거나 또는 속이 빈 실린더나 컵 형태를 가질 수 있다. 인접하는 하부 전극들(164) 사이에 하부 전극들(164)을 지지하는 서포터 층들(171, 172)이 적어도 하나 이상 제공될 수 있다. 하부 전극들(164)은 도핑된　반도체　물질, 도전성 금속 질화물, 금속, 및 도전성 금속 산화물 중 적어도 하나를 포함할 수 있다. 하부 전극들(164)은 예를 들어, Ti, TiN, TiAlN, TiCN, Ta, TaN, TaAlN, TaCN, Ru, Nb, Mo, Sn, In, Ni, Co, W, Zr, Hf, Pt 또는 이들의 조합을 포함할 수 있다.
서포터 층들(165a, 165b)은 제1 서포터 층(165a) 및 제1 서포터 층(165a) 상의 제2 서포터 층(165b)을 포함할 수 있다. 서포터 층들(165a, 165b)은 하부 전극들(164)과 접촉하며, 기판(101)의 상면과 평행한 방향으로 연장될 수 있다. 제2 서포터 층(165b)은 제1 서포터 층(165a)보다 두꺼운 두께를 가질 수 있으나, 이에 한정되지는 않는다. 서포터 층들(165a, 165b)은 높은 종횡비(aspect ratio)를 갖는 하부 전극들(164)을 지지하는 층들일 수 있다. 서포터 층들(165a, 165b)은 각각, 예를 들어, 실리콘 질화물, 및 실리콘 산질화물 중 적어도 하나, 또는 이와 유사한 물질을 포함할 수 있다. 서포터 층들(165a, 165b)의 개수, 두께, 및/또는 배치 관계는 도시된 것에 한정되지 않고, 실시예들에 따라 다양하게 변경될 수 있다.
유전체 층(166)은 하부 전극들(164) 상에 배치될 수 있다. 유전체 층(166)은 하부 전극들(164)의 표면 상에 균일한 두께로 형성될 수 있다. 유전체 층(166)은 고유전체 물질이나 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 이들의 조합을 포함할 수 있다. 다만, 실시예들에 따라 유전체 층(166)은 Hf, Al, Zr, 및 La 중 적어도 하나를 포함하는 산화물, 질화물, 규화물, 산질화물, 또는 규화산질화물을 포함할 수도 있다.
상부 전극(168)은 유전체 층(166) 상에 배치될 수 있다. 상부 전극(168)은 도핑된 반도체 물질, 도전성 금속 질화물, 금속, 도전성 금속 산화물, 도전성 카본, 또는 이들의 조합과 같은 도전성 물질을 포함할 수 있다. 상부 전극(168)은 SiGe과 같은 반도체 화합물(semiconductor alloy)을 포함할 수 있다.
하부 플러그(LP1)는 상부 전극(168) 내에 매립될 수 있다. 하부 플러그(LP1)는 상부에서 하부로 갈수록 폭이 좁아지는 경사진 측면들을 가질 수 있다. 도 3a에 도시된 것과 같이, 하부 플러그(LP1)의 상면은 제1 폭(W1)을 가질 수 있고, 하부 플러그(LP1)는 수직 방향에서 제1 높이(H1)를 가질 수 있다. 하부 플러그(LP1)의 상면은 상부 전극(168)의 상면과 실질적으로 공면(coplanar)일 수 있다. 하부 플러그(LP1)의 상면은 주변 하부 플러그(LP2)의 상면과 실질적으로 공면일 수 있다.
하부 플러그(LP1)는 하부 배리어 층(172) 및 하부 배리어 층(172) 상의 하부 도전 층(174)을 포함할 수 있다. 하부 배리어 층(172)은 하부 도전 층(174)의 하면 및 측면들을 둘러쌀 수 있다. 하부 배리어 층(172)의 상면 및 하부 도전 층(174)의 상면 중 적어도 하나는, 상부 전극(168)의 상면과 실질적으로 공면일 수 있다. 하부 배리어 층(172)은 금속 및/또는 금속 질화물, 예를 들어 타이타늄(Ti), 타이타늄 질화물(TiN), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 및 텅스텐 질화물(WN) 중 적어도 하나를 포함할 수 있다. 하부 도전 층(174)은 도전성 물질, 예를 들어 다결정 실리콘(Si), 타이타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 루테늄(Ru), 구리(Cu), 몰리브데넘(Mo), 백금(Pt), 니켈(Ni), 코발트(Co), 알루미늄(Al), 타이타늄 질화물(TiN), 탄탈륨 질화물(TaN), 및 텅스텐 질화물(WN) 중 적어도 하나를 포함할 수 있다.
상부 플러그(UP1)는 하부 플러그(LP1) 상에 배치되며, 배선 층(M1)과 연결될 수 있다. 상부 플러그(UP1)는 상부 전극(168) 상의 제1 상부 절연 층(180)을 관통할 수 있다. 상부 플러그(UP1)는 상부에서 하부로 갈수록 폭이 좁아지는 경사진 측면들을 가질 수 있다. 도 3a에 도시된 것과 같이, 상부 플러그(UP1)의 하면은 제2 폭(W2)을 가질 수 있고, 상부 플러그(UP1)는 수직 방향에서 제2 높이(H2)를 가질 수 있다. 제1 폭(W1)은 제2 폭(W2)보다 작을 수 있고, 제1 높이(H1)는 제2 높이(H2)보다 작을 수 있다. 제2 폭(W2)이 제1 폭(W1)보다 크기 때문에, 하부 플러그(LP1)와 상부 플러그(UP1)의 콘택 마진(contact margin)을 확보할 수 있다. 상부 플러그(UP1)의 하면은 하부 플러그(LP1)의 상면과 접촉할 수 있다.
상부 플러그(UP1)는 상부 배리어 층(176) 및 상부 배리어 층(176) 상의 상부 도전 층(178)을 포함할 수 있다. 상부 배리어 층(176)은 상부 도전 층(178)의 하면 및 측면들을 둘러쌀 수 있다. 상부 배리어 층(176)은 상부 전극(168)의 상면과 하부 배리어 층(172) 및 하부 도전 층(174)과 접촉할 수 있다. 상부 배리어 층(176)은 상술한 금속 및/또는 금속 질화물을 포함할 수 있다. 상부 도전 층(178)은 상술한 도전성 물질을 포함할 수 있다.
주변 활성 영역(ACT_P)은 주변 소자 분리 층(110_P)에 의해 기판(101) 내에 정의 또는 한정될 수 있다. 주변 회로 게이트 스택(GS)의 양 측에서 주변 활성 영역(ACT_P)에 주변 소스/드레인 영역들(30)이 배치될 수 있다. 주변 소스/드레인 영역들(30)은 불순물 영역들을 포함할 수 있다. 주변 소자 분리 층(110_P)은 제1 절연 층(111) 및 제2 절연 층(112)을 포함할 수 있다. 제2 절연 층(112)은 제1 절연 층(111)의 물질과 다른 물질을 포함할 수 있다.
주변 게이트 스택(GS)은 주변 게이트 유전 층(40), 주변 게이트 전극(41, 42, 43), 및 게이트 캡핑 층(46)을 포함할 수 있다. 주변 게이트 유전 층(40)은 주변 활성 영역(ACT_P)과 주변 게이트 전극(41, 42, 43) 사이에 배치될 수 있다. 주변 게이트 유전 층(40)은 실리콘 산화물, 실리콘 질화물, 또는 고유전율(high-k) 물질을 포함할 수 있다. 상기 고유전율 물질은 실리콘 산화물보다 높은 유전 상수(dielectric constant)를 가지는 유전 물질을 의미할 수 있다. 주변 게이트 전극(41, 42, 43)은 비트 라인(BL)과 유사한 구조 및 물질로 이루어질 수 있으나, 이에 한정되지는 않는다.
주변 게이트 스택(GS)의 측면 상에 게이트 스페이서(SS_P)가 배치될 수 있다. 게이트 스페이서(SS_P)는 복수의 스페이서 층들을 포함할 수 있다. 절연 라이너(52)는 주변 게이트 스택(GS)과 게이트 스페이서(SS_P)를 덮을 수 있다.
회로 도전성 콘택(150_P)은 층간 절연 층들(56, 58) 및 절연 라이너(52)를 관통하여 주변 소스/드레인 영역들(30)과 연결될 수 있다. 회로 도전성 콘택(150_P)은 플러그 부분 및 상기 플러그 부분 상의 배선 부분을 포함할 수 있다. 회로 도전성 콘택(150_P)은 주변 배리어 패턴(150_Pa) 및 주변 배리어 패턴(150_Pa) 상의 주변 도전 패턴(150_Pb)을 포함할 수 있다. 제2 절연 패턴(160_P)은 회로 도전성 콘택(150_P)의 상기 배선 부분을 관통할 수 있다. 상기 배선 부분은 제2 절연 패턴(160_P)에 의해 복수개로 분리될 수 있다. 상기 배선 부분은 주변 콘택 구조물(MC2)과 연결될 수 있다.
주변 하부 플러그(LP2)는 회로 도전성 콘택(150_P) 상에 배치되는 주변 절연 층(170)을 관통할 수 있다. 주변 하부 플러그(LP2)는 회로 도전성 콘택(150_P)을 일부 리세스하여, 회로 도전성 콘택(150_P)과 연결될 수 있다. 주변 하부 플러그(LP2)는 상부에서 하부로 갈수록 폭이 좁아지는 경사진 측면들을 가질 수 있다. 도 3b에 도시된 것과 같이, 주변 하부 플러그(LP2)의 상면은 제3 폭(W3)을 가질 수 있고, 주변 하부 플러그(LP2)는 수직 방향에서 제1 높이(H1)보다 큰 제3 높이(H3)를 가질 수 있다. 주변 하부 플러그(LP2)의 상면은, 제1 주변 절연 층(170)의 상면과 실질적으로 공면일 수 있다.
주변 하부 플러그(LP2)는 주변 하부 배리어 층(182) 및 주변 하부 배리어 층(182) 상의 주변 하부 도전 층(184)을 포함할 수 있다. 주변 하부 배리어 층(182)은 주변 하부 도전 층(184)의 하면 및 측면들을 둘러쌀 수 있다. 주변 하부 배리어 층(182)의 상면 및 주변 하부 도전 층(184)의 상면 중 적어도 하나는, 제1 주변 절연 층(180)의 상면과 실질적으로 공면일 수 있다. 주변 하부 배리어 층(182)은 상술한 금속 및/또는 금속 질화물을 포함할 수 있다. 주변 하부 도전 층(184)은 상술한 도전성 물질을 포함할 수 있다.
주변 상부 플러그(UP2)는 주변 절연 층(170) 상의 제1 주변 상부 절연 층(180_P)을 관통할 수 있다. 주변 상부 플러그(LP2)는 배선 층(M1)과 연결될 수 있다. 주변 상부 플러그(UP2)는 상부에서 하부로 갈수폭 폭이 좁아지는 경사진 측면들을 가질 수 있다. 도 3b에 도시된 것과 같이, 주변 상부 플러그(UP2)의 하면은 제4 폭(W4)을 가질 수 있고, 주변 상부 플러그(UP2)는 수직 방향에서 제4 높이(H4)를 가질 수 있다. 제3 폭(W3)은 제4 폭(W4)보다 작을 수 있고, 제3 높이(H3)는 제4 높이(H4)보다 클 수 있다. 제4 높이(H4)는 제2 높이(H2)와 실질적으로 동일할 수 있다. 주변 상부 플러그(UP2)의 하면은 주변 하부 플러그(LP2)의 상면과 접촉할 수 있다.
주변 상부 플러그(UP2)는 주변 상부 배리어 층(186) 및 주변 상부 배리어 층(186) 상의 주변 상부 도전 층(188)을 포함할 수 있다. 주변 상부 배리어 층(186)은 주변 상부 도전 층(188)의 하면 및 측면들을 둘러쌀 수 있다. 주변 상부 배리어 층(186)은 주변 하부 배리어 층(182) 및 주변 하부 도전 층(184)과 접촉할 수 있다. 주변 상부 배리어 층(186)은 상술한 금속 및/또는 금속 질화물을 포함할 수 있다. 주변 상부 도전 층(188)은 상술한 도전성 물질을 포함할 수 있다.
배선 층들(M1)은 예를 들어, X 방향으로 연장될 수 있다. 배선 층들(M1)은 콘택 구조물(MC1)과 연결되는 제1 배선 층(M1A) 및 주변 콘택 구조물(MC2)과 연결되는 제2 배선 층(M1B)을 포함할 수 있다. 제1 배선 층(M1A)은 제1 상부 절연 층(180) 상의 제2 상부 절연 층(190)을 관통할 수 있다. 제2 배선 층(M1B)은 제1 주변 상부 절연 층(180_P) 상의 제2 주변 상부 절연 층(190_P)을 관통할 수 있다.
배선 층들(M1)의 각각은, 배리어 층(192) 및 배리어 층(192) 상의 도전 층(194)을 포함할 수 있다. 배리어 층(192)은 도전 층(194)의 하면 및 측면들을 둘러쌀 수 있다. 배리어 층(192)은 상술한 금속 및/또는 금속 질화물을 포함할 수 있다. 도전 층(194)은 상술한 도전성 물질을 포함할 수 있다.
도 4a 내지 도 4e는 예시적인 실시예들에 따른 반도체 장치의 일부 영역을 확대하여 도시하는 부분 확대 단면도들이다. 도 4a 내지 도 4e는 도 2의 'C1' 영역에 대응하는 영역을 도시한다.
도 4a를 참조하면, 콘택 구조물(MC1a)에서, 상부 배리어 층(176)은 하부 배리어 층(172)의 물질과 다른 물질을 포함할 수 있고, 상부 도전 층(178)은 하부 도전 층(174)의 물질과 다른 물질을 포함할 수 있다. 예를 들어, 하부 배리어 층(172)은 Ti/TiN을 포함할 수 있고, 상부 배리어 층(176)은 Ta/TaN을 포함할 수 있다. 예를 들어, 하부 도전 층(174)은 W을 포함할 수 있고, 상부 도전 층(178)은 Cu를 포함할 수 있다.
도 4b를 참조하면, 콘택 구조물(MC1b)에서, 상부 플러그(UP1)는 상부 전극(168) 및 하부 플러그(LP1)를 리세스할 수 있다. 예를 들어, 상부 플러그(UP1)의 하면은 상부 전극(168)의 상면보다 낮은 레벨에 위치할 수 있고, 상부 배리어 층(176)의 일부는 상부 전극(168)의 상면보다 낮은 레벨에서, 하부 플러그(LP1)의 상면과 접촉할 수 있다.
도 4c를 참조하면, 콘택 구조물(MC1c)에서, 상부 플러그(UP1)의 중심축과 하부 플러그(LP1)의 중심축이 일 방향에서 정렬되지 않을 수 있다. 상부 플러그(UP1)의 중심축이 하부 플러그(LP1)의 중심축으로부터 쉬프트되더라도, 제2 폭(W2)이 제1 폭(W1)보다 크기 때문에, 상부 플러그(UP1)는 하부 플러그(LP1)와 연결될 수 있다.
도 4d를 참조하면, 콘택 구조물(MC1d)에서, 상부 플러그(UP1)의 하부는 절곡된 모양을 가질 수 있다. 예를 들어, 상부 플러그(UP1)는 하부 플러그(LP1)의 상면과 접촉하는 제1 부분 및 하부 플러그(LP1)의 측면을 따라 연장되며 상부 전극(168)을 리세스하는 제2 부분을 포함할 수 있다. 상기 제2 부분은 상기 제1 부분보다 낮은 레벨에 위치할 수 있다.
도 4e를 참조하면, 상부 전극(168)은 제1 전극 층(168a) 및 제1 전극 층(168a) 상의 제2 전극 층(168b)을 포함하고, 콘택 구조물(MC1e)의 하부 플러그(LP1)는 제2 전극 층(168b) 내에 매립될 수 있다. 제2 전극 층(168b)은 제1 전극 층(168a)의 물질과 다른 물질을 포함하 수 있다. 예를 들어, 제2 전극 층(168b)은 금속 물질을 포함할 수 있고, 제1 전극 층(168a)은 도핑된 반도체 화합물을 포함할 수 있다. 일 예에서, 제1 전극 층(168a)은 SiGe을 포함할 수 있고, 제2 전극 층(168b)은 W을 포함할 수 있다.
도 5a 내지 도 5d는 예시적인 실시예들에 따른 반도체 장치의 일부 영역을 확대하여 도시하는 부분 확대 단면도들이다. 도 5a 내지 도 5d는 도 2의 'C2' 영역에 대응하는 영역을 도시한다.
도 5a를 참조하면, 주변 콘택 구조물(MCa)에서, 주변 상부 배리어 층(186)은 주변 하부 배리어 층(182)의 물질과 다른 물질을 포함할 수 있고, 주변 상부 도전 층(188)은 주변 하부 도전 층(184)의 물질과 다른 물질을 포함할 수 있다. 예를 들어, 주변 하부 배리어 층(182)은 Ti/TiN을 포함할 수 있고, 주변 상부 배리어 층(186)은 Ta/TaN을 포함할 수 있다. 예를 들어, 주변 하부 도전 층(184)은 W을 포함할 수 있고, 주변 상부 도전 층(188)은 Cu를 포함할 수 있다.
도 5b를 참조하면, 주변 콘택 구조물(MCb)에서, 주변 상부 플러그(UP2)는 주변 하부 플러그(LP2)를 리세스할 수 있다. 예를 들어, 주변 상부 플러그(UP2)의 하면은 주변 절연 층(170)의 상면보다 낮은 레벨에 위치할 수 있고, 주변 상부 배리어 층(186)의 일부는 주변 절연 층(170)의 상면보다 낮은 레벨에서, 주변 하부 플러그(LP2)의 상면과 접촉할 수 있다.
도 5c를 참조하면, 주변 콘택 구조물(MCc)에서, 주변 상부 플러그(UP2)의 중심축과 주변 하부 플러그(LP2)의 중심축이 일 방향에서 정렬되지 않을 수 있다. 주변 상부 플러그(UP2)의 중심축이 주변 하부 플러그(LP2)의 중심축으로부터 쉬프트되더라도, 제4 폭(W4)이 제3 폭(W3)보다 크기 때문에, 주변 상부 플러그(UP2)는 주변 하부 플러그(LP2)와 연결될 수 있다.
도 5d를 참조하면, 주변 콘택 구조물(MCd)에서, 주변 상부 플러그(UP2)의 하부는 절곡된 모양을 가질 수 있다. 예를 들어, 주변 상부 플러그(UP2)는 주변 하부 플러그(LP2)의 상면과 접촉하는 제1 부분 및 주변 하부 플러그(LP2)의 측면을 따라 연장되며 주변 절연 층(170)을 리세스하는 제2 부분을 포함할 수 있다. 상기 제2 부분은 상기 제1 부분보다 낮은 레벨에 위치할 수 있다.
도 6 내지 도 11은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 6을 참조하면, 먼저, 기판(101)의 제1 영역(A1) 상에 제1 구조물(1) 및 기판(101)의 제2 영역(A2) 상에 제2 구조물(2)을 형성할 수 있다. 다음으로, 제1 구조물(1) 상에 정보 저장 구조물(DS) 및 제2 구조물(2) 상에 주변 절연 층(170)을 형성하고, 하부 콘택 홀(LH1) 및 주변 하부 콘택 홀(LH2)을 형성할 수 있다.
제1 구조물(1)을 형성하는 것은, 기판(101)에 소자 분리 층(110) 및 셀 활성 영역(ACT)을 형성하는 것, 불순물 영역들(105a, 105b)을 형성하는 것, 게이트 트렌치(115)를 형성한 후 워드 라인 구조물(WLS)을 형성하는 것, 기판(101) 상에 비트 라인 구조물(BLS)을 형성하는 것, 비트 라인 구조물(BLS)의 측면에 스페이서 구조물(SS)을 형성하는 것, 스페이서 구조물들(SS) 사이에 펜스 절연 패턴들(151)을 형성하는 것, 펜스 절연 패턴들(151) 사이에 도전성 콘택들(150)을 형성하는 것, 도전성 콘택들(150)의 일부를 관통하는 제1 절연 패턴들(160)을 형성하는 것, 및 제1 절연 패턴들(160)과 도전성 콘택들(150) 상에 식각 정지 층(162)을 형성하는 것을 포함할 수 있다.
제2 구조물(2)을 형성하는 것은, 기판(101)에 주변 소자 분리 층(110_P) 및 주변 활성 영역(ACT_P)을 형성하는 것, 주변 활성 영역(ACT_P) 상에 주변 게이트 스택(GS)을 형성하는 것, 주변 게이트 스택(GS)의 측면에 게이트 스페이서(SS_P)를 형성하는 것, 주변 게이트 스택(GS)의 양 측에서 주변 활성 영역(ACT_P)에 주변 소스/드레인 영역들(30)을 형성하는 것, 주변 활성 영역(ACT_P) 상에 절연 라이너(52), 층간 절연 층들(56, 58)을 형성하는 것, 주변 소스/드레인 영역들(ACT_P)과 연결되는 회로 도전성 콘택(150_P)을 형성하는 것, 및 회로 도전성 콘택(150_P)의 일부를 관통하는 제2 절연 패턴(160_P)을 형성하는 것을 포함할 수 있다.
제1 구조물(1) 상에 정보 저장 구조물(DS)을 형성하는 것은, 하부 전극들(164)을 형성하는 것, 하부 전극들(164)을 지지하는 서포터 층들(165a, 165b)을 형성하는 것, 및 하부 전극들(164) 상에 유전체 층(166)을 형성하는 것, 유전체 층(166) 상에 상부 전극(168)을 형성하는 것을 포함할 수 있다. 하부 전극들(164)을 형성하는 것은, 식각 정지 층(162) 상에 몰드 층들을 형성하는 것, 상기 몰드 층들 및 식각 정지 층(162)을 관통하는 복수의 홀들을 형성하는 것, 상기 복수의 홀들에 도전성 물질을 형성하는 것을 포함할 수 있다.
정보 저장 구조물(DS) 상에 별도의 제1 마스크 층을 형성하고, 포토 공정 및 식각 공정을 수행하여 상부 전극(168)을 일부 식각할 수 있다. 상부 전극(168)의 상부 영역을 관통하는 하부 콘택 홀(LH1)이 형성될 수 있다. 상기 제1 마스크 층은, 제2 구조물(2) 상의 주변 절연 층(170) 상에도 형성될 수 있고, 상기 포토 공정 및 상기 식각 공정을 수행할 때, 주변 절연 층(170)을 관통하는 주변 하부 콘택 홀(LH2)이 형성될 수 있다. 주변 하부 콘택 홀(LH2)은 회로 도전성 콘택(150_P)의 상부를 리세스할 수 있다. 이후 상기 제1 마스크 층은 제거될 수 있다.
도 7을 참조하면, 하부 콘택 홀(LH1) 및 주변 하부 콘택 홀(LH2) 상에 제1 배리어 물질 층(BM1) 및 제1 필링 물질 층(FM1)을 차례로 형성할 수 있다.
제1 배리어 물질 층(BM1)은 하부 콘택 홀(LH1)의 내측면과 하면 및 상부 전극(168)의 상면을 균일한 두께로 덮을 수 있다. 제1 배리어 물질 층(BM1)은 주변 하부 콘택 홀(LH2)의 내측면과 하면 및 주변 절연 층(170)의 상면을 균일한 두께로 덮을 수 있다. 제1 필링 물질 층(FM1)은 제1 배리어 물질 층(BM1)을 덮으며, 하부 콘택 홀(LH1) 및 주변 하부 콘택 홀(LH2)을 채울 수 있다.
도 8을 참조하면, 평탄화 공정을 수행하여 제1 필링 물질 층(FM1)과 제1 배리어 물질 층(BM1)을 부분적으로 제거할 수 있다. 이로써, 하부 콘택 홀(LH1) 내에 하부 배리어 층(172) 및 하부 도전 층(174)을 포함하는 하부 플러그(LP1)가 형성될 수 있고, 주변 하부 콘택 홀(LH2) 내에 주변 하부 배리어 층(182) 및 주변 하부 도전 층(184)을 포함하는 주변 하부 플러그(LP2)가 형성될 수 있다.
도 9를 참조하면, 제1 상부 절연 층(180) 및 제1 주변 상부 절연 층(180_P)을 형성하고, 제1 상부 절연 층(180) 및 제1 주변 상부 절연 층(180_P) 상에 별도의 제2 마스크 층을 형성하고, 포토 공정 및 식각 공정을 수행하여 상부 콘택 홀(UH1) 및 주변 상부 콘택 홀(UH2)을 형성할 수 있다. 상부 콘택 홀(UH1)은 제1 상부 절연 층(180)을 관통하여 하부 플러그(LP1)의 상면을 노출시킬 수 있다. 주변 상부 콘택 홀(UH2)은 제1 주변 상부 절연 층(180_P)을 관통하여 주변 하부 플러그(LP2)의 상면을 노출시킬 수 있다.
도 10을 참조하면, 상부 콘택 홀(UH1) 및 주변 상부 콘택 홀(UH2) 상에 제2 배리어 물질 층(BM2) 및 제2 필링 물질 층(FM2)을 차례로 형성할 수 있다.
제2 배리어 물질 층(BM2)은 상부 콘택 홀(UH1)의 내측면과 하면 및 제1 상부 절연 층(180)의 상면을 균일한 두께로 덮을 수 있다. 제2 배리어 물질 층(BM2)은 주변 상부 콘택 홀(UH2)의 내측면과 하면 및 제1 주변 상부 절연 층(180_P)의 상면을 균일한 두께로 덮을 수 있다. 제2 필링 물질 층(FM2)은 제2 배리어 물질 층(BM2)을 덮으며, 상부 콘택 홀(UH1) 및 주변 상부 콘택 홀(UH2)을 채울 수 있다.
도 11을 참조하면, 평탄화 공정을 수행하여 제2 필링 물질 층(FM2)과 제2 배리어 물질 층(BM2)을 부분적으로 제거할 수 있다. 이로써, 상부 콘택 홀(UH1) 내에 상부 배리어 층(176) 및 상부 도전 층(178)을 포함하는 상부 플러그(UP1)가 형성될 수 있고, 주변 상부 콘택 홀(UH2) 내에 주변 상부 배리어 층(186) 및 주변 상부 도전 층(188)을 포함하는 주변 하부 플러그(LP2)가 형성될 수 있다. 콘택 구조물(MC1)을 하부 플러그(LP1)와 상부 플러그(UP1)를 포함하는 더블 필라 구조로 형성할 수 있고, 주변 콘택 구조물(MC2)을 주변 하부 플러그(LP2)와 주변 상부 플러그(UP2)를 포함하는 더블 필라 구조로 형성할 수 있다.
콘택 구조물이 더블 필라 구조를 채용할 경우, 콘택 구조물이 1 스택의 필라 구조인 경우와 비교할 때, 콘택 구조물의 휨 불량을 줄일 수 있고, 콘택 구조물의 사이즈 컨트롤이 용이하여 다른 상부 배선 및/또는 다른 하부 배선과의 이격 거리를 확보할 수 있어, 신뢰성 마진이 증가할 수 있다. 또한, 더블 패터닝 기술과 같은 멀티 패터닝 공정 또는 극자외선(EUV, extreme ultraviolet) 공정을 도입하지 않고도, 지속적인 스케일링 다운에 따른 포토 공정의 한계를 극복할 수 있다. 이로써, 현 포토 공정의 세대를 연장할 수 있어 반도체 장치 제조의 원가를 절감할 수 있다.
이후에, 제2 상부 절연 층(190), 제2 주변 상부 절연 층(190_P), 및 제1 배선 층들(M1)을 형성함으로써, 도 2 내지 도 3b의 반도체 장치(100)를 제조할 수 있다.
도 12는 예시적인 실시예들에 따른 집적회로 장치를 나타내는 레이아웃도이다.
도 13은 예시적인 실시예들에 따른 집적회로 장치를 나타내는 사시도이다.
도 14는 예시적인 실시예들에 따른 집적회로 장치의 단면도이다. 도 14는 도 12의 절단선 X1-X1' 및 Y1-Y1'을 따른 단면도이다.
도 12 내지 도 14를 참조하면, 집적회로 장치(200)는 기판(210), 복수의 제1 도전 라인(220), 채널층(230), 게이트 전극(240), 게이트 절연층(250), 및 정보 저장 구조물(280)을 포함할 수 있다. 집적회로 장치(200)는 수직 채널 트랜지스터(vertical channel transistor, VCT)를 포함하는 메모리 장치일 수 있다. 상기 수직 채널 트랜지스터는, 채널층(230)의 채널 길이가 기판(210)으로부터 수직 방향을 따라 연장되는 구조를 가리킬 수 있다.
기판(210) 상에는 하부 절연층(212)이 배치될 수 있고, 하부 절연층(212) 상에 복수의 제1 도전 라인(220)이 제1 방향(X 방향)으로 서로 이격되고 제2 방향(Y 방향)으로 연장될 수 있다. 하부 절연층(212) 상에는 복수의 제1 절연 패턴(222)이 복수의 제1 도전 라인(220) 사이의 공간을 채우도록 배치될 수 있다. 복수의 제1 절연 패턴(222)은 제2 방향(Y 방향)으로 연장될 수 있고, 복수의 제1 절연 패턴(222)의 상면은 복수의 제1 도전 라인(220)의 상면과 동일 레벨에 배치될 수 있다. 복수의 제1 도전 라인(220)은 집적회로 장치(200)의 비트 라인으로 기능할 수 있다.
예시적인 실시예들에서, 복수의 제1 도전 라인(220)은 도핑된 폴리실리콘, 금속, 도전성 금속 질화물, 도전성 금속 실리사이드, 도전성 금속 산화물, 또는 이들의 조합을 포함할 수 있다. 예를 들면, 복수의 제1 도전 라인(220)은 도핑된 폴리실리콘, Al, Cu, Ti, Ta, Ru, W, Mo, Pt, Ni, Co, TiN, TaN, WN, NbN, TiAl, TiAlN, TiSi, TiSiN, TaSi, TaSiN, RuTiN, NiSi, CoSi, IrOx, RuOx, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 복수의 제1 도전 라인(220)은 전술한 물질들의 단일층 또는 다중층을 포함할 수 있다. 예시적인 실시예들에서, 복수의 제1 도전 라인(220)은 2차원 반도체 물질을 포함할 수 있고, 예를 들어, 상기 2차원 반도체 물질은 그래핀(graphene), 탄소 나노튜브(carbon nanotube) 또는 이들의 조합을 포함할 수 있다.
채널층(230)은 복수의 제1 도전 라인(220) 상에서 제1 방향(X 방향) 및 제2 방향(Y 방향)으로 이격되어 배치되는 매트릭스 형태로 배열될 수 있다. 채널층(230)은 제1 방향(X 방향)에 따른 제1 폭과 제3 방향(Z 방향)에 따른 제1 높이를 가질 수 있고, 제1 높이가 제1 폭보다 더 클 수 있다. 예를 들어, 상기 제1 높이는 상기 제1 폭의 약 2 내지 10배일 수 있으나, 이에 한정되는 것은 아니다. 채널층(230)의 바닥부는 제1 소스/드레인 영역(도시 생략)으로 기능하고, 채널층(230)의 상부(upper portion)는 제2 소스/드레인 영역(도시 생략)으로 기능하며, 상기 제1 및 제2 소스/드레인 영역 사이의 상기 채널층(230)의 일부분은 채널 영역(도시 생략)으로 기능할 수 있다.
예시적인 실시예들에서, 채널층(230)은 산화물 반도체를 포함할 수 있고, 예를 들어, 상기 산화물 반도체는 InxGayZnzO, InxGaySizO, InxSnyZnzO, InxZnyO, ZnxO, ZnxSnyO, ZnxOyN, ZrxZnySnzO, SnxO, HfxInyZnzO, GaxZnySnzO, AlxZnySnzO, YbxGayZnzO, InxGayO 또는 이들의 조합을 포함할 수 있다. 채널층(230)은 상기 산화물 반도체의 단일층 또는 다중층을 포함할 수 있다. 일부 예시들에서, 채널층(230)은 실리콘의 밴드갭 에너지보다 더 큰 밴드갭 에너지를 가질 수 있다. 예를 들어, 채널층(230)은 약 1.5 eV 내지 5.6 eV의 밴드갭 에너지를 가질 수 있다. 예를 들어, 채널층(230)은 약 2.0 eV 내지 4.0 eV의 밴드갭 에너지를 가질 때 최적의 채널 성능을 가질 수 있다. 예를 들어, 채널층(230)은 다결정 또는 비정질일 수 있으나, 이에 한정되는 것은 아니다. 예시적인 실시예들에서, 채널층(230)은 2차원 반도체 물질을 포함할 수 있고, 예를 들어, 상기 2차원 반도체 물질은 그래핀(graphene), 탄소 나노튜브(carbon nanotube) 또는 이들의 조합을 포함할 수 있다.
게이트 전극(240)은 채널층(230)의 양 측벽 상에서 제1 방향(X 방향)으로 연장될 수 있다. 게이트 전극(240)은 채널층(230)의 제1 측벽과 마주보는 제1 서브 게이트 전극(240P1)과, 채널층(230)의 제1 측벽에 반대되는 제2 측벽과 마주보는 제2 서브 게이트 전극(240P2)을 포함할 수 있다. 제1 서브 게이트 전극(240P1)과 제2 서브 게이트 전극(240P2) 사이에 하나의 채널층(230)이 배치됨에 따라 집적회로 장치(200)는 듀얼 게이트 트랜지스터 구조를 가질 수 있다. 그러나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니며, 제2 서브 게이트 전극(240P2)이 생략되고 채널층(230)의 제1 측벽과 마주보는 제1 서브 게이트 전극(240P1)만이 형성되어 싱글 게이트 트랜지스터 구조가 구현될 수도 있다.
게이트 전극(240)은 도핑된 폴리실리콘, 금속, 도전성 금속 질화물, 도전성 금속 실리사이드, 도전성 금속 산화물, 또는 이들의 조합을 포함할 수 있다. 예를 들면, 게이트 전극(240)은 도핑된 폴리실리콘, Al, Cu, Ti, Ta, Ru, W, Mo, Pt, Ni, Co, TiN, TaN, WN, NbN, TiAl, TiAlN, TiSi, TiSiN, TaSi, TaSiN, RuTiN, NiSi, CoSi, IrOx, RuOx, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
게이트 절연층(250)은 채널층(230)의 측벽을 둘러싸며, 채널층(230)과 게이트 전극(240) 사이에 개재될 수 있다. 예를 들어, 도 14에 도시된 것과 같이, 채널층(230)의 전체 측벽이 게이트 절연층(250)에 의해 둘러싸일 수 있고, 게이트 전극(240)의 측벽 일부분이 게이트 절연층(250)과 접촉할 수 있다. 다른 실시예들에서, 게이트 절연층(250)은 게이트 전극(240)의 연장 방향(즉, 제1 방향(X 방향))으로 연장되고, 채널층(230)의 측벽들 중 게이트 전극(240)과 마주보는 두 측벽들만이 게이트 절연층(250)과 접촉할 수도 있다.
예시적인 실시예들에서, 게이트 절연층(250)은 실리콘 산화막, 실리콘 산질화막, 실리콘 산화막보다 높은 유전 상수를 가지는 고유전막, 또는 이들의 조합으로 이루어질 수 있다. 상기 고유전막은 금속 산화물 또는 금속 산화질화물로 이루어질 수 있다. 예를 들면, 게이트 절연층(250)으로서 사용 가능한 고유전막은 HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, ZrO2, Al2O3, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
복수의 제1 절연 패턴(222) 상에는 복수의 제2 절연 패턴(232)이 제2 방향(Y 방향)을 따라 연장될 수 있고, 복수의 제2 절연 패턴(232) 중 인접한 2개의 제2 절연 패턴(232) 사이에 채널층(230)이 배치될 수 있다. 또한 인접한 2개의 제2 절연 패턴(232) 사이에서, 2개의 인접한 채널층(230) 사이의 공간에 제1 매립층(234) 및 제2 매립층(236)이 배치될 수 있다. 제1 매립층(234)은 2개의 인접한 채널층(230) 사이의 공간의 바닥부에 배치되고, 제2 매립층(236)은 제1 매립층(234) 상에서 2개의 인접한 채널층(230) 사이의 공간의 나머지를 채우도록 형성될 수 있다. 제2 매립층(236)의 상면은 채널층(230)의 상면과 동일한 레벨에 배치되며, 제2 매립층(236)은 게이트 전극(240)의 상면을 덮을 수 있다. 이와는 달리, 복수의 제2 절연 패턴(232)이 복수의 제1 절연 패턴(222)과 연속적인 물질층으로 형성되거나, 제2 매립층(236)이 제1 매립층(234)과 연속적인 물질층으로 형성될 수도 있다.
채널층(230) 상에는 스토리지 콘택(260)이 배치될 수 있다. 스토리지 콘택(260)은 채널층(230)과 수직 오버랩되도록 배치되고, 제1 방향(X 방향) 및 제2 방향(Y 방향)으로 이격되어 배치되는 매트릭스 형태로 배열될 수 있다. 스토리지 콘택(260)은 도핑된 폴리실리콘, Al, Cu, Ti, Ta, Ru, W, Mo, Pt, Ni, Co, TiN, TaN, WN, NbN, TiAl, TiAlN, TiSi, TiSiN, TaSi, TaSiN, RuTiN, NiSi, CoSi, IrOx, RuOx, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 상부 절연층(262)은 복수의 제2 절연 패턴(232)과 제2 매립층(236) 상에서 스토리지 콘택(260)의 측벽을 둘러쌀 수 있다.
상부 절연층(262) 상에는 식각 정지막(270)이 배치되고, 식각 정지막(270)상에 정보 저장 구조물(280)이 배치될 수 있다. 정보 저장 구조물(280)은 하부 전극(282), 유전체 층(284), 및 상부 전극(286)을 포함할 수 있다.
하부 전극(282)은 식각 정지막(270)을 관통하여 스토리지 콘택(260)의 상면에 전기적으로 연결될 수 있다. 하부 전극(282)은 제3 방향(Z 방향)으로 연장되는 필라 타입으로 형성될 수 있으나, 이에 한정되는 것은 아니다. 예시적인 실시예들에서, 하부 전극(282)은 스토리지 콘택(260)과 수직 오버랩되도록 배치되고, 제1 방향(X 방향) 및 제2 방향(Y 방향)으로 이격되어 배치되는 매트릭스 형태로 배열될 수 있다. 이와는 달리, 스토리지 콘택(260)과 하부 전극(282) 사이에 랜딩 패드(도시 생략)가 더 배치되어 하부 전극(282)은 육각형 형상으로 배열될 수도 있다.
도 12 내지 도 14의 수직 채널 트랜지스터(VCT)는, 도 1a의 기판(101)의 제1 영역(A1)에 배치될 수 있고, '제1 구조물'로 지칭될 수 있다. 도 12 내지 도 14의 집적회로 장치(200)는, 도 1a 내지 도 2에 도시된 제2 구조물(2)과 대응하는 구조물을 더 포함할 수 있다.
집적회로 장치(200)는 정보 저장 구조물(280) 상에 배치되는 콘택 구조물(도 2의 'MC1' 참고)을 더 포함할 수 있다. 집적회로 장치(200)는 제2 구조물(2)과 대응하는 구조물 상에 배치되는 주변 콘택 구조물(도 2의 'MC2' 참고)을 더 포함할 수 있다.
도 15는 예시적인 실시예들에 따른 집적회로 장치를 나타내는 레이아웃도이다.
도 16은 예시적인 실시예들에 따른 집적회로 장치를 나타내는 사시도이다.
도 15 및 도 16을 참조하면, 집적회로 장치(200A)는 기판(210A), 복수의 제1 도전 라인(220A), 채널 구조물(230A), 콘택 게이트 전극(240A), 복수의 제2 도전 라인(242A), 및 정보 저장 구조물(280)을 포함할 수 있다. 집적회로 장치(200A)는 수직 채널 트랜지스터(VCT)를 포함하는 메모리 장치일 수 있다.
기판(210A)에는 제1 소자 분리막(212A) 및 제2 소자 분리막(214A)에 의해 복수의 활성 영역(AC)이 정의될 수 있다. 채널 구조물(230A)은 각각의 활성 영역(AC) 내에 배치될 수 있으며, 채널 구조물(230A)은 각각 수직 방향으로 연장되는 제1 활성 필라(230A1) 및 제2 활성 필라(230A2)와, 제1 활성 필라(230A1)의 바닥부와 제2 활성 필라(230A2)의 바닥부에 연결되는 연결부(230L)를 포함할 수 있다. 연결부(230L) 내에 제1 소스/드레인 영역(SD1)이 배치될 수 있고, 제1 및 제2 활성 필라(230A1, 230A2)의 상측에 제2 소스/드레인 영역(SD2)이 배치될 수 있다. 제1 활성 필라(230A1) 및 제2 활성 필라(230A2)는 각각 독립적인 단위 메모리 셀을 구성할 수 있다.
복수의 제1 도전 라인(220A)은 복수의 활성 영역(AC) 각각과 교차하는 방향으로 연장될 수 있고, 예를 들어 제2 방향(Y 방향)으로 연장될 수 있다. 복수의 제1 도전 라인(220A) 중 하나의 제1 도전 라인(220A)은 제1 활성 필라(230A1) 및 제2 활성 필라(230A2) 사이에서 연결부(230L) 상에 배치될 수 있고, 상기 하나의 제1 도전 라인(220A)은 제1 소스/드레인 영역(SD1) 상에 배치될 수 있다. 상기 하나의 제1 도전 라인(220A)에 인접한 다른 하나의 제1 도전 라인(220A)은 두 개의 채널 구조물(230A) 사이에 배치될 수 있다. 복수의 제1 도전 라인(220A) 중 하나의 제1 도전 라인(220A)은, 상기 하나의 제1 도전 라인(220A) 양 측에 배치되는 제1 활성 필라(230A1)와 제2 활성 필라(230A2)가 구성하는 2개의 단위 메모리 셀들에 포함되는 공통 비트 라인으로 기능할 수 있다.
제2 방향(Y 방향)으로 인접한 2개의 채널 구조물(230A) 사이에는 하나의 콘택 게이트 전극(240A)이 배치될 수 있다. 예를 들어, 하나의 채널 구조물(230A)에 포함되는 제1 활성 필라(230A1)와 이에 인접한 채널 구조물(230A)의 제2 활성 필라(230A2) 사이에는 콘택 게이트 전극(240A)이 배치될 수 있고, 하나의 콘택 게이트 전극(240)은 그 양 측벽 상에 배치되는 제1 활성 필라(230A1)와 제2 활성 필라(230A2)에 의해 공유될 수 있다. 콘택 게이트 전극(240A)과 제1 활성 필라(230A1) 사이 및 콘택 게이트 전극(240A)과 제2 활성 필라(230A2) 사이에는 게이트 절연층(250A)이 배치될 수 있다. 복수의 제2 도전 라인(242A)은 콘택 게이트 전극(240A)의 상면 상에서 제1 방향(X 방향)으로 연장될 수 있다. 복수의 제2 도전 라인(242A)은 집적회로 장치(200A)의 워드 라인으로 기능할 수 있다.
채널 구조물(230A) 상에는 스토리지 콘택(260A)이 배치될 수 있다. 스토리지 콘택(260A)은 제2 소스/드레인 영역(SD2) 상에 배치될 수 있고, 스토리지 콘택(260A) 상에 정보 저장 구조물(280)이 배치될 수 있다.
도 15 및 도 16의 수직 채널 트랜지스터(VCT)는, 도 1a의 기판(101)의 제1 영역(A1)에 배치될 수 있고, '제1 구조물'로 지칭될 수 있다. 도 15 내지 도 16의 집적회로 장치(200A)는, 도 1a 내지 도 2에 도시된 제2 구조물(2)과 대응하는 구조물을 더 포함할 수 있다.
집적회로 장치(200A)는 정보 저장 구조물(280) 상에 배치되는 콘택 구조물(도 2의 'MC1' 참고)을 더 포함할 수 있다. 집적회로 장치(200A)는 제2 구조물(2)과 대응하는 구조물 상에 배치되는 주변 콘택 구조물(도 2의 'MC2' 참고)을 더 포함할 수 있다.
도 17은 예시적인 실시예들에 따른 반도체 장치의 셀 어레이를 나타내는 간략 회로도이다.
도 17을 참조하면, 예시적인 실시예들에 따른 반도체 장치의 셀 어레이는 복수의 서브 셀 어레이(SCA)를 포함할 수 있다. 복수의 서브 셀 어레이(SCA)는 X 방향을 따라 배열될 수 있다. 복수의 서브 셀 어레이(SCA)의 각각은 복수의 비트 라인(BL), 복수의 워드 라인(WL), 및 복수의 메모리 셀(MC)을 포함할 수 있다. 메모리 셀(MC)은 메모리 셀 트랜지스터(MCT) 및 정보 저장 요소(DSE)를 포함할 수 있다. 하나의 워드 라인(WL)과 하나의 비트 라인(BL) 사이에 하나의 메모리 셀(MC)이 배치될 수 있다. 반도체 장치의 셀 어레이는, DRAM(Dynamic Random Aceess Memory) 소자의 메모리 셀 어레이에 해당할 수 있다.
워드 라인들(WL)은 Y 방향으로 연장될 수 있다. 하나의 서브 셀 어레이(SCA) 내의 워드 라인들(WL)은 Z 방향에서 서로 이격될 수 있다. 비트 라인들(BL)은 Z 방향으로 연장될 수 있다. 하나의 서브 셀 어레이(SCA) 내의 비트 라인들(BL)은 Y 방향에서 서로 이격될 수 있다. 워드 라인들(WL) 및 비트 라인들(BL)은 각각 기판(도 18의 301) 상에 배치되고, 일 방향으로 연장되는 도전성 패턴들(예를 들면, 금속 라인)일 수 있다.
상기 메모리 셀 트랜지스터(MCT)는 게이트, 소스, 및 드레인을 포함할 수 있다. 상기 게이트는 워드 라인(WL)과 연결될 수 있고, 상기 소스는 비트 라인(BL)과 연결될 수 있고, 상기 드레인은 정보 저장 요소(DSE)와 연결될 수 있다. 정보 저장 요소(DSE)는 하부 및 상부 전극들과 유전체 층으로 이루어진 커패시터를 포함할 수 있다.
도 18는 예시적인 실시예들에 따른 반도체 장치를 나타내는 사시도이다.
도 19는 예시적인 실시예들에 따른 반도체 장치의 단면도이다. 도 19는 도 18에 반도체 장치와 대응하는 단면을 도시한다. 도 19에서는, 도 18을 참조하여 설명한 서로 인접하는 한 쌍의 서브 셀 어레이들의 구조가 도시된다.
도 18 및 도 19를 참조하면, 반도체 장치(300)는, 기판(301), 기판(301) 상의 하부 구조물(310), 기판(301) 상에 교대로 적층된 복수의 구조물(LS) 및 복수의 제1 절연 층(321), 및 서로 이격되는 복수의 제2 도전 패턴(350)을 포함할 수 있다. 복수의 구조물(LS)의 각각은, X 방향으로 연장되는 활성 층(330), 활성 층(330)과 교차하여 X 방향과 수직한 Y 방향으로 연장되는 제1 도전 패턴(340), 활성 층(330)과 제1 도전 패턴(340) 사이의 게이트 유전 층(342), 제1 도전 패턴(340)과 제2 도전 패턴(350) 사이의 게이트 캡핑 층(344), 정보 저장 구조물(DS)의 제1 전극(361), 및 제1 도전 패턴(340)과 제1 전극(361) 사이의 제2 절연 층(322)을 포함할 수 있다. 정보 저장 구조물(DS)은 제1 전극(361) 상의 유전체 층(365) 및 유전체 층(365) 상의 제2 전극(362)을 더 포함할 수 있다. X 방향과 Y 방향은 서로 수직하고, 기판(301)의 상면에 평행할 수 있다. Z 방향은 X 방향 및 Y 방향과 수직하고, 기판(301)의 상면에 수직할 수 있다.
하부 구조물(310)이 기판(301) 상에 배치될 수 있다. 복수의 구조물(LS)과 복수의 제1 절연 층(321)은 하부 구조물(310) 상에 적층될 수 있다. 하부 구조물(310)은 기판(301) 상의 소자 영역 및 상기 소자 영역을 덮는 절연 영역을 포함할 수 있다. 상기 절연 영역은 절연 물질, 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 및 실리콘 산탄화물 중 적어도 하나를 포함하는 절연 층들로 형성될 수 있다.
복수의 구조물(LS)과 복수의 제1 절연 층(321)은 기판(301) 상에 적층 구조물을 이룰 수 있다. 복수의 구조물(LS)은 복수의 제1 절연 층(321) 사이에 배치될 수 있으며, 복수의 제1 절연 층(321)에 의해 Z 방향에서 서로 이격될 수 있다. 제1 절연 층(321)은 X 방향을 따라 연장될 수 있으며, 단부가 제2 도전 패턴(350) 내로 연장될 수 있다. 제2 절연 층(322)은 제1 절연 층(321)과 활성 층(330)의 사이 및 제1 도전 패턴(340)과 정보 저장 구조물(DS)의 사이에 배치될 수 있다. 제1 절연 층(321) 및 제2 절연 층(322)은 각각 절연 물질, 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 및 실리콘 산탄화물 중 적어도 하나를 포함할 수 있다. 제1 절연 층(321)이 제2 절연 층(322)보다 수평하게 더 길게 연장될 수 있다. 제2 절연 층(322)의 두께가 제1 절연 층(321)의 두께보다 두꺼울 수 있다.
활성 층(330)은 기판(301) 상에 배치되며, X 방향으로 수평하게 연장될 수 있다. 활성 층(330)은 Z 방향에서 복수로 서로 이격되어 적층될 수 있고, Y 방향에서 복수개로 배열될 수 있다. Z 방향에서 복수개로 배열되는 활성 층(330)은 복수의 제1 절연 층(321) 사이에 배치될 수 있다. 활성 층(330)은 제1 도전 패턴(340)과 교차하며 X 방향으로 연장되는 라인 형태, 바(bar) 형태 또는 기둥 형태를 가질 수 있다. 활성 층(330)은 반도체 물질, 예를 들어, 실리콘, 저마늄, 또는 실리콘-저마늄을 포함할 수 있다.
활성 층(330)은 제1 불순물 영역(330a), 제2 불순물 영역(330b), 및 채널 영역(330c)을 포함할 수 있다. 제1 불순물 영역(330a)은 제2 도전 패턴(350)과 전기적으로 연결될 수 있다. 제2 불순물 영역(330b)은 정보 저장 구조물(DS)의 제1 전극(361)과 전기적으로 연결될 수 있다. 제2 불순물 영역(330b)의 X 방향에서 길이가 제1 불순물 영역(330a)의 X 방향에서 길이보다 길 수 있으나, 이에 한정되지는 않는다. 채널 영역(330c)은 제1 불순물 영역(330a)과 제2 불순물 영역(330b) 사이에 배치될 수 있다. 채널 영역(330c)은 제1 도전 패턴(340)과 오버랩할 수 있다.
제1 불순물 영역(330a)과 제2 불순물 영역(330b)은 활성 층(330)에 불순물들의 도핑 또는 이온 주입 공정을 수행함으로써 형성될 수 있다. 제1 불순물 영역(330a)과 제2 불순물 영역(330b)은 n형 또는 p형의 도전형을 가질 수 있다.
제1 불순물 영역(330a)의 일부는 도 1의 메모리 셀 트랜지스터(MCT)의 소스 영역에 대응할 수 있고, 제2 불순물 영역(330b)의 일부는 도 1의 메모리 셀 트랜지스터(MCT)의 드레인 영역에 대응할 수 있고, 채널 영역(330c)은 도 1의 메모리 셀 트랜지스터(MCT)의 채널에 대응할 수 있다. 제1 불순물 영역(330a)의 일부는 메모리 셀 트랜지스터(MCT)의 소스 영역을 제2 도전 패턴(350), 즉 비트 라인(BL)과 직접 연결하기 위한 제1 콘택 영역을 제공할 수 있고, 제2 불순물 영역(330b)의 일부는 메모리 셀 트랜지스터(MCT)의 드레인 영역을 정보 저장 요소(DSE), 즉 정보 저장 구조물(DS)과 직접 연결하기 위한 제2 콘택 영역을 제공할 수 있다.
다른 예에서, 활성 층들(130)은 산화물 반도체(oxide semiconductor), 예를 들어, 하프늄-실리콘 산화물(HSO), 하프늄-아연 산화물(HZO), 인듐-아연 산화물(IZO), 인듐-갈륨 산화물(IGO), 인듐-주석 산화물(ITO), 인듐-갈륨-아연 산화물(IGZO), 및 인듐-주석-아연 산화물(ITZO) 중 적어도 하나를 포함할 수 있다.
다른 예에서, 활성 층들(130)은 원자들이 소정의 결정 구조를 이루고 트랜지스터의 채널을 형성할 수 있는 이차원 물질(two-dimensional material, 2D material)을 포함할 수 있다. 상기 이차원 물질 층은 TMD 물질 층(Transition Metal Dichalcogenide material layer), 블랙 인 물질층(black phosphorous material layer) 및 hBN 물질 층(hexagonal Boron-Nitride material layer) 중 적어도 하나를 포함할 수 있다. 예를 들어, 상기 이차원 물질 층은 이차원 물질을 형성할 수 있는 BiOSe, Crl, WSe2, MoS2, TaS, WS, SnSe, ReS, β-SnTe, MnO, AsS, P(black), InSe, h-BN, GaSe, GaN, SrTiO, 맥신(MXene), 및 야누스 2D 물질(Janus 2D materials 중 적어도 하나를 포함할 수 있다.
다른 예에서, 구조물(LS)은, 활성 층(130)의 제1 영역(130a) 및 제2 영역(130b)과 각각 연결되며 활성 층(130)으로부터 성장된 에피택셜 층들을 더 포함할 수도 있다.
제1 도전 패턴(340)은 기판(301) 상에 배치되며, Y 방향으로 수평하게 연장될 수 있다. 제1 도전 패턴(340)은 Z 방향에서 복수개로 서로 이격되어 적층되고, X 방향에서 복수개로 배열될 수 있다. 제1 도전 패턴(340)은 활성 층(330)의 채널 영역(330c)과 제1 절연 층(321) 사이에 배치될 수 있다. 제1 도전 패턴(340)은 활성 층(330)의 상면(330US) 및 하면(330LS) 상에 배치될 수 있다. 제1 도전 패턴(340)은 제2 도전 패턴(350)과 교차하며 Y 방향으로 연장되는 라인 형태, 바 형태 또는 기둥 형태를 가질 수 있다. 도시되지 않았으나, 하나의 메모리 셀 내에서 Z 방향으로 적층되는 복수의 제1 도전 패턴(340)은 각각의 상면이 노출되는 콘택 영역을 제공하기 위해, Y 방향에서 서로 다른 길이로 연장될 수 있다.
제1 도전 패턴(340)은 도전 물질을 포함할 수 있으며, 상기 도전 물질은 도핑된 반도체 물질, 도전성 금속 질화물, 금속, 및 금속-반도체 화합물 중 적어도 하나를 포함할 수 있다. 제1 도전 패턴(340)은 도 17을 참조하여 설명한 워드 라인(WL)일 수 있으며, '게이트 전극'으로 지칭될 수도 있다.
게이트 유전 층(342)은 제1 도전 패턴(340)과 활성 층(330) 사이에 배치될 수 있다. 게이트 유전 층(342)은 인접하는 제1 절연 층들(321) 사이에서, 제2 절연 층(322)이 측면으로부터 식각되어 형성된 갭 영역의 내측 공간에 실질적으로 컨포멀한 두께를 갖도록 형성될 수 있다. 게이트 유전 층(342)은 실리콘 산화물, 실리콘 질화물 또는 고유전율(high-k) 물질을 포함할 수 있다.
게이트 캡핑 층(344)은 제1 도전 패턴(340)을 측면으로부터 일부 제거한 영역을 채우도록 배치될 수 있다. 예를 들어, 게이트 캡핑 층(344)은 측면이 제1 도전 패턴(340)의 측면과 접촉하고, 상면 및 하면은 게이트 유전 층(342)에 의해 덮일 수 있다. 게이트 캡핑 층(344)은 제1 도전 패턴(340)과 제2 도전 패턴(350)을 전기적으로 절연시킬 수 있다.
제2 도전 패턴(350)은 기판(301) 상에 Z 방향으로 수직하게 연장될 수 있다. 제2 도전 패턴(350)은 Y 방향에서 복수개로 배열될 수 있다. 제2 도전 패턴(350)은 활성 층(330)의 제1 불순물 영역(330a) 및 제1 단부면과 인접하게 배치될 수 있다. 제2 도전 패턴(350)은 제1 에피택셜 층(335a)의 경사진 측면들과 마주보는 경사진 내측면을 가질 수 있다. 하나의 제2 도전 패턴(350)에 Z 방향으로 적층되는 복수의 활성 층들(330)이 전기적으로 연결될 수 있다. 제2 도전 패턴(350)은 Z 방향으로 연장되는 라인 형태, 바 형태 또는 기둥 형태를 가질 수 있다. 도시되지 않았으나, 반도체 소자는 제2 도전 패턴(350) 상에 배치되어, 제2 도전 패턴(350)과 연결되고, X 방향으로 연장되는 상부 배선을 더 포함할 수 있다. 제2 도전 패턴(350)은 도핑된 반도체 물질, 도전성 금속 질화물, 금속, 및 금속-반도체 화합물 중 적어도 하나를 포함할 수 있다. 제2 도전 패턴(350)은 도 17을 참조하여 설명한 비트 라인(BL)일 수 있다.
정보 저장 구조물(DS)은 활성 층(330)의 제2 불순물 영역(330b) 및 제2 단부면과 인접하게 배치될 수 있다. 정보 저장 구조물(DS)은 활성 층(330)과 전기적으로 연결될 수 있다. 정보 저장 구조물(DS)은 제1 전극(361), 제1 전극(361) 상의 유전체 층(365), 및 유전체 층(365) 상의 제2 전극(362)을 포함할 수 있다. 정보 저장 구조물(DS)의 제1 전극(361)은 도 19에 도시된 것과 같이, 실린더(cylinder) 형상을 가질 수 있으나, 이에 한정되지 않으며, 실시예들에서, 필라(pillar)의 형태를 가질 수도 있을 것이다.
제1 전극(361)은 제2 절연 층(322)이 측면으로부터 식각되어 형성된 갭 영역의 내측 공간에 실질적으로 컨포멀한 두께를 갖도록 형성될 수 있다. 제1 전극(361)은 도전성 물질을 증착한 후, 제1 절연 층(321)의 측면 상의 부분을 제거하여 구조물들(LS) 별로 노드가 분리된 상태일 수 있다. 제1 전극(361)은 도핑된　반도체　물질, 도전성 금속 질화물, 금속, 및 도전성 금속 산화물 중 적어도 하나를 포함할 수 있다.
유전체 층(365)은 제1 전극(361)을 컨포멀하게 덮을 수 있다. 유전체 층(365)은 제1 전극(361)의 돌출된 부분(361p)을 덮으며, 제2 전극(362)을 향하여 돌출된 부분(365p)을 포함할 수 있다. 유전체 층(365)은 고유전체 물질이나 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 이들의 조합을 포함할 수 있다. 다만, 실시예들에 따라 유전체 층(365)은 Hf, Al, Zr, 및 La 중 적어도 하나를 포함하는 산화물, 질화물, 규화물, 산질화물, 또는 규화산질화물을 포함할 수도 있다.
제2 전극(362)은 유전체 층(365)을 덮을 수 있다. 제2 전극(362)은 실린더 형상을 갖는 제1 전극(361)의 내부 공간을 채울 수 있다. 제2 전극(362)은 도핑된 반도체 물질, 도전성 금속 질화물, 금속, 및 금속-반도체 화합물 중 적어도 하나를 포함할 수 있다.
도 17 내지 도 19의 반도체 장치의 셀 어레이는, 도 1a의 기판(101)의 제1 영역(A1)에 배치될 수 있고, 도 17 내지 도 19의 반도체 장치는 도 1a 내지 도 2에 도시된 제2 구조물(2)과 대응하는 구조물을 더 포함할 수 있다.
반도체 장치(300)는 정보 저장 구조물(DS) 상에 배치되는 콘택 구조물(도 2의 'MC1' 참고)을 더 포함할 수 있다. 반도체 장치(300)는 제2 구조물(2)과 대응하는 구조물 상에 배치되는 주변 콘택 구조물(도 2의 'MC2' 참고)을 더 포함할 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경과 실시예들의 조합이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100: 반도체 장치 105a, 105b: 불순물 영역
110: 소자 분리 층 115: 게이트 트렌치
120: 게이트 유전 층 125: 게이트 캡핑 층
141, 142, 143: 도전 패턴 146, 147, 148: 캡핑 패턴
150: 도전성 콘택 151: 펜스 절연 패턴
160: 제1 절연 패턴 162: 식각 정지 층
164: 하부 전극 165: 서포터 층
166: 유전체 층 168: 상부 전극
172: 하부 배리어 층 174: 하부 도전 층
176: 상부 배리어 층 178: 상부 도전 층
182: 주변 하부 배리어 층 184: 주변 하부 도전 층
186: 주변 상부 배리어 층 188: 주변 상부 도전 층
ACT: 활성 영역 BL: 비트 라인
LP1: 하부 플러그 LP2: 주변 하부 플러그
MC1: 콘택 구조물 MC2: 주변 콘택 구조물
UP1: 상부 플러그 UP2: 주변 상부 플러그
WL: 워드 라인

Claims (10)

  1. 기판 상에 배치되는 하부 전극들;
    상기 하부 전극들 상의 유전체 층;
    상기 유전체 층 상의 상부 전극;
    상기 상부 전극과 연결되는 콘택 구조물; 및
    상기 콘택 구조물 상의 배선 층을 포함하되,
    상기 콘택 구조물은 하부 플러그 및 상기 하부 플러그 상의 상부 플러그를 포함하고,
    상기 하부 플러그의 상면은 상기 상부 전극의 상면과 실질적으로 공면(coplanar)이고,
    상기 하부 플러그의 상기 상면의 제1 폭은, 상기 상부 플러그의 하면의 제2 폭보다 작고,
    상기 상부 플러그의 상기 하면은 상기 하부 플러그의 상기 상면과 접촉하는 반도체 장치.
  2. 제1 항에 있어서,
    상기 하부 플러그는 상기 상부 전극 내에 매립된 반도체 장치.
  3. 제1 항에 있어서,
    상기 하부 플러그는 하부 배리어 층 및 상기 하부 배리어 층 상의 하부 도전 층을 포함하고,
    상기 상부 플러그는 상부 배리어 층 및 상기 상부 배리어 층 상의 상부 도전 층을 포함하는 반도체 장치.
  4. 제3 항에 있어서,
    상기 상부 배리어 층은 상기 상부 전극의 상기 상면 및 상기 하부 도전 층의 상면 중 적어도 하나와 접촉하는 반도체 장치.
  5. 제1 항에 있어서,
    상기 기판은 셀 영역 및 주변 영역을 갖고,
    상기 주변 영역 상에 배치되는 회로 소자들;
    상기 회로 소자들 상에 배치되고, 상기 회로 소자들과 전기적으로 연결되는 회로 도전성 콘택; 및
    상기 회로 도전성 콘택 상의 주변 콘택 구조물을 더 포함하되,
    상기 주변 콘택 구조물은, 주변 하부 플러그 및 상기 주변 하부 플러그 상의 주변 상부 플러그를 포함하는 반도체 장치.
  6. 제5 항에 있어서,
    상기 주변 하부 플러그의 상면의 제3 폭은, 상기 주변 상부 플러그의 하면의 제4 폭보다 작고,
    상기 주변 상부 플러그의 상기 하면은 상기 주변 하부 플러그의 상기 상면과 접촉하는 반도체 장치.
  7. 셀 활성 영역;
    상기 셀 활성 영역의 제1 영역과 전기적으로 연결되는 비트 라인;
    상기 셀 활성 영역의 제2 영역과 전기적으로 연결되는 정보 저장 구조물, 상기 정보 저장 구조물은, 상기 셀 활성 영역 상의 하부 전극, 상기 하부 전극 상의 유전체 층, 및 상기 유전체 층 상의 상부 전극을 포함하고; 및
    상기 상부 전극과 연결되는 콘택 구조물을 포함하되,
    상기 콘택 구조물은 하부 플러그 및 상기 하부 플러그 상의 상부 플러그를 포함하고,
    상부 하부 플러그는 상기 상부 전극 내에 매립되고,
    상기 하부 플러그의 상면의 제1 폭은, 상기 상부 플러그의 하면의 제2 폭보다 작고,
    상기 상부 플러그의 상기 하면은 상기 하부 플러그의 상기 상면과 접촉하는 반도체 장치.
  8. 제7 항에 있어서,
    상기 하부 플러그는 하부 배리어 층 및 상기 하부 배리어 층 상의 하부 도전 층을 포함하고,
    상기 상부 플러그는 상부 배리어 층 및 상기 상부 배리어 층 상의 상부 도전 층을 포함하는 반도체 장치.
  9. 제8 항에 있어서,
    상기 하부 배리어 층의 상면 및 상기 하부 도전 층의 상면 중 적어도 하나는, 상기 상부 전극의 상면과 실질적으로 공면인 반도체 장치.
  10. 셀 영역 및 주변 영역을 갖는 기판;
    상기 셀 영역 상에 배치되는 제1 구조물;
    상기 제1 구조물 상의 정보 저장 구조물;
    상기 정보 저장 구조물 상의 콘택 구조물;
    상기 주변 영역 상에 배치되는 제2 구조물; 및
    상기 제2 구조물 상의 주변 콘택 구조물을 포함하되,
    상기 정보 저장 구조물은 하부 전극, 상기 하부 전극 상의 유전체 층, 및 상기 유전체 층 상의 상부 전극을 포함하고,
    상기 콘택 구조물은 상기 상부 전극에 매립된 하부 플러그 및 상기 하부 플러그 상의 상부 플러그를 포함하고,
    상기 하부 플러그의 상면은 상기 상부 전극의 상면과 실질적으로 공면(coplanar)이고,
    상기 하부 플러그의 상기 상면의 제1 폭은, 상기 상부 플러그의 하면의 제2 폭보다 작고,
    상기 주변 콘택 구조물은, 주변 하부 플러그 및 상기 주변 하부 플러그 상의 주변 상부 플러그를 포함하는 반도체 장치.



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