CN114203715A - 三维半导体存储器件 - Google Patents

三维半导体存储器件 Download PDF

Info

Publication number
CN114203715A
CN114203715A CN202111060160.1A CN202111060160A CN114203715A CN 114203715 A CN114203715 A CN 114203715A CN 202111060160 A CN202111060160 A CN 202111060160A CN 114203715 A CN114203715 A CN 114203715A
Authority
CN
China
Prior art keywords
pattern
interlayer insulating
semiconductor
protective
recess region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202111060160.1A
Other languages
English (en)
Inventor
慎重赞
姜秉茂
韩相然
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN114203715A publication Critical patent/CN114203715A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/41—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region of a memory region comprising a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4097—Bit-line organisation, e.g. bit-line layout, folded bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

公开了一种三维(3D)半导体存储器件，其包括：堆叠结构，在半导体衬底上彼此间隔开，其中每个堆叠结构包括交替地堆叠在半导体衬底上的层间绝缘层和半导体图案；导电图案，提供在彼此垂直相邻的层间绝缘层之间，并连接到半导体图案；以及保护结构，在堆叠结构之间覆盖半导体衬底的顶表面，其中保护结构的顶表面位于层间绝缘层中的最下面的层间绝缘层的顶表面和底表面之间。

Description

三维半导体存储器件
技术领域
发明构思的实施方式涉及三维(3D)半导体存储器件和制造其的方法，更具体地，涉及具有提高的可靠性和集成密度的3D半导体存储器件和制造其的方法。
背景技术
诸如半导体存储器的半导体器件已经高度集成，以提供提高的性能和低的制造成本。半导体器件的集成密度可以降低半导体器件的成本，从而导致对高度集成的半导体器件的需求。二维(2D)或平面半导体器件的集成密度可以由单位存储单元所占据的面积决定。因此，2D或平面半导体器件的集成密度可极大地受到形成精细图案的技术影响。然而，因为需要极其昂贵的装置来形成精细图案，所以2D半导体器件的集成密度持续增大，但是仍然有限。因此，已经开发了包括三维排列的存储单元的三维(3D)半导体存储器件。
发明内容
发明构思的实施方式提供了一种三维(3D)半导体存储器件，其包括：堆叠结构，在半导体衬底上彼此间隔开，其中每个堆叠结构包括交替地堆叠在半导体衬底上的层间绝缘层和半导体图案；导电图案，提供在彼此垂直相邻的层间绝缘层之间，并连接到半导体图案；以及保护结构，在堆叠结构之间覆盖半导体衬底的顶表面，其中保护结构的顶表面位于层间绝缘层中的最下面的层间绝缘层的顶表面和底表面之间。
发明构思的实施方式提供了一种3D半导体存储器件，其包括：半导体衬底，包括在第一方向上延伸并在不同于第一方向的第二方向上彼此间隔开的第一凹陷区域和第二凹陷区域；堆叠结构，在平面图中设置在第一凹陷区域和第二凹陷区域之间，并包括交替地堆叠在半导体衬底上的层间绝缘层和半导体图案；第一导电图案，在垂直于半导体衬底的顶表面的第三方向上延伸，并与堆叠结构交叉；第二导电图案，提供在彼此垂直相邻的层间绝缘层之间，第二导电图案在第一方向上跨越半导体图案的第一端部；数据存储元件，提供在彼此垂直相邻的层间绝缘层之间，并连接到半导体图案的第二端部，第二端部与第一端部相反；第一保护结构，设置在第一凹陷区域中；以及第二保护结构，设置在第二凹陷区域中。
发明构思的实施方式提供了一种3D半导体存储器件，其包括：半导体衬底，包括在第一方向上延伸并在不同于第一方向的第二方向上彼此间隔开的第一凹陷区域和第二凹陷区域；堆叠结构，在平面图中设置在第一凹陷区域和第二凹陷区域之间，并在第一方向上彼此间隔开，其中每个堆叠结构包括交替地堆叠在半导体衬底上的层间绝缘层和半导体图案；字线，在垂直于半导体衬底的顶表面的第三方向上延伸，并分别与堆叠结构交叉；位线，提供在彼此垂直相邻的层间绝缘层之间，并与半导体图案的第一端部接触，其中位线在第一方向上延伸；存储电极，提供在彼此垂直相邻的层间绝缘层之间，并与半导体图案的第二端部接触，第二端部与第一端部相反；第一保护结构，设置在第一凹陷区域中；填充绝缘图案，覆盖位线的侧壁和层间绝缘层的侧壁，并设置在第一保护结构上；第二保护结构，设置在第二凹陷区域中；板电极，覆盖存储电极并设置在第二保护结构上；以及电介质层，在板电极和存储电极之间，其中第一保护结构和第二保护结构中的每个包括覆盖层间绝缘层中的最下面的层间绝缘层的侧壁的第一保护图案、以及第二保护图案，其中第一保护结构的第二保护图案设置在第一保护结构的第一保护图案和第一凹陷区域的侧壁之间并覆盖第一凹陷区域的底表面，第二保护结构的第二保护图案设置在第二保护结构的第一保护图案和第二凹陷区域的侧壁之间并覆盖第二凹陷区域的底表面，其中第一保护结构的最上表面和第二保护结构的最上表面位于最下面的层间绝缘层的顶表面和底表面之间。
发明构思的实施方式提供了一种制造3D半导体存储器件的方法，该方法包括：通过在半导体衬底上交替地堆叠牺牲层和半导体层来形成初步堆叠结构；通过图案化初步堆叠结构来形成暴露半导体衬底的顶表面的开口，其中开口的形成包括通过使由开口暴露的半导体衬底的顶表面凹入而形成凹陷区域；用层间绝缘层替换由开口暴露的牺牲层；形成覆盖凹陷区域的表面的保护图案；通过蚀刻由开口暴露的半导体层的部分而在层间绝缘层之间形成水平凹陷区域；以及在水平凹陷区域中形成导电图案，其中水平凹陷区域的形成包括执行相对于层间绝缘层和保护图案具有蚀刻选择性的各向同性蚀刻工艺。
附图说明
通过参照附图和伴随的详细描述来详细描述发明构思的实施方式，发明构思将变得更加明显。
图1A和图1B是示出根据发明构思的实施方式的三维(3D)半导体存储器件的单元阵列的示意性电路图。
图2是示出根据发明构思的实施方式的3D半导体存储器件的透视图。
图3是示出根据发明构思的实施方式的3D半导体存储器件的平面图。
图4是沿着图3的线A-A'、B-B'和C-C'截取以示出根据发明构思的实施方式的3D半导体存储器件的截面图。
图5A和图5C是图4的部分“P1”的放大图，图5B是图4的部分“P2”的放大图。
图6A、图7A、图8A、图9A、图10A、图11A、图12A、图13A和图14A是示出根据发明构思的实施方式的制造3D半导体存储器件的方法的平面图。
图6B、图7B、图8B、图9B、图10B、图11B、图12B、图13B和图14B是分别沿着图6A至图14A的线A-A'、B-B'和C-C'截取以示出根据发明构思的实施方式的制造3D半导体存储器件的方法的截面图。
图15、图16、图17、图18、图19、图20、图21、图22、图23、图24、图25、图26、图27、图28、图29和图30是示出根据发明构思的实施方式的形成3D半导体存储器件的保护结构的方法的视图。
具体实施方式
在下文中，将参照附图更全面地描述发明构思的实施方式。贯穿说明书，相同的附图标记可以指代相同的元件。
图1A和图1B是示出根据发明构思的实施方式的三维(3D)半导体存储器件的单元阵列的示意性电路图。
参照图1A和图1B，存储单元阵列可以包括三维排列的多个存储单元MC。每个存储单元MC可以连接在彼此交叉的字线WL和位线BL之间。
参照图1A，位线BL可以在第一方向D1上平行地延伸，并且可以在与第一方向D1交叉的第二方向D2以及与第一方向D1和第二方向D2交叉的第三方向D3上彼此间隔开。字线WL可以在第三方向D3上平行地延伸，并且可以在第一方向D1和第二方向D2上彼此间隔开。
或者，参照图1B，字线WL可以在第一方向D1上平行地延伸，并且可以在第二方向D2和第三方向D3上彼此间隔开。位线BL可以在第三方向D3上平行地延伸，并且可以在第一方向D1和第二方向D2上彼此间隔开。
参照图1A和图1B，每个存储单元MC可以包括选择元件SW和数据存储元件DS，并且选择元件SW和数据存储元件DS可以彼此串联电连接。选择元件SW可以连接在位线BL和数据存储元件DS之间，并且选择元件SW可以连接在数据存储元件DS和字线WL之间。选择元件SW可以是场效应晶体管(FET)，数据存储元件DS可以是电容器、磁隧道结(MTJ)图案或可变电阻器。例如，选择元件SW可以包括晶体管，晶体管的栅电极可以连接到字线WL，晶体管的漏极/源极端子可以分别连接到位线BL和数据存储元件DS。
图2是示出根据发明构思的实施方式的3D半导体存储器件的透视图。
参照图2，第一导电线(或第一导电图案)和与第一导电线交叉的第二导电线(或第二导电图案)可以提供在半导体衬底1上。在发明构思的一些实施方式中，第一导电线可以是位线BL，第二导电线可以是字线WL1和WL2。在发明构思的某些实施方式中，第一导电线可以是字线WL1和WL2，第二导电线可以是位线BL。
半导体衬底1可以包括半导体材料。例如，半导体衬底1可以是硅衬底、锗衬底或硅锗衬底。
位线BL可以与字线WL1和WL2交叉。位线BL可以在平行于半导体衬底1的顶表面的第一方向D1上彼此平行地延伸，字线WL1和WL2可以在垂直于半导体衬底1的顶表面的第三方向D3上彼此平行地延伸。
位线BL以及字线WL1和WL2可以包括掺杂的半导体材料(例如，掺杂的硅或掺杂的锗)、导电的金属氮化物(例如，钛氮化物或钽氮化物)、金属(例如，钨、钛或钽)和金属半导体化合物(例如，钨硅化物、钴硅化物或钛硅化物)中的至少一种。
存储单元可以分别提供在位线BL与字线WL1和WL2的交叉点处。如上所述，每个存储单元可以包括选择元件SW和数据存储元件DS。换句话说，每个存储单元可以包括晶体管和电容器。
选择元件SW可以包括半导体图案SP。半导体图案SP可以具有在第二方向D2上拥有长轴的条形状。换句话说，半导体图案SP可以在第二方向D2上纵向地延伸。半导体图案SP可以包括第一源极/漏极区SD1和第二源极/漏极区SD2以及在第一源极/漏极区SD1和第二源极/漏极区SD2之间的沟道区CH。
存储单元的半导体图案SP可以在第三方向D3上堆叠，并且可以在第一方向D1和第二方向D2上彼此间隔开。换句话说，半导体图案SP可以在半导体衬底1上三维地排列。
半导体图案SP可以包括硅和锗中的至少一种。每个半导体图案SP的第一端部和第二端部可以掺有掺杂剂。或者，半导体图案SP可以包括氧化物半导体材料。例如，氧化物半导体材料可以包括铟(In)、镓(Ga)、锌(Zn)和锡(Sn)中的至少一种。氧化物半导体材料可以是包括铟(In)、镓(Ga)和锌(Zn)的铟镓锌氧化物(IGZO)。
在发明构思的一些实施方式中，每条位线BL可以连接到在第一方向D1上排列的半导体图案SP的第一源极/漏极区SD1。位线BL可以在垂直于半导体衬底1的顶表面的第三方向D3上堆叠。
数据存储元件DS可以连接到每个半导体图案SP的第二源极/漏极区SD2。数据存储元件DS可以提供在与其对应的半导体图案SP基本相同的高度。在发明构思的一些实施方式中，数据存储元件DS可以包括电容器，并且电容器的存储电极可以连接到每个半导体图案SP的第二端部。
成对的字线WL1和WL2可以设置在半导体衬底1上且每个半导体图案SP插置在其间。成对的字线WL1和WL2可以与在第三方向D3上堆叠的半导体图案SP的两个侧壁交叉。换句话说，成对的字线WL1和WL2可以布置于在第三方向D3上堆叠的半导体图案SP的相反侧。字线WL1和WL2可以与半导体图案SP的沟道区CH相邻。
栅极绝缘图案Gox可以设置在半导体图案SP的侧壁与字线WL1和WL2之间。栅极绝缘图案Gox可以包括高k电介质层、硅氧化物层、硅氮化物层和硅氮氧化物层中的至少一种。例如，高k电介质层可以包括铪氧化物、铪硅氧化物、镧氧化物、锆氧化物、锆硅氧化物、钽氧化物、钛氧化物、钡锶钛氧化物、钡钛氧化物、锶钛氧化物、锂氧化物、铝氧化物、铅钪钽氧化物和铅锌铌酸盐中的至少一种。
图3是示出根据发明构思的实施方式的3D半导体存储器件的平面图。图4是沿着图3的线A-A'、B-B'和C-C'截取以示出根据发明构思的实施方式的3D半导体存储器件的截面图。图5A和图5C是图4的部分“P1”的放大图，图5B是图4的部分“P2”的放大图。
参照图3和图4，堆叠结构ST可以设置在半导体衬底100上。每个堆叠结构ST可以包括交替堆叠的层间绝缘层ILD和半导体图案SP。堆叠结构ST可以在半导体衬底100上在第一方向D1和第二方向D2上彼此间隔开。
半导体衬底100可以包括半导体材料。例如，半导体衬底100可以是单晶硅衬底或绝缘体上硅(SOI)衬底。半导体图案SP可以包括与半导体衬底100相同的半导体材料。半导体图案SP可以包括多晶硅或单晶硅。每个层间绝缘层ILD可以包括硅氧化物层和硅氮化物层中的至少一种。
如上所述，在每个堆叠结构ST中，每个半导体图案SP可以具有在第二方向D2上拥有长轴的条形状。每个半导体图案SP可以包括彼此间隔开的第一源极/漏极区SD1和第二源极/漏极区SD2以及在第一源极/漏极区SD1和第二源极/漏极区SD2之间的沟道区CH。每个半导体图案SP可以具有在第一方向D1上彼此相反的第一侧壁和第二侧壁。
作为第二导电图案的字线WL1和WL2可以设置在半导体衬底100上。字线WL1和WL2可以在第三方向D3上延伸以与堆叠结构ST交叉。字线WL1和WL2可以与半导体图案SP的第一侧壁和第二侧壁交叉。字线WL1和WL2在第三方向D3上的长度可以基本上彼此相等。字线WL1和WL2可以在第一方向D1和第二方向D2上彼此间隔开，并且可以在第一方向D1和第二方向D2上排列。
字线可以包括第一字线WL1和第二字线WL2。第一字线WL1可以与半导体图案SP的第一侧壁相邻，第二字线WL2可以与半导体图案SP的第二侧壁相邻。第一字线WL1可以与第二字线WL2间隔开且沟道区CH插置在其间。
栅极绝缘图案Gox可以设置在堆叠结构ST与第一字线WL1和第二字线WL2中的每条之间。例如，栅极绝缘图案Gox可以接触第一字线WL1和第二字线WL2之间的沟道区CH。栅极绝缘图案Gox可以平行于第一字线WL1和第二字线WL2在第三方向D3上延伸。
栅极绝缘图案Gox可以具有均匀的厚度，并且栅极绝缘图案Gox的一部分可以设置在半导体衬底100的顶表面与第一字线WL1和第二字线WL2中的每条的底表面之间。第一字线WL1和第二字线WL2的底表面可以位于比堆叠结构ST的底表面低的高度。例如，第一字线WL1和第二字线WL2的底表面可以位于最下面的层间绝缘层ILD之下。
高k电介质图案、功函数调节图案、铁电图案和扩散阻挡图案中的至少一个可以设置在栅极绝缘图案Gox与第一字线WL1和第二字线WL2中的每条之间。高k电介质图案可以包括具有比硅氧化物的介电常数高的介电常数的材料，例如金属氧化物，诸如铪氧化物和/或铝氧化物。扩散阻挡图案可以包括金属氮化物，诸如钨氮化物、钛氮化物和/或钽氮化物。
作为第一导电图案的位线BL可以设置在半导体衬底100上。位线BL可以通过堆叠结构ST的层间绝缘层ILD在第三方向D3上彼此间隔开。换句话说，每条位线BL可以设置在彼此垂直相邻的层间绝缘层ILD之间或在最上面的层间绝缘层ILD和稍后将描述的上绝缘层TIL之间。位线BL可以与半导体图案SP的第一端部接触，并且可以连接到第一源极/漏极区SD1。此外，位线BL可以与层间绝缘层ILD接触。
作为数据存储元件的电容器CAP可以提供在半导体衬底100上。电容器CAP的存储电极SE可以与每个半导体图案SP的第二端部接触，并且可以连接到第二源极/漏极区SD2。例如，存储电极SE可以与半导体图案SP的和其相邻的第二端部直接接触。
存储电极SE可以提供在与半导体图案SP基本相同的高度。换句话说，存储电极SE可以在第三方向D3上堆叠，并且可以在第二方向D2上具有长轴。每个存储电极SE可以设置在彼此垂直相邻的层间绝缘层ILD之间或在最上面的层间绝缘层ILD和上绝缘层TIL之间。在发明构思的一些实施方式中，每个存储电极SE可以具有中空圆柱形状。在发明构思的某些实施方式中，每个存储电极SE可以具有在第二方向D2上拥有长轴的柱形状。存储电极SE可以包括金属材料、金属氮化物和金属硅化物中的至少一种。
电介质层CIL可以共形地覆盖存储电极SE的表面，并且板电极PE可以提供在电介质层CIL上。电介质层CIL可以包括金属氧化物(例如，铪氧化物、锆氧化物、铝氧化物、镧氧化物、钽氧化物或钛氧化物)和具有钙钛矿结构的电介质材料(例如，SrTiO3(STO)、(Ba,Sr)TiO3(BST)、BaTiO3、PZT或PLZT)中的至少一种。
板电极PE可以填充存储电极SE的其中形成电介质层CIL的内部。板电极PE可以覆盖在第二方向D2上彼此间隔开的存储电极SE。板电极PE可以在第一方向D1和第三方向D3上延伸。板电极PE的一部分可以被电介质层CIL和存储电极SE围绕。
半导体衬底100可以具有在沿第二方向D2彼此间隔开的位线BL之间的第一凹陷区域RC1。半导体衬底100可以在沿第二方向D2彼此间隔开的存储电极SE之间具有第二凹陷区域RC2。第一凹陷区域RC1和第二凹陷区域RC2可以在第一方向D1上平行地延伸。
第一保护结构PS1可以被提供为覆盖第一凹陷区域RC1的表面，第二保护结构PS2可以被提供为覆盖第二凹陷区域RC2的表面。第一保护结构PS1可以设置在第一凹陷区域RC1的底部，第二保护结构PS2可以设置在第二凹陷区域RC2的底部。板电极PE的一部分可以设置在第二保护结构PS2上。例如，第二保护结构PS2可以在第二凹陷区域RC2中设置在半导体衬底100和板电极PE的所述一部分之间。
第一保护结构PS1和第二保护结构PS2可以包括相对于半导体图案SP具有蚀刻选择性的绝缘材料。第一保护结构PS1和第二保护结构PS2可以包括与层间绝缘层ILD相同的绝缘材料。例如，第一保护结构PS1和第二保护结构PS2可以包括SiN、SiO、SiON、SiOC和金属氧化物中的至少一种。
第一保护结构PS1和第二保护结构PS2中的每个可以覆盖与半导体衬底100的顶表面接触的最下面的层间绝缘层ILD的侧壁。第一保护结构PS1和第二保护结构PS2可以具有位于层间绝缘层ILD中的最下面的层间绝缘层ILD的顶表面和底表面之间的高度的顶表面(或最上表面)。第一保护结构PS1和第二保护结构PS2可以具有圆化的或弯曲的顶表面。这些特征在图5A至图5C中详细示出。
第一保护结构PS1可以包括覆盖第一凹陷区域RC1的底表面的水平部分、以及覆盖第一凹陷区域RC1的侧壁和最下面的层间绝缘层ILD的侧壁的侧壁部分。这里，侧壁部分的厚度可以大于水平部分的厚度。换句话说，第一保护结构PS1可以在第一凹陷区域RC1的侧壁上比在第一凹陷区域RC1的底表面上厚。第一保护结构PS1的侧壁部分可以与最下面的位线BL相邻。
同样，第二保护结构PS2可以包括覆盖第二凹陷区域RC2的底表面的水平部分、以及覆盖第二凹陷区域RC2的侧壁和最下面的层间绝缘层ILD的侧壁的侧壁部分，并且侧壁部分的厚度可以大于水平部分的厚度。第二保护结构PS2的侧壁部分可以与最下面的存储电极SE相邻。
参照图5A，第一保护结构PS1可以包括第一保护图案227a和第二保护图案235a。第一保护图案227a和第二保护图案235a中的每个可以包括SiN、SiO、SiON、SiOC和金属氧化物中的至少一种。第一保护图案227a和第二保护图案235a可以包括相同的材料。
第一保护图案227a可以与第一凹陷区域RC1的侧壁间隔开，并且可以覆盖最下面的层间绝缘层ILD的侧壁。第一保护图案227a可以具有面对第一凹陷区域RC1的侧壁的内侧壁以及与内侧壁相反的外侧壁。
第二保护图案235a可以设置在第一保护图案227a和第一凹陷区域RC1的侧壁之间，并且可以覆盖第一凹陷区域RC1的表面。在第一保护图案227a和第一凹陷区域RC1的侧壁之间的第二保护图案235a可以接触最下面的层间绝缘层ILD的底部。第二保护图案235a可以与第一保护图案227a的内侧壁和外侧壁直接接触。
根据发明构思的在图5C中示出的实施方式，空的空间AG(例如，气隙或接缝)可以提供在第一保护图案227a的内侧壁和第一凹陷区域RC1的侧壁之间。空的空间AG的顶部和底部可以由最下面的层间绝缘层ILD的底部和第二保护图案235a限定。
根据发明构思的一些实施方式，第二保护结构PS2可以具有与第一保护结构PS1基本相同的特征。换句话说，第二保护结构PS2可以包括第三保护图案227b和第四保护图案235b，如图5B所示。
第三保护图案227b可以与第二凹陷区域RC2的侧壁间隔开，并且可以覆盖最下面的层间绝缘层ILD的侧壁。第三保护图案227b可以具有面对第二凹陷区域RC2的侧壁的内侧壁以及与内侧壁相反的外侧壁。
第四保护图案235b可以设置在第三保护图案227b和第二凹陷区域RC2的侧壁之间，并且可以覆盖第二凹陷区域RC2的表面。第四保护图案235b可以与第三保护图案227b的内侧壁和外侧壁直接接触。
返回参照图3和图4，第一填充绝缘图案117可以设置在第一字线WL1和第二字线WL2之间。第一填充绝缘图案117可以在第三方向D3上延伸，并且可以与半导体衬底100的顶表面接触。
第二填充绝缘图案120可以设置于在第一方向D1上彼此相邻的堆叠结构ST之间。第二填充绝缘图案120可以与半导体图案SP的第一源极/漏极区SD1和第二源极/漏极区SD2相邻。第二填充绝缘图案120可以设置于在第一方向D1上彼此相邻的数据存储元件(例如，电容器CAP的存储电极SE)之间。第二填充绝缘图案120可以在第三方向D3上延伸，并且可以与半导体衬底100接触。
第三填充绝缘图案130可以设置在第一保护结构PS1上，并且可以在第三方向D3上延伸以覆盖位线BL的侧壁。此外，第三填充绝缘图案130可以在第一方向D1上延伸。
第一填充绝缘图案117、第二填充绝缘图案120和第三填充绝缘图案130中的每个可以具有包括硅氧化物层、硅氮化物层和硅氮氧化物层中的至少一种的单层或多层结构。第三填充绝缘图案130可以包括与第一保护结构PS1的绝缘材料不同的绝缘材料。
图6A至图14A是示出根据发明构思的实施方式的制造3D半导体存储器件的方法的平面图。图6B至图14B是分别沿着图6A至图14A的线A-A'、B-B'和C-C'截取以示出根据发明构思的实施方式的制造3D半导体存储器件的方法的截面图。
参照图6A和图6B，可以在半导体衬底100上形成初步堆叠结构PST。初步堆叠结构PST可以包括交替堆叠的牺牲层10和半导体层20。
牺牲层10可以由相对于半导体层20具有蚀刻选择性的材料形成。例如，每个牺牲层10可以由硅锗层、硅氧化物层、硅氮化物层和硅氮氧化物层中的至少一种形成。例如，每个牺牲层10可以是硅锗层。当形成初步堆叠结构PST时，每个牺牲层10的厚度可以小于每个半导体层20的厚度。
例如，半导体层20可以包括硅锗或铟镓锌氧化物(IGZO)。在发明构思的一些实施方式中，半导体层20可以包括与半导体衬底100相同的半导体材料。例如，每个半导体层20可以是单晶硅层或多晶硅层。
可以在初步堆叠结构PST上形成覆盖最上面的半导体层20的上绝缘层TIL。上绝缘层TIL可以由相对于牺牲层10和半导体层20具有蚀刻选择性的绝缘材料形成。
接下来，可以图案化上绝缘层TIL和初步堆叠结构PST以形成暴露半导体衬底100的第一开口OP1。
第一开口OP1可以具有在第二方向D2上平行延伸的线形状，并且可以在第一方向D1和第二方向D2上彼此间隔开。
第一开口OP1的形成可以包括在上绝缘层TIL上形成具有与第一开口OP1对应的开口的掩模图案、以及通过使用掩模图案作为蚀刻掩模来各向异性地蚀刻上绝缘层TIL和初步堆叠结构PST。
第一开口OP1可以暴露半导体衬底100的顶表面，并且第一开口OP1下方的半导体衬底100的顶表面可以通过各向异性蚀刻工艺中的过蚀刻而凹入。换句话说，第一开口OP1中的半导体衬底100的顶表面可以在最下面的牺牲层10的底表面之下。
参照图7A和图7B，可以在每个第一开口OP1中形成初步栅极绝缘图案111和垂直导电图案113。
初步栅极绝缘图案111和垂直导电图案113的形成可以包括形成依次且共形地覆盖每个第一开口OP1的内表面的初步栅极绝缘层和垂直导电层、以及各向异性地蚀刻垂直导电层和初步栅极绝缘层以暴露第一开口OP1底部的半导体衬底100的顶表面。初步栅极绝缘图案111和垂直导电图案113在平面图中可以具有闭环形状，并且可以在每个第一开口OP1中限定贯通孔。初步栅极绝缘图案111和垂直导电图案113的厚度之和可以小于第一开口OP1的宽度的一半。
初步栅极绝缘层可以使用热氧化工艺、原子层沉积(ALD)工艺或化学气相沉积(CVD)工艺形成。垂直导电层可以使用ALD工艺或CVD工艺形成。初步栅极绝缘层可以包括高k电介质层、硅氧化物层、硅氮化物层、硅氮氧化物层或其组合。垂直导电层可以包括金属层和/或金属氮化物层。
随后，可以形成第一填充绝缘层115以填充其中形成初步栅极绝缘图案111和垂直导电图案113的每个第一开口OP1。第一填充绝缘层115可以包括使用玻璃上旋涂(SOG)技术形成的绝缘材料和硅氧化物层之一。
参照图8A和图8B，可以图案化初步栅极绝缘图案111、垂直导电图案113和第一填充绝缘层115，以在每个第一开口OP1中形成第一字线WL1和第二字线WL2、栅极绝缘图案Gox以及第一填充绝缘图案117。
例如，可以在初步堆叠结构PST上形成在第一方向D1上延伸以与第一开口OP1交叉的掩模图案。随后，可以各向异性地蚀刻初步栅极绝缘图案111、垂直导电图案113和第一填充绝缘层115的由掩模图案暴露的部分，以暴露半导体衬底100。因此，栅极绝缘图案Gox以及第一字线WL1和第二字线WL2可以局部地形成在每个第一开口OP1中。
栅极绝缘图案Gox可以在每个第一开口OP1中在第一方向D1上对称地形成。第一字线WL1和第二字线WL2可以在每个第一开口OP1中在第一方向D1上彼此间隔开且第一填充绝缘图案117插置在其间。栅极绝缘图案Gox可以设置在第一字线WL1和初步堆叠结构PST之间以及在第二字线WL2和初步堆叠结构PST之间。
在以上实施方式中，在用于形成第一字线WL1和第二字线WL2的各向异性蚀刻工艺中，初步栅极绝缘层111被部分地蚀刻。或者，初步栅极绝缘层111可以保留在第一开口OP1的内侧壁上。
在形成栅极绝缘图案Gox、第一字线WL1和第二字线WL2以及第一填充绝缘图案117之后，可以在每个第一开口OP1中形成第二填充绝缘图案120。
第二填充绝缘图案120可以填充具有第一字线WL1和第二字线WL2以及第一填充绝缘图案117的第一开口OP1，并且可以与半导体衬底100接触。换句话说，第二填充绝缘图案120可以填充稍后将形成的在第一方向D1上彼此相邻的半导体图案SP之间的空间。第二填充绝缘图案120可以包括使用玻璃上旋涂(SOG)技术形成的绝缘材料和硅氧化物层之一。
参照图9A和图9B，第二开口OP2可以被形成以穿透初步堆叠结构PST。第二开口OP2可以暴露牺牲层10的侧壁和半导体层20的侧壁。第二开口OP2可以在第一方向D1上延伸，并且可以与第一开口OP1间隔开。
第二开口OP2的形成可以包括在初步堆叠结构PST上形成具有与第二开口OP2对应的开口的掩模图案、以及使用掩模图案作为蚀刻掩模各向异性地蚀刻初步堆叠结构PST。第二开口OP2可以暴露半导体衬底100的顶表面，并且第二开口OP2下方的半导体衬底100的顶表面可以通过各向异性蚀刻工艺中的过蚀刻而凹入，以形成第一凹陷区域RC1。例如，第二开口OP2中的半导体衬底100的顶表面可以设置在最下面的牺牲层10的底表面之下。
接下来，可以用层间绝缘层ILD替换由第二开口OP2暴露的牺牲层10。稍后将参照图15至图19更详细地描述用层间绝缘层ILD替换牺牲层10的方法。
在形成层间绝缘层ILD之后，可以形成第一保护结构PS1以覆盖由第二开口OP2暴露的第一凹陷区域RC1的表面(例如，内表面)。第一保护结构PS1可以包括相对于半导体层20具有蚀刻选择性的绝缘材料。稍后将参照图19至图27更详细地描述形成第一保护结构PS1的方法。
参照图10A和图10B，通过选择性地去除半导体层20的由第二开口OP2暴露的部分，可以在层间绝缘层ILD之间以及在最上面的层间绝缘层ILD和上绝缘层TIL之间形成第一水平凹陷区域R1。
第一水平凹陷区域R1的形成可以包括通过执行相对于层间绝缘层ILD和第一保护结构PS1具有蚀刻选择性的蚀刻工艺来蚀刻半导体层20的所述部分。
每个第一水平凹陷区域R1可以形成在彼此垂直相邻的层间绝缘层ILD之间或在最上面的层间绝缘层ILD和上绝缘层TIL之间。第一水平凹陷区域R1可以在第一方向D1上延伸，并且可以暴露第二填充绝缘图案120的侧壁的部分和半导体层20的侧壁。
在第一水平凹陷区域R1的形成期间，半导体衬底100可以由第一保护结构PS1保护。例如，第一保护结构PS1可以在每个第二开口OP2中覆盖半导体衬底100。因此，可以防止西格玛(∑)形的底切区域通过半导体衬底100的一部分在各向同性地蚀刻半导体层20的工艺期间的蚀刻而在堆叠结构ST下方形成。
接下来，可以用掺杂剂对半导体层20的由第一水平凹陷区域R1暴露的部分进行掺杂。因此，可以在半导体层20中形成第一源极/漏极区SD1。
参照图11A和图11B，可以形成第一导电图案(例如，位线BL)以分别填充第一水平凹陷区域R1。
位线BL的形成可以包括沉积填充第二开口OP2的部分和第一水平凹陷区域R1的导电层、以及去除设置在第二开口OP2中的部分导电层同时留下第一水平凹陷区域R1中的部分导电层。导电层可以包括掺杂的硅、金属材料、金属氮化物和金属硅化物中的至少一种。例如，导电层可以包括钽氮化物或钨。
位线BL可以在第一方向D1上延伸，并且可以通过层间绝缘层ILD在第三方向D3上彼此分离。位线BL可以与半导体层20的第一源极/漏极区SD1接触。
在形成位线BL之后，可以形成第三填充绝缘图案130以填充第二开口OP2。第三填充绝缘图案130可以在第二方向D2上将位线BL彼此分隔开。换句话说，第三填充绝缘图案130可以在第二方向D2上设置在成对的位线BL之间。第三填充绝缘图案130的形成可以包括形成填充其中形成第一保护结构PS1的第二开口OP2的第三填充绝缘层、以及蚀刻第三填充绝缘层以暴露上绝缘层TIL的顶表面。第三填充绝缘图案130可以由硅氧化物层、硅氮化物层和硅氮氧化物层中的至少一种形成，并且第三填充绝缘层的蚀刻可以使用诸如化学机械抛光(CMP)技术或回蚀刻技术的平坦化技术来执行。第三填充绝缘图案130可以与第二开口OP2底部的第一保护结构PS1接触。
参照图12A和图12B，可以形成与第二填充绝缘图案120交叉并穿透初步堆叠结构PST的第三开口OP3。第三开口OP3可以形成在成对的第三填充绝缘图案130之间。第三开口OP3可以在第一方向D1上延伸，并且可以暴露第二填充绝缘图案120的侧壁、层间绝缘层ILD的侧壁和半导体层20的侧壁。
第三开口OP3的形成可以包括在初步堆叠结构PST上形成具有与第三开口OP3对应的开口的掩模图案、以及使用掩模图案作为蚀刻掩模来各向异性地蚀刻初步堆叠结构PST。第三开口OP3可以暴露半导体衬底100的顶表面，并且第三开口OP3下方的半导体衬底100的顶表面可以通过各向异性蚀刻工艺中的过蚀刻而凹入，以形成第二凹陷区域RC2。
接下来，可以形成第二保护结构PS2以覆盖由第三开口OP3暴露的第二凹陷区域RC2的表面(例如，内表面)。例如，第二保护结构PS2可以覆盖整个第二凹陷区域RC2。第二保护结构PS2可以包括相对于半导体层20具有蚀刻选择性的绝缘材料。稍后将参照图19至图27更详细地描述形成第二保护结构PS2的方法。
参照图13A和图13B，通过选择性地去除半导体层20的由第三开口OP3暴露的部分，可以在层间绝缘层ILD之间以及在最上面的层间绝缘层ILD和上绝缘层TIL之间形成第二水平凹陷区域R2。
第二水平凹陷区域R2的形成可以包括通过执行相对于第二填充绝缘图案120、层间绝缘层ILD和第二保护结构PS2具有蚀刻选择性的蚀刻工艺来各向同性地蚀刻半导体层20的部分。
每个第二水平凹陷区域R2可以形成于在第三方向D3上彼此相邻的层间绝缘层ILD之间或最上面的层间绝缘层ILD和上绝缘层TIL之间、以及在第一方向D1上彼此相邻的第二填充绝缘图案120之间。因为形成了第二水平凹陷区域R2，所以可以在半导体衬底100上形成在第三方向D3上堆叠的半导体图案SP。因此，其中交替地堆叠层间绝缘层ILD和半导体图案SP的堆叠结构ST可以形成在半导体衬底100上。
在第二水平凹陷区域R2的形成期间，半导体衬底100可以由第二保护结构PS2保护。这是因为第二保护结构PS2在第二凹陷区域RC2中覆盖半导体衬底100的顶部。因此，可以防止西格玛(∑)形的底切区域通过半导体衬底100的一部分在各向同性地蚀刻半导体层20的工艺期间的蚀刻而在堆叠结构ST下方形成。
接下来，可以用掺杂剂对半导体图案SP的由第二水平凹陷区域R2暴露的部分进行掺杂。因此，第二源极/漏极区SD2可以分别形成在半导体图案SP中。
参照图14A和图14B，可以分别在第二水平凹陷区域R2中局部地形成存储电极SE。
存储电极SE的形成可以包括沉积共形地覆盖第二水平凹陷区域R2的内表面和第三开口OP3的内表面的导电层、以及去除沉积在第三开口OP3的内表面上的部分导电层以分别在第二水平凹陷区域R2中留下导电图案。
存储电极SE可以在第一方向D1、第二方向D2和第三方向D3上彼此间隔开。存储电极SE可以与半导体图案SP的由第二水平凹陷区域R2暴露的侧壁接触。每个存储电极SE可以在第二水平凹陷区域R2的相应一个第二水平凹陷区域R2中限定空的空间。换句话说，每个存储电极SE可以具有在第二方向D2上拥有长轴的中空圆柱状形状。或者，每个存储电极SE可以具有在第二方向D2上拥有长轴的柱状形状。存储电极SE可以包括金属材料、金属氮化物和金属硅化物中的至少一种。
接下来，参照图3和图4，可以形成电介质层CIL以共形地覆盖其中形成存储电极SE的第二水平凹陷区域R2的内表面和第三开口OP3的内表面，并且可以形成板电极PE以填充第三开口OP3以及具有存储电极SE和电介质层CIL的第二水平凹陷区域R2。
图15至图30是示出根据发明构思的实施方式的形成3D半导体存储器件的保护结构的方法的视图。
参照图15，可以在半导体衬底100上形成其中交替且重复地堆叠牺牲层10和半导体层20的初步堆叠结构PST，如参照图6A和图6B所述。可以在初步堆叠结构PST的最上面的半导体层20上形成上绝缘层TIL。
接下来，开口OP可以被形成以穿透初步堆叠结构PST。开口OP可以暴露半导体衬底100。这里，开口OP可以对应于参照图9A和图9B描述的第二开口OP2或参照图12A和图12B描述的第三开口OP3。
开口OP的形成可以包括在初步堆叠结构PST上形成掩模图案、以及使用掩模图案作为蚀刻掩模各向异性地蚀刻初步堆叠结构PST，如上所述。半导体衬底100的顶表面可以通过用于形成开口OP的各向异性蚀刻工艺中的过蚀刻而凹入，从而形成凹陷区域RC。换句话说，凹陷区域RC的底表面可以位于比最下面的牺牲层10的底表面低的高度。这里，凹陷区域RC可以对应于参照图9B描述的第一凹陷区域RC1或参照图12B描述的第二凹陷区域RC2。
参照图16，可以去除由开口OP暴露的牺牲层10以形成初步绝缘区域HR1，每个初步绝缘区域HR1提供在彼此垂直相邻的半导体层20之间或在最下面的半导体层20和半导体衬底100之间。初步绝缘区域HR1可以在第二方向D2上纵向地延伸。
初步绝缘区域HR1的形成可以包括执行相对于半导体衬底100、半导体层20和上绝缘层TIL具有蚀刻选择性的蚀刻工艺。当去除了牺牲层10时，半导体层20可以在彼此垂直间隔开的同时由第二填充绝缘图案120以及第一字线WL1和第二字线WL2支撑，因此可以不塌陷。
初步绝缘区域HR1的垂直厚度，例如彼此相邻的半导体层20之间的垂直距离，可以基本上等于已被去除的牺牲层10的厚度。
参照图17，可以执行增大初步绝缘区域HR1的垂直厚度的扩展工艺。例如，扩展工艺可以包括各向同性地蚀刻由初步绝缘区域HR1暴露的半导体层20。换句话说，每个半导体层20的厚度可以通过扩展工艺减小。因此，每个绝缘区域HR2可以形成在彼此垂直相邻的半导体层20之间或在最下面的半导体层20和半导体衬底100之间。每个绝缘区域HR2可以比初步绝缘区域HR1厚。
由开口OP暴露的半导体衬底100也可以在半导体层20的各向同性蚀刻工艺中被蚀刻。因此，可以增大形成在半导体衬底100中的凹陷区域RC的深度。
参照图18，可以沉积绝缘层200以填充绝缘区域HR2。绝缘层200可以填充开口OP的至少一部分。绝缘层200可以包括硅氧化物层、硅氮化物层或硅氮氧化物层。在发明构思的一些实施方式中，绝缘层200可以包括与上绝缘层TIL相同的绝缘材料。
参照图19，可以去除形成在开口OP中的绝缘层200，以分别在绝缘区域HR2中局部地形成层间绝缘层ILD。每个层间绝缘层ILD可以具有比每个半导体层20的厚度小的厚度。层间绝缘层ILD的形成可以包括对绝缘层200执行各向同性蚀刻工艺以暴露半导体层20的侧壁。因此，可以去除半导体层20的侧壁上的绝缘层200，并且可以形成在第三方向D3上彼此分隔开的层间绝缘层ILD。
在形成层间绝缘层ILD之后，可以形成覆盖半导体层20的侧壁的侧壁氧化物层210a和覆盖凹陷区域RC的表面(例如，内表面)的保护氧化物层210b。侧壁氧化物层210a和保护氧化物层210b可以通过对由开口OP暴露的半导体层20和半导体衬底100执行氧化工艺来形成。换句话说，侧壁氧化物层210a和保护氧化物层210b可以由硅氧化物形成。由于氧化工艺，侧壁氧化物层210a可以选择性地形成在半导体层20的侧壁上，并且可以暴露层间绝缘层ILD的侧壁。
参照图20，可以在其中形成侧壁氧化物层210a和保护氧化物层210b的开口OP的内表面上共形地沉积第一保护层220。换句话说，第一保护层200可以覆盖开口OP的相对侧壁和开口OP的底部。第一保护层220可以由相对于侧壁氧化物层210a和保护氧化物层210b具有蚀刻选择性的绝缘材料形成。
参照图21，通过各向异性地蚀刻第一保护层220，可以形成保护间隔物225。保护间隔物225可以暴露形成在凹陷区域RC的底表面上的保护氧化物层210b。保护间隔物225可以覆盖层间绝缘层ILD的侧壁和形成在半导体层20的侧壁上的侧壁氧化物层210a。
参照图22，可以去除由保护间隔物225暴露的保护氧化物层210b，以暴露半导体衬底100。通过去除保护氧化物层210b，可以在凹陷区域RC的侧壁和保护间隔物225之间形成底切区域UC。例如，底切区域UC可以形成在凹陷区域RC的两侧。
保护氧化物层210b的去除可以包括执行相对于保护间隔物225具有蚀刻选择性的各向同性蚀刻工艺。
通过形成底切区域UC，保护间隔物225的下部可以与凹陷区域RC的侧壁和底表面间隔开。换句话说，保护间隔物225的下部可以具有从最下面的层间绝缘层ILD的侧壁向下突出的形状。底切区域UC可以对应于保护间隔物225的下部和凹陷区域RC的一侧之间的间隙。
参照图23，可以形成第二保护层230以填充底切区域UC并共形地覆盖保护间隔物225。第二保护层230可以包括与保护间隔物225相同的绝缘材料。第二保护层230可以使用ALD方法或CVD方法形成。
底切区域UC可以部分地或完全地用第二保护层230填充。换句话说，第二保护层230可以覆盖凹陷区域RC的表面，并且可以围绕保护间隔物225的下部。
随后，可以在第二保护层230上共形地沉积缓冲层240。缓冲层240可以部分地填充开口OP，并且可以覆盖堆叠结构ST的顶表面。缓冲层240可以包括相对于保护间隔物225和第二保护层230具有蚀刻选择性的材料。
随后，可以使用玻璃上旋涂(SOG)技术来形成填充具有缓冲层240的开口OP的牺牲层。例如，牺牲层可以包括氟化物硅酸盐玻璃(FSG)、SOG或东燃硅氮烷(Tonen silazene)(TOSZ)。在用牺牲层填充开口OP之后，可以对牺牲层执行退火工艺。
接下来，可以各向同性地蚀刻牺牲层的一部分，以形成填充开口OP的下部的牺牲图案255。牺牲图案255可以是在各向同性地蚀刻牺牲层之后保留的部分牺牲层。牺牲图案255的顶表面可以位于最下面的层间绝缘层ILD的顶表面和底表面之间的高度。
参照图24，可以各向同性地蚀刻由牺牲图案255暴露的缓冲层240，以形成缓冲图案245。缓冲图案245可以形成在开口OP的下部，并且可以覆盖牺牲图案255的底表面和侧壁。在缓冲层240的各向同性蚀刻工艺中，可以将缓冲图案245的顶表面控制为位于最下面的层间绝缘层ILD的顶表面和底表面之间的高度。然而，缓冲图案245的顶表面可以稍稍位于最下面的层间绝缘层ILD的顶表面之上，或稍稍位于最下面的层间绝缘层ILD的底表面之下。
参照图25，可以对由牺牲图案255和缓冲图案245暴露的第二保护层230和保护间隔物225执行各向同性蚀刻工艺。因此，侧壁氧化物层210a可以通过开口OP再次暴露。
在对第二保护层230和保护间隔物225执行各向同性蚀刻工艺之后，保护间隔物225的下部可以保留以形成为第一保护图案227，第二保护层230的下部可以保留以形成为第二保护图案235。第一保护图案227可以覆盖最下面的层间绝缘层ILD的侧壁，第二保护图案235可以覆盖凹陷区域RC的底表面和第一保护图案227的侧壁。
如上所述形成的第一保护图案227和第二保护图案235可以构成保护结构PS。保护结构PS可以对应于上述第一保护结构PS1或上述第二保护结构PS2。例如，保护结构PS可以对应于图5A和图5C所示的第一保护结构PS1或图5B所示的第二保护结构PS2。
参照图26和图27(图27是图26中的P3的放大图)，可以去除侧壁氧化物层210a和缓冲图案245，以暴露半导体层20的侧壁和第二保护图案235的表面。侧壁氧化物层210a和缓冲图案245可以通过执行相对于层间绝缘层ILD和第二保护图案235具有蚀刻选择性的各向同性蚀刻工艺而被蚀刻。
第一保护图案227和第二保护图案235可以通过各向同性蚀刻工艺而具有圆化的顶表面。例如，第一保护图案227和第二保护图案235可以通过各向同性蚀刻工艺而具有圆化的或倾斜的顶表面。第二保护图案235可以形成为围绕第一保护图案227的下部。例如，第一保护图案227的下部可以设置在第二保护图案235的开口中。
具体地，第一保护图案227可以具有面对凹陷区域RC的侧壁的内侧壁以及与内侧壁相反的外侧壁。第二保护图案235可以与第一保护图案227的内侧壁和外侧壁直接接触。在发明构思的某些实施方式中，第二保护图案235可以与第一保护图案227的内侧壁的一部分直接接触，并且气隙或空的空间可以形成在第一保护图案227的内侧壁和凹陷区域RC的侧壁之间。在发明构思的某些实施方式中，第二保护图案235的提供在第一保护图案227的内侧壁和凹陷区域RC的侧壁之间的部分可以包括接缝。
参照图28，可以选择性地去除由开口OP暴露的半导体层20的部分，以在层间绝缘层ILD之间以及在最上面的层间绝缘层ILD和上绝缘层TIL之间形成水平凹陷区域R。这里，水平凹陷区域R可以对应于图10B的第一水平凹陷区域R1或图13B的第二水平凹陷区域R2。
水平凹陷区域R的形成可以包括通过执行相对于层间绝缘层ILD和保护结构PS具有蚀刻选择性的各向同性蚀刻工艺而水平地蚀刻半导体层20的部分。
由于保护结构PS，在半导体层20的各向同性蚀刻工艺期间，半导体衬底100可以不被暴露。换句话说，可以防止半导体衬底100在半导体层20的各向同性蚀刻工艺期间被部分地蚀刻而导致堆叠结构ST下方的变形的轮廓。
参照图29，导电层260可以被形成以填充水平凹陷区域R，并且可以共形地覆盖开口OP的内表面。导电层260可以填充开口OP的至少一部分。
导电层260可以包括金属层和/或金属硅化物层。例如，金属层可以包括镍层、钴层、铂层、钛层、钽层和钨层中的至少一种。金属层可以使用ALD工艺或CVD工艺形成。
例如，金属硅化物层可以包括镍硅化物层、钴硅化物层、铂硅化物层、钛硅化物层、钽硅化物层和钨硅化物层中的至少一种。金属硅化物层可以形成在半导体层20的侧壁和金属层之间。
参照图30，导电图案265可以被形成以与层间绝缘层ILD之间以及最上面的层间绝缘层ILD和上绝缘层TIL之间的半导体层20接触。
可以各向同性地蚀刻导电层260以暴露层间绝缘层ILD的侧壁上保留的保护间隔物225，从而形成导电图案265。换句话说，导电图案265可以在第三方向D3上彼此分隔开。例如，导电图案265可以在第三方向D3上通过层间绝缘层ILD分隔开。此外，形成在保护结构PS上的导电层260可以在导电层260的各向同性蚀刻工艺中被完全去除。因此，可以防止可能由导电层260的留在保护结构PS和半导体衬底100的凹陷区域RC上的残留物引起的泄漏电流。
根据发明构思的实施方式，保护结构可以在形成于半导体衬底中的凹陷区域的表面上形成，因此可以防止半导体衬底在水平蚀刻半导体层的部分的工艺中暴露。因此，可以防止半导体衬底在半导体层的各向同性蚀刻工艺中被部分地蚀刻而导致堆叠结构下方的变形的轮廓。结果，可以防止在后续工艺中形成的导电层的残留物留在半导体衬底的凹陷区域中而导致泄漏电流。因此，发明构思的实施方式提供了能够提高可靠性和集成密度的3D半导体存储器件和制造其的方法。
虽然已经参照发明构思的实施方式描述了发明构思，但是对于本领域技术人员将明显的是，在不脱离发明构思的精神和范围的情况下，可以对其进行各种改变和修改。
本专利申请要求2020年9月18日在韩国知识产权局提交的第10-2020-0120674号韩国专利申请的优先权，该韩国专利申请的公开内容通过引用全文合并于此。

Claims (20)

1.一种三维(3D)半导体存储器件，包括：
堆叠结构，在半导体衬底上彼此间隔开，其中每个所述堆叠结构包括交替地堆叠在所述半导体衬底上的层间绝缘层和半导体图案；
导电图案，提供在彼此垂直相邻的所述层间绝缘层之间并连接到所述半导体图案；以及
保护结构，在所述堆叠结构之间覆盖所述半导体衬底的顶表面，
其中所述保护结构的顶表面位于所述层间绝缘层中的最下面的层间绝缘层的顶表面和底表面之间。
2.根据权利要求1所述的三维半导体存储器件，其中所述半导体衬底包括在所述堆叠结构之间的凹陷区域，
其中所述保护结构包括覆盖所述凹陷区域的底表面的水平部分、以及覆盖所述凹陷区域的侧壁和所述最下面的层间绝缘层的侧壁的侧壁部分，以及
其中所述侧壁部分的厚度大于所述水平部分的厚度。
3.根据权利要求2所述的三维半导体存储器件，其中所述保护结构的所述侧壁部分具有圆化的顶表面。
4.根据权利要求1所述的三维半导体存储器件，其中所述半导体衬底包括在所述堆叠结构之间的凹陷区域，
其中所述保护结构包括：
第一保护图案，与所述凹陷区域的侧壁间隔开，并覆盖所述最下面的层间绝缘层的侧壁；以及
第二保护图案，设置在所述凹陷区域的所述侧壁和所述第一保护图案之间，并覆盖所述凹陷区域的底表面。
5.根据权利要求4所述的三维半导体存储器件，其中所述最下面的层间绝缘层与所述半导体衬底的顶表面接触。
6.根据权利要求1所述的三维半导体存储器件，其中所述半导体图案包括与所述半导体衬底相同的半导体材料。
7.根据权利要求1所述的三维半导体存储器件，其中所述保护结构包括与所述层间绝缘层相同的绝缘材料。
8.根据权利要求1所述的三维半导体存储器件，其中每个所述层间绝缘层具有第一厚度，每个所述半导体图案具有大于所述第一厚度的第二厚度。
9.根据权利要求1所述的三维半导体存储器件，其中所述导电图案在平行于所述半导体衬底的顶表面的第一方向上延伸。
10.根据权利要求1所述的三维半导体存储器件，还包括：
覆盖所述导电图案的电介质层；以及
在所述电介质层上的板电极。
11.一种三维(3D)半导体存储器件，包括：
半导体衬底，包括在第一方向上延伸并在不同于所述第一方向的第二方向上彼此间隔开的第一凹陷区域和第二凹陷区域；
堆叠结构，在平面图中设置在所述第一凹陷区域和所述第二凹陷区域之间，并包括交替地堆叠在所述半导体衬底上的层间绝缘层和半导体图案；
第一导电图案，在垂直于所述半导体衬底的顶表面的第三方向上延伸，并与所述堆叠结构交叉；
第二导电图案，提供在彼此垂直相邻的所述层间绝缘层之间，所述第二导电图案在所述第一方向上跨越所述半导体图案的第一端部；
数据存储元件，提供在彼此垂直相邻的所述层间绝缘层之间，并连接到所述半导体图案的第二端部，所述第二端部与所述第一端部相反；
第一保护结构，设置在所述第一凹陷区域中；以及
第二保护结构，设置在所述第二凹陷区域中。
12.根据权利要求11所述的三维半导体存储器件，其中所述第一保护结构的最上表面和所述第二保护结构的最上表面位于所述层间绝缘层中的最下面的层间绝缘层的顶表面和底表面之间。
13.根据权利要求11所述的三维半导体存储器件，其中所述第一保护结构包括覆盖所述第一凹陷区域的底表面的水平部分、以及覆盖所述第一凹陷区域的侧壁和所述层间绝缘层中的最下面的层间绝缘层的侧壁的侧壁部分，
其中所述第二保护结构包括覆盖所述第二凹陷区域的底表面的水平部分、以及覆盖所述第二凹陷区域的侧壁和所述层间绝缘层中的所述最下面的层间绝缘层的另外的侧壁的侧壁部分，
其中所述第一保护结构的所述侧壁部分的厚度大于所述第一保护结构的所述水平部分的厚度，所述第二保护结构的所述侧壁部分的厚度大于所述第二保护结构的所述水平部分的厚度。
14.根据权利要求11所述的三维半导体存储器件，其中所述第一保护结构和所述第二保护结构中的每个包括：
第一保护图案，覆盖所述层间绝缘层中的最下面的层间绝缘层的侧壁；以及
覆盖所述第一保护图案的第二保护图案，其中所述第一保护结构的所述第二保护图案覆盖所述第一凹陷区域的底表面，所述第二保护结构的所述第二保护图案覆盖所述第二凹陷区域的底表面。
15.根据权利要求11所述的三维半导体存储器件，其中所述第一保护结构和所述第二保护结构包括与所述层间绝缘层相同的绝缘材料。
16.根据权利要求11所述的三维半导体存储器件，其中每个所述半导体图案包括在所述第二方向上彼此间隔开的第一源极/漏极区和第二源极/漏极区、以及在所述第一源极/漏极区和所述第二源极/漏极区之间的沟道区，以及
其中所述第一导电图案与所述半导体图案的所述沟道区相邻。
17.一种三维(3D)半导体存储器件，包括：
半导体衬底，包括在第一方向上延伸并在不同于所述第一方向的第二方向上彼此间隔开的第一凹陷区域和第二凹陷区域；
堆叠结构，在平面图中设置在所述第一凹陷区域和所述第二凹陷区域之间，并在所述第一方向上彼此间隔开，其中每个所述堆叠结构包括交替地堆叠在所述半导体衬底上的层间绝缘层和半导体图案；
字线，在垂直于所述半导体衬底的顶表面的第三方向上延伸并分别与所述堆叠结构交叉；
位线，提供在彼此垂直相邻的所述层间绝缘层之间，并与所述半导体图案的第一端部接触，其中所述位线在所述第一方向上延伸；
存储电极，提供在彼此垂直相邻的所述层间绝缘层之间，并与所述半导体图案的第二端部接触，所述第二端部与所述第一端部相反；
第一保护结构，设置在所述第一凹陷区域中；
填充绝缘图案，覆盖所述位线的侧壁和所述层间绝缘层的侧壁，并设置在所述第一保护结构上；
第二保护结构，设置在所述第二凹陷区域中；
板电极，覆盖所述存储电极并设置在所述第二保护结构上；以及
电介质层，在所述板电极和所述存储电极之间，
其中所述第一保护结构和所述第二保护结构中的每个包括：
第一保护图案，覆盖所述层间绝缘层中的最下面的层间绝缘层的侧壁；以及
第二保护图案，其中所述第一保护结构的所述第二保护图案设置在所述第一保护结构的所述第一保护图案和所述第一凹陷区域的侧壁之间并覆盖所述第一凹陷区域的底表面，所述第二保护结构的所述第二保护图案设置在所述第二保护结构的所述第一保护图案和所述第二凹陷区域的侧壁之间并覆盖所述第二凹陷区域的底表面，
其中所述第一保护结构的最上表面和所述第二保护结构的最上表面位于所述最下面的层间绝缘层的顶表面和底表面之间。
18.根据权利要求17所述的三维半导体存储器件，其中所述最下面的层间绝缘层与所述半导体衬底的所述顶表面接触，以及
其中所述第一保护结构和所述第二保护结构包括与所述层间绝缘层相同的绝缘材料。
19.根据权利要求17所述的三维半导体存储器件，其中所述第一保护结构的厚度在所述第一凹陷区域的所述侧壁上比在所述第一凹陷区域的所述底表面上大，以及
其中所述第二保护结构的厚度在所述第二凹陷区域的所述侧壁上比在所述第二凹陷区域的所述底表面上大。
20.根据权利要求17所述的三维半导体存储器件，其中每个所述层间绝缘层具有第一厚度，每个所述半导体图案具有大于所述第一厚度的第二厚度。
CN202111060160.1A 2020-09-18 2021-09-10 三维半导体存储器件 Pending CN114203715A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2020-0120674 2020-09-18
KR1020200120674A KR20220038218A (ko) 2020-09-18 2020-09-18 3차원 반도체 메모리 장치 및 그 제조 방법

Publications (1)

Publication Number Publication Date
CN114203715A true CN114203715A (zh) 2022-03-18

Family

ID=80473908

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202111060160.1A Pending CN114203715A (zh) 2020-09-18 2021-09-10 三维半导体存储器件

Country Status (5)

Country Link
US (1) US20220093626A1 (zh)
KR (1) KR20220038218A (zh)
CN (1) CN114203715A (zh)
DE (1) DE102021110431A1 (zh)
TW (1) TWI788826B (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116322041A (zh) * 2023-04-13 2023-06-23 北京超弦存储器研究院 存储器及其制造方法、电子设备
WO2023216392A1 (zh) * 2022-05-12 2023-11-16 长鑫存储技术有限公司 电容器堆叠结构及其形成方法
WO2024146048A1 (zh) * 2023-01-03 2024-07-11 长鑫存储技术有限公司 半导体结构及其制造方法、存储器

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI833380B (zh) * 2022-10-05 2024-02-21 南亞科技股份有限公司 形成半導體結構之方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000307084A (ja) * 1999-04-23 2000-11-02 Hitachi Ltd 半導体集積回路装置およびその製造方法
KR101735810B1 (ko) * 2010-08-20 2017-05-16 삼성전자주식회사 3차원 반도체 장치
KR101925012B1 (ko) * 2012-07-17 2018-12-05 에스케이하이닉스 주식회사 반도체 장치 및 그의 제조 방법
KR102059525B1 (ko) * 2013-03-19 2019-12-27 삼성전자주식회사 보호 패턴을 가진 수직 셀형 반도체 소자
US9047953B2 (en) * 2013-08-22 2015-06-02 Macronix International Co., Ltd. Memory device structure with page buffers in a page-buffer level separate from the array level
US9646975B2 (en) * 2015-09-21 2017-05-09 Sandisk Technologies Llc Lateral stack of cobalt and a cobalt-semiconductor alloy for control gate electrodes in a memory structure
US10121553B2 (en) * 2015-09-30 2018-11-06 Sunrise Memory Corporation Capacitive-coupled non-volatile thin-film transistor NOR strings in three-dimensional arrays
KR102333021B1 (ko) * 2017-04-24 2021-12-01 삼성전자주식회사 반도체 장치
KR102524614B1 (ko) * 2017-11-24 2023-04-24 삼성전자주식회사 반도체 메모리 소자
JP7234244B2 (ja) 2018-02-12 2023-03-07 コーニング インコーポレイテッド 細胞培養のための遠隔モニタリングシステム
US10854612B2 (en) * 2018-03-21 2020-12-01 Samsung Electronics Co., Ltd. Semiconductor device including active region with variable atomic concentration of oxide semiconductor material and method of forming the same
KR102650525B1 (ko) * 2018-08-03 2024-03-25 삼성전자주식회사 반도체 메모리 소자
KR20210106288A (ko) * 2020-02-20 2021-08-30 에스케이하이닉스 주식회사 반도체 장치 및 반도체 장치의 제조 방법

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023216392A1 (zh) * 2022-05-12 2023-11-16 长鑫存储技术有限公司 电容器堆叠结构及其形成方法
WO2024146048A1 (zh) * 2023-01-03 2024-07-11 长鑫存储技术有限公司 半导体结构及其制造方法、存储器
CN116322041A (zh) * 2023-04-13 2023-06-23 北京超弦存储器研究院 存储器及其制造方法、电子设备
CN116322041B (zh) * 2023-04-13 2023-11-24 北京超弦存储器研究院 存储器及其制造方法、电子设备

Also Published As

Publication number Publication date
KR20220038218A (ko) 2022-03-28
DE102021110431A1 (de) 2022-03-24
TWI788826B (zh) 2023-01-01
US20220093626A1 (en) 2022-03-24
TW202213716A (zh) 2022-04-01

Similar Documents

Publication Publication Date Title
KR102634947B1 (ko) 수직형 메모리 장치 및 그 제조 방법
US11502084B2 (en) Three-dimensional semiconductor memory device
CN107393918B (zh) 半导体存储器件和形成半导体存储器件的方法
TWI788826B (zh) 三維半導體記憶元件
US20220216239A1 (en) Semiconductor memory device
US11563005B2 (en) Three-dimensional semiconductor device with a bit line perpendicular to a substrate
CN111146207B (zh) 三维半导体存储器件
EP3933921B1 (en) Semiconductor structure, method for forming same, and memory
KR20170043979A (ko) 3차원 반도체 메모리 장치
CN113594175A (zh) 铁电随机存取存储器器件及其形成方法
CN114141862A (zh) 存储器件及其制造方法
CN113299660A (zh) 三维存储器器件及其制造方法
CN112750831A (zh) 半导体存储器装置
US11770926B2 (en) Semiconductor devices including an edge insulating layer
TWI854190B (zh) 具有虛設閘極結構的半導體裝置
US20220344341A1 (en) Semiconductor devices having air gaps
CN219437502U (zh) 半导体器件
US20220406786A1 (en) Semiconductor devices having dummy gate structures
EP4451821A1 (en) Semiconductor memory device
CN117412588A (zh) 半导体器件
KR20240143686A (ko) 집적회로 소자 및 그 제조 방법
TW202215642A (zh) 積體電路裝置
CN116801613A (zh) 半导体器件及其制作方法
KR20230159337A (ko) 반도체 장치 및 그의 제조 방법
CN117881184A (zh) 半导体器件

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination