KR100948477B1 - 반도체 소자 제조 방법 - Google Patents
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Abstract
고 전압 영역 및 저 전압 영역이 정의된 반도체 기판 상에 패드 산화막 및 패드 질화막을 형성하는 단계; 상기 고전압 영역의 상기 패드 질화막을 제거하는 단계; 상기 고 전압영역의 상기 반도체 기판의 상부 및 내측에 희생 산화막을 성장시키는 단계; 상기 희생 산화막을 제거하여 상기 반도체 기판상에 리세스가 형성되는 단계; 상기 리세스 및 리세스 하부의 반도체 기판내에 고 전압용 산화막이 형성되는 단계; 잔류된 상기 패드 질화막 및 패드 산화막을 순차로 제거하고 터널 산화막을 형성하는 단계를 포함하여 이루어 진 반도체 소자 제조 방법이 개시된다.
고 전압용 산화막, 리세스, 희생 산화막
Description
도 1a 내지 도 1h는 본 발명에 따른 반도체 소자 제조 방법을 설명하기 위한 단면도이다.
*도면의 주요 부분에 대한 부호의 설명
10: 반도체 기판 20: 패드 산화막
30: 패드 질화막 50: 희생 산화막
60: 리세스 70: 고 전압용 산화막
80: 터널 산화막 100: 고 전압 영역
200: 저 전압 영역
본 발명은 반도체 소자 제조 방법에 관한 것으로, 특히 고전압 트랜지스터와 저전압 트랜지스터를 형성할 수 있는 반도체 소자 제조 방법에 관한 것이다.
플래쉬(flash) 메모리 소자는 터널링(tunneling)에 의해 데이터를 저장 및 소거하는 셀 트랜지스터와 이의 구동을 위한 주변회로로 구성되어 있다. 주변회로부에는 저전압이 인가되는 저전압 트랜지스터와, 터널링시 필요한 18V 정도의 고전 압에 내성을 가진 고전압 트랜지스터가 존재한다.
고전압 트랜지스터의 경우, 고전압에 내성을 가지기 위해서는 300Å 정도의 두꺼운 게이트 산화막을 필요로 한다. 그러나,이렇게 두꺼운 게이트산화막은 후속 공정에서 소오스/드레인 영역에 오믹콘택(ohmic contact) 형성을 위한 이온주입시 주입에너지를 높게 해야 하는 문제점을 유발하며, 이는 얕은 접합(shallow junction)을 필요로 하는 고집적 플래쉬 메모리소자의 개발에 제한을 준다.
이러한 제한을 극복하기 위한 종래의 기술을 설명하면 다음과 같다.
웨이퍼 전면에 필요한 두께의 고전압용 산화막을 성장시킨다. 마스크 작업을 통해 저전압 영역을 개방시킨다. 건식 또는 습식 식각 방식으로 저전압 영역의 산화막을 제거한다. 웨이퍼 전면에 터널 산화막을 성장시킨다. 이후, STI(Shallow Trench Isolation)공정을 진행하여 액티브 영역을 구현한다.
상술한 방식으로 공정을 진행하면 고전압 영역과 저전압 영역 간의 단차에 의해 후속 마스크 작업에서의 마진이 줄어 들고 STI공정에 의해 형성된 소자분리막(ISO)의 에치시 코너 이펙트(corner effect)에 의해 실리콘 기판에 패임 현상이 발생할 수도 있다.
따라서 본 발명은 상술한 단점을 해소할 수 있는 반도체 소자 제조 방법을 제공하는 데 그 목적이 있다.
본 발명에 의하면, 고전압 영역을 개방하고, 이때 받은 실리콘 기판 손상의 보상과 실리콘 리세스(recess)를 위한 두꺼운 희생 산화막을 성장시킨 후 이를 습 식 화학제로 제거하고 고전압용 산화막을 성장시킴으로써 고전압 영역과 저전압 영역의 단차를 없앨 수 있다.
상술한 목적을 달성하기 위한 본 발명에 따른 반도체 소자 제조 방법은 고 전압 영역 및 저 전압 영역이 정의된 반도체 기판 상에 패드 산화막 및 패드 질화막을 형성하는 단계;
상기 고 전압 영역의 상기 패드 질화막을 제거하는 단계;
상기 고 전압 영역의 상기 반도체 기판의 상부 및 내측에 희생 산화막을 성장시키는 단계;
상기 희생 산화막을 제거하여 상기 반도체 기판상에 리세스가 형성되는 단계;
상기 리세스 및 리세스 하부의 반도체 기판내에 고 전압용 산화막이 형성되는 단계;
잔류된 상기 패드 질화막 및 패드 산화막을 순차로 제거하고 터널 산화막을 형성하는 단계를 포함하여 이루어 진다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 실시예를 상세히 설명하기로 한다.
도 1a 내지 도 1h는 본 발명에 따른 반도체 소자 제조 방법을 설명하기 위한 단면도이다.
도 1a에 도시된 바와 같이, 고 전압 영역 및 저 전압 영역(100 및 200)이 정의된 반도체 기판(10)상에 패드 산화막(20)과 패드 질화막(30)이 순차로 형성된다. 패드 산화막 및 패드 질화막(20 및 30)의 두께는 목적하는 패턴 형성을 위한 노광 공정, 후속의 희생 산화막 및 고전압용 산화막의 버즈 비크(bird's beak)를 고려하여 설정하는 것이 바람직하다.
도 1b에 도시된 바와 같이, 패드 질화막(30)상부에 포토레지스트를 도포하고 고전압 영역을 설정하기 위한 고전압 영역 오픈용 마스크를 이용한 패터닝 공정을 실시하여 포토레지스트 패턴(40)을 형성한다. 이 패터닝 공정에 의해 고전압 영역(100)이 개방된다.
도 1c와 관련하여, 포토레지스트 패턴(40)을 마스크로한 패터닝 공정을 실하여 노출된 패드 질화막(30)을 제거한 후 포토레지스트 패턴(40)을 제거한다. 이 패터닝 공정은 건식 식각 공정에 의해 실시되며, 패드 산화막(20)층에서 정지시켜 반도체 기판(10)의 손상을 최소화 시킨다. 즉, 반도체 기판 표면에 산화막(21)이 잔류되는데, 잔류 산화막(21)의 두께는 20 내지 30Å이 바람직하며 포토레지스트 패턴(40)제거 후 세정 공정을 실시하는 것이 바람직하다.
도 1d를 참조하면, HF 또는 BOE를 이용한 전 세정 공정을 실시하여 잔류 산화막(21)을 제거 한 다음 산화 공정을 실시하여 반도체 기판(10)의 상부 및 내측에 희생 산화막(50)이 성장된다. 희생 산화막(50)은 요구되는 고 전압 산화막 두께의 110 내지 130%의 두께로 형성되는데, 120% 정도로 성장시키는 것이 가장 바람직하다. 여기서 희생 산화막(50) 두께의 45% 정도의 반도체 기판(10)의 소모가 있게 된다. 또한, 측면 산화(Lateral oxidation)로 인한 버즈 비크 발생을 최소화하기 위 해 고온 건식 방식으로 희생 산화막(50)을 성장시키는 것이 좋다. 희생 산화막은 900 내지 1100 ℃의 온도에서 건식 방식으로 형성된다.
도 1e를 참조하면, 희생 산화막(50)이 HF 또는 BOE를 이용한 습식 방식으로 제거되어 희생 산화막 성장시 소모된 반도체 기판(희생 산화막 두께의 45%)만큼의 리세스(60)가 형성된다. 이때, 패드 질화막(30)하부의 패드 산화막(20)이 식각되어 언더컷(61)이 발생하게 되는데, 이 언더컷(61)으로 인해 후속의 고 전압 산화막 형성시 완만한 프로파일을 얻을 수 있다. 희생 산화막(50)은 고 전압용 산화막의 질(quality)을 확보하기 위해 고 전압용 산화막의 성장 전에 형성된다.
도 1f와 관련하여, 리세스(60)저부에 고 전압용 산화막(70)을 성장시킨다. 이 때에도 반도체 기판(10)의 소모가 45%정도 있게 되므로 저전압 영역(200)과의 평탄화를 이룰 수 있다. 버즈 비크의 최소화를 위해 고 전압용 산화막(70)은 고온 900 내지 1100℃의 온도에서 건식 방식의 산화방식에 의해 형성하는 것이 바람직하다.
도 1g와 관련하여, 희생 산화막(50) 및 고 전압용 산화막(70)의 성장시 선택적 산화 마스크 역할을 담당한 패드 질화막(30)을 H3PO4 화학제를 이용하여 제거한다.
도 1h를 참조하면, 패드 산화막(20)을 제거하고 터널 산화막(80)을 성장시킨다. 도면에는 도시되시 않았지만 이후, 트랜지스터 제조 공정을 실시하게 된다.
상술한 바와 같이 본 발명에 의하면, 고전압 영역을 개방하고, 이때 받은 실리콘 기판 손상의 보상과 실리콘 리세스(recess)를 위한 두꺼운 희생 산화막을 성장시킨 후 이를 습식 화학제로 제거하고 고전압용 산화막을 성장시킴으로써 고전압 영역과 저전압 영역의 단차를 없앨 수 있다.
Claims (9)
- 고 전압 영역 및 저 전압 영역이 정의된 반도체 기판 상에 패드 산화막 및 패드 질화막을 형성하는 단계;상기 고 전압 영역의 상기 패드 질화막을 제거하는 단계;상기 고 전압 영역의 상기 반도체 기판의 상부 및 내측에 희생 산화막을 성장시키는 단계;상기 희생 산화막을 제거하여 상기 반도체 기판상에 리세스가 형성되는 단계;상기 리세스 및 리세스 하부의 반도체 기판내에 고 전압용 산화막이 형성되는 단계;잔류된 상기 패드 질화막 및 패드 산화막을 순차로 제거하고 터널 산화막을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 1 항에 있어서,상기 고 전압 영역의 패드 질화막은 건식 식각 방식에 의해 제거되는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 1 항에 있어서,상기 고 전압 영역의 패드 질화막 제거시 잔류되는 산화막은 20 내지 30 Å의 두께로 잔류되는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 1 항에 있어서,상기 희생 산화막은 상기 고 전압용 산화막 의 110 내지 130%의 두께로 형성되는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 1 항에 있어서, 상기 희생 산화막은 900 내지 1100℃의 온도에서 건식 방식으로 형성되는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 1 항에 있어서,상기 희생 산화막은 습식 식각제에 의해 제거되는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 6항에 있어서,상기 습식 식각제는 HF인 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 6항에 있어서,상기 습식 식각제는 BOE인 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 1 항에 있어서,상기 고 전압용 산화막은 900 내지 1100℃의 온도에서 건식 산화 방식에 의해 형성되는 것을 특징으로 하는 반도체 소자 제조 방법.
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