KR100202655B1 - 이피롬 메로리 셀 제조방법 - Google Patents

Abstract

본 발명은 이피롬 메모리 셀(EPROM MEMORY CELL) 제조방법에 관한 것으로, 실리콘기판에 소오스/드레인을 형성하는 공정과, 게이트산화막을 형성한 후 그 위에 제1폴리실리콘, 계면 산화막, 제2폴리실리콘과 캡 산화막을 순차적으로 증착하는 공정과, 상기 캡 산화막을 패터닝한 후, 그 캡 산화막을 마스크로 하여 제2폴리실리콘층을 식각하여 컨트롤게이트를 형성하는 공정과, 다시 상기 캡 산화막을 마스크로 하여 계면 산화막과 제1폴리실리콘층을 식각하여 계면 산화막과 플로팅게이트를 형성하는 공정으로 이루어지는 이피롬 메모리 셀 제조방법에 있어서, 캡 산화막을 마스크로 하여 계면 산화막과 제1폴리실리콘층을 패터닝하는 상기 공정이 계면 산화막은 습식각하여 인터폴리 산화막을 형성하는 공정과 제1폴리실리콘층을 건식각하여 플로팅게이트를 형성하는 공정으로 이루어지는 것을 특징으로 한다.

Description

이피롬 메모리 셀 제조방법

제1도는 종래 기술에 따른 이피롬(EPROM) 메모리 셀의 공정수순도.

제2도는 본 발명에 따른 이피롬 메모리 셀의 공정수순도.

* 도면의 주요부분에 대한 부호의 설명

11 : 실리콘 기판 12,13 : 소오스/드레인

14 : 게이트 산화막 15 : 플로팅게이트

16 : 계면 산화막 17 : 컨트롤게이트

18 : 캡 산화막

본 발명은 이피롬 메모리 셀 제조방법에 관한 것으로, 특히 적층된 폴리실리콘층과 계면 산화막을 식각함에 있어서, 상층의 계면 산화막은 습식각하고 하층의 폴리실리콘층은 건식각함으로써, 식각영역의 게이트 산화막 위에 상기 폴리실리콘의 잔유물이 남지 않도록 한 이피롬 메모리 셀 제조방법에 관한 것이다.

일반적인 이피롬 메모리 셀(EPROM MEMORY CELL)은 기판(1), 소오스/드레인(2,3), 게이트 산화막(4), 플로팅게이트(Floating Gate)(5), 계면 산화막(Interpoly Oxide)(6), 컨트롤게이트(Control Gate)(7)와 캡 산화막(Cap Oxide)(8)으로 구성된다.

제1도는 상기와 같이 구성되는 이피롬 메모리 셀의 종래 기술에 따른 제조방법을 설명하기 위한 단면도로서, 제1(a)도는 기판(1)에 도판트를 주입하여 소오스/드레인(2,3)을 형성하는 제1공정과; 그 위에 게이트 산화막(4)을 형성한 후, 제1폴리실리콘(5), 계면 산화막(6), 제2폴리실리콘(7)과 캡 산화막(8)을 순차적으로 증착하는 제2공정과; 캡 산화막(8)을 패터닝한 후, 그 캡 산화막(8)을 마스크로 하여 제2폴리실리콘층(7)을 식각하여 컨트롤게이트(7)를 형성하는 제3공정이 연속적으로 진행된 미완성 이피롬 메모리 셀의 단면도를 나타내고, 제1(b)도는 상기 제3공정이 끝난 후에 캡 산화막(8)을 마스크로 하여 계면 산화막(6)과 제1폴리실리콘층(5)을 건식각법으로 패터닝하여 계면 산화막(6)과 플로팅게이트(5)를 형성하는 제4공정이 수행되어 완성된 이피롬 메모리 셀의 단면도를 나타낸다.

그러나, 상기와 같은 종래 기술은 제1폴리실리콘층(5) 위에 계면 산화막(6)을 증착하는 제2공정에 의하여, 상기 제1폴리실리콘층(5)과 계면 산화막(6) 사이에 이상산화막(SiOx)이 형성되기 때문에, 캡 산화막(8)을 마스크로 하여 계면 산화막(6)과 제1폴리실리콘층(5)을 건식각하는 제4공정이 끝난 후에도 상기 제1폴리실리콘(5)이 완전히 식각되지 않고, 그 잔유물이 식각영역의 게이트 산화막(4) 위에 남게 되어 폴리 라인쇼트(Poly Line Short)를 유발시키는 문제점이 있었다.

이에 본 발명은 상기와 같은 종래 문제점을 해결하기 위하여 창안한 것으로, 적층된 폴리실리콘층과 계면 산화막을 식각함에 있어서, 상층의 계면 산화막은 습식각하고 하층의 폴리실리콘층은 건식각함으로써, 식각영역의 게이트 산화막 위에 상기 폴리실리콘의 잔유물이 남지 않도록 한 이피롬 메모리 셀 제조방법을 제공함에 그 목적이 있다.

상기와 같은 목적을 달성하기 위한 본 발명 이피롬 메모리 셀 제조방법은 실리콘기판에 소오스/드레인을 형성하는 공정과, 게이트 산화막을 형성한 후, 그 위에 제1폴리실리콘, 계면 산화막, 제2폴리실리콘과 캡 산화막을 순차적으로 증착하는 공정과, 상기 캡 산화막을 패터닝한 후, 그 캡 산화막을 마스크로 하여 제2폴리실리콘층을 식각하여 컨트롤게이트를 형성하는 공정과, 다시 상기 캡 산화막을 마스크로 하여 계면 산화막과 제1폴리실리콘층을 식각하여 계면 산화막과 플로팅게이트를 형성하는 공정으로 이루어지는 이피롬 메모리 셀 제조방법에 있어서, 캡 산화막을 마스크로 하여 계면 산화막과 제1폴리실리콘층을 패터닝하는 상기 공정이 계면 산화막은 습식각하여 인터폴리 산화막을 형성하는 공정과 제1폴리실리콘층을 건식각하여 플로팅게이트를 형성하는 공정으로 이루어지는 것을 특징으로 한다.

이와 같이 구성되는 본 발명은 적층된 폴리실리콘층과 산화막을 식각하여 패턴을 형성하는 공정을 포함하여 이루어지는 다른 모든 반도체 장치의 제조방법에도 적용된다.

이하, 본 발명의 바람직한 실시예를 설명한다.

제2도는 본 발명에 따른 이피롬 메모리 셀의 제조방법을 설명하기 위한 공정수순도로서, (a)도에 도시된 바와 같이, 필드영역과 활성영역이 정의된 실리콘기판(11)에 소오스/드레인(12,13)을 형성하는 제1공정과; 그 위에 게이트 산화막(14)을 형성한 후, 제1폴리실리콘(15), 계면 산화막(16), 제2폴리실리콘(17)과 캡 산화막(18)을 순차적으로 증착하는 제2공정과; 상기 캡 산화막(18)을 패터닝한 후, 그 캡 산화막(18)을 마스크로 하여 제2폴리실리콘층(17)을 식각하여 컨트롤게이트(17)를 형성하는 제3공정과; (b)도에 도시된 바와 같이, 상기 캡 산화막(18)을 마스크로 하여 계면 산화막(16)을 습식각하는 제4공정과; (c)도에 도시된 바와 같이, 상기 캡 산화막(18)을 마스크로 하여 제1폴리실리콘층(15)을 식각하여 플로팅게이트(15)를 형성하는 제5공정으로 이루어진다.

이와 같은 방법으로 이피롬 메모리 셀을 형성하면, 제2공정에 의하여 제1폴리실리콘층(15)과 계면 산화막(16) 사이에 이상산화물(SiOx)이 형성되어 있어도, 상기 계면 산화막(16)을 습식각하는 제4공정에 의하여 그 이상산화물(SiOx)이 제거되기 때문에 제1폴리실리콘층(15)을 건식각하여 플로팅게이트를 형성하는 제5공정을 수행한 후에도 게이트 산화막(14) 위에 제1폴리실리콘(15)의 잔유물이 남지 않게 된다.

이상에서 설명한 바와 같이, 본 발명에 따른 이피롬 메모리 셀 제조방법은 제1폴리실리콘의 잔유물이 식각영역의 게이트 산화막 위에 남지 않도록 함으로써, 완성된 이피롬 메모리 셀에 폴리 라인 쇼트(Poly Line Short)가 발생하지 않도록 하는 효과가 있다.

Claims (1)

1. 기판에 소오스/드레인을 형성하는 공정과, 게이트 산화막을 형성한 후 그 위에 제1폴리실리콘, 계면 산화막, 제2폴리실리콘과 캡 산화막을 순차적으로 증착하는 공정과, 상기 캡 산화막을 패터닝한 후, 그 캡 산화막을 마스크로 하여 제2폴리실리콘층을 식각하여 컨트롤게이트를 형성하는 공정과, 다시 상기 캡 산화막을 마스크로 하여 계면 산화막과 제1폴리실리콘층을 식각하여 계면 산화막과 플로팅게이트를 형성하는 공정으로 이루어지는 이피롬 메모리 셀 제조방법에 있어서, 캡 산화막을 마스크로 하여 계면 산화막과 제1폴리실리콘층을 패터닝하는 상기 공정이 계면 산화막은 습식각하여 인터폴리 산화막을 형성하는 공정과 제1폴리실리콘층을 건식각하여 플로팅게이트를 형성하는 공정으로 이루어지는 것을 특징으로 하는 이피롬 메모리 셀 제조방법.