KR0172296B1 - 반도체 소자의 게이트전극 형성방법 - Google Patents

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Abstract

본 발명은 게이트전극 패턴형성을 위한 식각시 과도식각으로 인한 신뢰성저할르 방지하기 위한 게이트전극 형성방법에 관한 것으로, 게이트전극층 전면에 게이트전극 물질 형성후 선택식각하여 게이트전극 패턴형성시 부분식각하여 게이트전극 형성영역 이외의 영역에 소정정도 잔류시키는 제1단계; 상기 잔류하는 게이트전극 물질을 산화시키는 제2단계를 포함하여 이루어지는 것을 특징으로 한다.

Description

반도체 소자의 게이트 전극 형성 방법
제1a도 내지 제1d도는 본 발명의 일실시에에 따른 게이트 전극 형성 공정 단면도.
* 도면의 주요부분에 대한 부호의 설명
3 : 폴리실리콘막 4 : 감광막 패턴
5 : 산화폴리실리콘막
본 발명은 반도체 소자 제조 분야에 관한 것으로, 특히 트랜지스터의 게이트 전극 패턴 형성을 위한 과도식각으로 반도체 기판이 손상되는 것을 방지할 수 있는 게이트 전극 형성 방법에 관한 것이다.
게이트 전극 형성시 식각되지 않아야할 부분이 과도식각으로 인하여 제거될 경우, 하부의 게이트 산화막이 손상되거나 실리콘 기판 표면의 소스 드레인 영역이 충격(attack)을 받게 됨으로 인하여 트랜지스터의 신뢰성(열전자 관련 신뢰성)이 저하된다. 이러한 신뢰성 저하는 트랜지스터의 채널 길이가 짧아질수록 그 정도가 심해진다고 알려져 있다.
전술한 바와 같은 문제점을 해결하기 위하여 안출된 본 발명은 게이트 전극 패턴 형성을 위한 식각시 과도식각으로 인한 반도체 기판의 손상을 방지할 수 있는 게이트 전극 형성 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명은 반도체 기판 상에 게이트 산화막 및 폴리실리콘막을 차례로 형성하는 제1단계; 상기 폴리실리콘막을 선택적으로 식각하여 게이트 전극 패턴을 형성하되, 게이트 전극 영역 이외의 상기 게이트 산화막 상에 상기 폴리실리콘막의 일부를 잔류시키는 제2단계; 습식산화 공정을 이용하여 상기 잔류하는 폴리실리콘막을 산화시키는 제3단계; 및 상기 제3단계에서 산화된 폴리실리콘막을 습식식각으로 제거하는 제4단계를 포함하는 반도체 소자의 게이트 전극 형성 방법을 제공한다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면 제1a도 내지 제1d도를 참조하여 설명하기도 한다.
먼저, 제1a도에 도시왼 바와 같이 실리콘 기판(1)상에 게이트 산화막(2), 게이트 전극 형성을 위한 폴리실리콘막(3)을 차례로 형성한 다음, 감광막패턴(4)을 식각마스크로 이용한 플라즈마 식각공정을 실시하여 상기 폴리실리콘막(3)을 식각하되, 전체 두께의 80% 내지 95% 정도만 식각되도록 함으로써, 게이트 전극 패턴을 형성하고, 식각 후 게이트 전극 이외의 영역에 폴리실리콘막이 잔류되도록 한다. 이때, 잔류하는 폴리실리콘막(3)의 두께(t)는 이후의 습식산화 공정시 충분히 산화될 수 있을 정도의 두께가 되도록 한다.
다음으로, 제1b도에 도시한 바와 같이 감광막 패턴(4)을 제거하고, 습식산화공정을 실시하여, 게이트 전극 패턴 표면의 폴리실리콘막 및 잔류하는 폴리실리콘막(3)을 산화시켜 산화폴리실리콘막(5)을 형성하고, 산화폴리실리콘막(5)상에 산화막(6)을 형성한다. 이와 같은 산화공정으로 게이트 산화막 및 소스 드레인 접합 근처의 실리콘 기판 표면에 잔류하던 폴리실리콘막이 산화됨으로써 폴리실리콘막 브릿지(bridge)는 발생하지 않는다.
다음으로, 제1c도에 도시한 바와 같이 산화막(6) 및 산화폴리실리콘막(5)을 습식식각으로 제거하여 게이트 전극(3')을 노출시키고, 저도핑 드레인(lightly doped drain: LDD)구조 형성을 위한 이온주입 공정을 실시한다.
다음으로, 제1d도에 도시한 바와 같이 게이트 전극(3') 측벽에 스페이서 산화막(7)을 형성한 다음, 소스 드레인 형성을 위한 이온주입 공정을 실시한다.
상기와 같이 이루어지는 본 발명은 식각 공정시 소스 드레인 영역에 충격이 가해지는 것을 방지함으로써 트랜지스터의 신뢰성을 향상시킬 수 잇으며, 부수적인 효과로 폴리실리콘막을 부분 식각한 후 습식산화 공정을 실시함으로써 원래의 채널·길이보다 산화된 부분만큼 감소된 채널을 갖는 트랜지스터 제조가 가능해진다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

Claims (2)

  1. 반도체 소자의 게이트 전극 형성 방법에 있어서, 반도체 기판 상에 게이트 산화막 및 폴리실리콘막을 차레로 형성하는 제1단계; 상기 폴리실리콘막을 선택적으로 식각하여 게이트 패턴을 형성하되, 게이트 전극 영역 이외의 상기 게이트 산화막 상에 상기 폴리실리콘막의 일부를 잔류시키는 제2단계; 습식산화 공정을 이용하여 상기 잔류하는 폴리실리콘막을 산화시키는 제3단계; 및 상기 제3단계에서 산화된 폴리실리콘막을 습식식각으로 제거하는 제4단계를 포함하는 반도체 소자의 게이트 전극 형성 방법.
  2. 제1항에 있어서, 상기 제3단계에서, 상기 게이트 전극 패턴의 표면도 산화되는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.
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* Cited by examiner, † Cited by third party
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CN107437500A (zh) * 2016-05-26 2017-12-05 北大方正集团有限公司 一种多晶硅栅极的制造方法及多晶硅栅极

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