KR20000004522A - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 텅스텐-폴리 게이트 형성시, 폴리를 부분적인 건식식각으로 하부의 일부를 남기고, 습식식각 공정으로 남은 폴리를 제거하는 것을 통해 LDD 산화공정이 필요치 않게되어 텅스텐의 산화를 막을 수 있을 수 있고, 습식식각시 게이트 폴리 측벽을 질화막 스페이서로 보호하여 안정적인 텅스텐-폴리 게이트를 얻을 수 있어 반도체 소자의 제조공정 수율 및 신뢰성을 향상시킬 수 있다.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 텅스텐 폴리 게이트( Tungsten-Poly Gate)를 패터닝(Patterning)할 시 폴리를 건식식각에 의한 부분식각으로 일부를 남기고, 습식식각 공정으로 남은 폴리를 제거하는 것을 통해 텅스텐의 산화를 막을 수 있을 수 있고, 습식식각시 게이트 폴리 측벽을 보호하여 반도체 소자의 제조공정 수율 및 신뢰성을 향상시킬 수 있는 반도체 소자의 제조방법에 관한 것이다.
일반적으로 반도체 소자의 집적도가 증가함에 따라 게이트 라인 저항(Gate Line Resistivity)은 매우 중요한 요소의 하나가 되는데, 이는 소자의 동작속도를 결정하기 때문이다. 따라서, 0.15㎛ 이하의 디램 반도체소자인 경우에는 게이트 형성구조로 텅스테-폴리 구조인 W/TiN/Poly 구조의 사용을 검토하고 있다. 이때 상기 구조의 하부층인 게이트 산화막은 45∼50Å의 얇은 두께이기 때문에 텅스텐-폴리 게이트의 패터닝이 매우 어려운 문제점이 있다.
그리고, 게이트 패터닝 공정을 완료한 후에는 LDD(Lightly Doped Drain) 산화를 진행해햐 하는데, 이때 텅스텐이 산화되어 게이트 패턴이 변형되거나 게이트 라인 자체가 리프팅(lighting)되는 경우가 발생되므로 반도체 제조 공정수율의 저항 및 신뢰성을 저하시키게 되는 문제점이 있다
따라서 본 발명은 상기의 문제점을 해결하기 위한 것으로, 텅스텐 폴리 게이트 형성시 폴리를 건식식각하여 일부분을 남기고, 습식식각 공정으로 상기 잔류한 폴리를 제거하는 것을 통해 텅스텐의 산화를 막을 수 있을 수 있고, 습식식각시 게이트 폴리 측벽을 보호하여 반도체 소자의 제조공정 수율 및 신뢰성을 향상시킬 수 있는 반도체 소자의 제조방법을 제공함을 목적으로 한다.
도 1 내지 도 4 는 본 발명의 방법에 따른 반도체 소자의 제조공정단계를 도시한 단면도
〈도면의 주요 부분에 대한 부호의 설명〉
1 : 실리콘 기판 3 : 게이트 산화막
5 : 도프드 폴리실리콘 7 : TiN(WN)
9 : 텅스텐 11 : 감광막 패턴
13 : 질화막(산화막) 15 : 질화막 스페이서
상기 목적을 달성하기 위한 본 발명의 반도체 소자의 제조방법은,
반도체 기판 상부에 게이트 산화막을 형성한 후, 도프드 폴리실리콘, TiN ,텅스텐을 순차적으로 증착하는 단계와,
상기 텅스텐층 상부에 게이트 라인 형성용 감광막 패턴을 형성하는 단계와,
상기 감광막 패턴을 식각 마스크로 상기 하부층인 텅스텐, TiN, 도프드-폴리실리콘 층을 순차적으로 식각하되, 상기 도프드-폴리실리콘 층 하부의 소정두께를 남도록 부분식각하는 단계와,
상부의 감광막을 제거한 후, 전체구조 상부에 소정두께의 질화막을 형성하는 단계와,
상기 질화막을 블랭킷 식각하여 게이트 라인의 측벽에만 질화막 스페이서를 형성하는 단계와,
상기 잔류한 도프드-폴리를 습식식각으로 제거하는 단계를 포함한 구성으로 되는 것을 특징으로 한다.
이하 첨부된 도면을 참조하여 본 발명의 적합한 실시예에 대해 상세히 설명하기로 한다.
도 1 내지 도 4 는 본 발명의 방법에 따른 반도체 소자의 제조공정단계를 도시한 단면도이다.
도 1 을 참조하면, 실리콘 기판(1) 상부에 게이트 산화막(3)을 증착한 후, 도프드 폴리실리콘(5)과 TiN(7)을 순차적으로 증착하고, 그 상부에 텅스텐(W)(9)을 증착한다.
상기 텅스텐(9)층 상부에 게이트 라인 형성용 감광막 패턴(11)을 형성한다.
도 2를 참조하면, 상기 감광막 패턴(11)을 식각 마스크로 하부층인 텅스텐(9) 및 TiN(9)을 순차적으로 식각한다. 그 다음 하부의 도프드-폴리실리콘(5)층을 식각하되, 하부의 소정두께를 남기는 부분식각한다. 즉 잔류두께는 두께는 100∼300Å 로 되도록 조절한다. 이 후 상부의 감광막(11)은 산소 플라즈마르 제거하고, 전체구조 상부에 소정두께의 질화막(13)을 형성한다.
도 3을 참조하면, 상기 질화막(13)과 폴리실리콘(5)의 식각선택비가 매우 우수한 식각 레시피(Recipe)로 상기 질화막(13)을 블랭킷 식각하여 게이트 라인의 측벽에만 질화막 스페이서(15)를 형성한다.
이때 상기 질화막 스페이서(15)는 도프드-폴리실리콘(5)를 습식식각으로 제거할시 측벽의 폴리를 보호하는 역할을 하게 된다.
도 4 를 참조하면, 게이트 라인을 부분적으로 건식식각한 후, 남아 있는 하부 폴리(5)를 제거하기위해 HN3+HF+CH3COOH 의 케미컬(chemical)을 이용한다.
이 때 질화막 스페이서(15)의 밑부분에 있는 폴리(5)를 충분히 제거하되 게이트 라인의 폭은 감소시키지 않는다.
한편, 상기에서 도프드-폴리실리콘(5)층 상부에 증착되는 TiN 대신 WN을 사용할 수 있으며, 또한 질화막(13)대신 산화막을 사용할 수 있다.
이상 상술한 바와 같이, 본 발명은 텅스텐-폴리 게이트 형성시 폴리를 부분적인 건식식각으로 하부의 일부를 남기고, 습식식각 공정으로 남은 폴리를 제거하는 것을 통해 LDD 산화공정이 필요치 않게되어 텅스텐의 산화를 막을 수 있을 수 있고, 습식식각시 게이트 폴리 측벽을 질화막 스페이서로 보호하여 안정적인 텅스텐-폴리 게이트를 얻을 수 있어 반도체 소자의 제조공정 수율 및 신뢰성을 향상시킬 수 있다.
Claims (6)
- 반도체 기판 상부에 게이트 산화막을 형성한 후, 도프드 폴리실리콘, TiN ,텅스텐을 순차적으로 증착하는 단계와,상기 텅스텐층 상부에 게이트 라인 형성용 감광막 패턴을 형성하는 단계와,상기 감광막 패턴을 식각 마스크로 상기 하부층인 텅스텐, TiN, 도프드-폴리실리콘 층을 순차적으로 식각하되, 상기 도프드-폴리실리콘 층 하부의 소정두께를 남도록 부분식각하는 단계와,상부의 감광막을 제거한 후, 전체구조 상부에 소정두께의 질화막을 형성하는 단계와,상기 질화막을 블랭킷 식각하여 게이트 라인의 측벽에만 질화막 스페이서를 형성하는 단계와,상기 잔류한 도프드-폴리를 습식식각으로 제거하는 단계를 포함한 구성으로 되는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서상기 TiN 대신 WN 을 사용하는 것을 특징으로 하는 반도체 소자의 제조방법
- 제 1 항에 있어서상기 잔류한 도프드-폴리실콘의 두께는 100∼300Å 로 하는 것을 특징으로 하는 반도체 소자의 제조방법
- 제 1 항에 있어서상기 질화막대신 산화막을 사용하는 것을 특징으로 하는 반도체 소자의 제조방법
- 제 1 항에 있어서상기 잔류한 도프드-폴리실콘의 두께는 100∼300Å 로 하는 것을 특징으로 하는 반도체 소자의 제조방법
- 제 1 항에 있어서상기 잔류한 도프드-폴리실콘의 습식식각시 HN3+HF+CH3COOH 의 케미컬)을 이용하는 것을 특징으로 하는 반도체 소자의 제조방법
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Cited By (2)
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|---|---|---|---|---|
| KR100381022B1 (ko) * | 2001-06-30 | 2003-04-23 | 주식회사 하이닉스반도체 | 누설전류 감소를 위한 게이트 형성방법 |
| KR100844953B1 (ko) * | 2002-06-29 | 2008-07-09 | 주식회사 하이닉스반도체 | 선택적 텅스텐 성장법을 이용한 게이트 제조 방법 |
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1998
- 1998-06-30 KR KR1019980025966A patent/KR20000004522A/ko not_active Application Discontinuation
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