KR100844953B1 - 선택적 텅스텐 성장법을 이용한 게이트 제조 방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 44
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 66
- 229920005591 polysilicon Polymers 0.000 claims abstract description 66
- 229910052721 tungsten Inorganic materials 0.000 claims abstract description 32
- 239000010937 tungsten Substances 0.000 claims abstract description 32
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims abstract description 27
- 238000005530 etching Methods 0.000 claims abstract description 15
- 239000000758 substrate Substances 0.000 claims abstract description 11
- 238000004519 manufacturing process Methods 0.000 claims abstract description 9
- 230000015572 biosynthetic process Effects 0.000 claims abstract description 7
- 238000000151 deposition Methods 0.000 claims abstract description 7
- 238000000059 patterning Methods 0.000 claims abstract description 5
- 238000005498 polishing Methods 0.000 claims abstract description 5
- 239000000126 substance Substances 0.000 claims abstract description 5
- 230000004888 barrier function Effects 0.000 claims description 16
- 238000009792 diffusion process Methods 0.000 claims description 13
- 238000005121 nitriding Methods 0.000 claims description 5
- -1 tungsten nitride Chemical class 0.000 claims description 4
- 238000005229 chemical vapour deposition Methods 0.000 claims description 3
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 2
- 239000007789 gas Substances 0.000 claims description 2
- 230000001590 oxidative effect Effects 0.000 claims description 2
- 239000012495 reaction gas Substances 0.000 claims description 2
- 230000003647 oxidation Effects 0.000 abstract description 13
- 238000007254 oxidation reaction Methods 0.000 abstract description 13
- 239000010410 layer Substances 0.000 description 8
- 238000010405 reoxidation reaction Methods 0.000 description 5
- 239000004065 semiconductor Substances 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 125000006850 spacer group Chemical group 0.000 description 4
- 239000003990 capacitor Substances 0.000 description 3
- 239000011229 interlayer Substances 0.000 description 3
- 150000004767 nitrides Chemical class 0.000 description 3
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 230000002159 abnormal effect Effects 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 230000009257 reactivity Effects 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 150000003657 tungsten Chemical class 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
- H01L29/4925—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement
- H01L29/4941—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement with a barrier layer between the silicon and the metal or metal silicide upper layer, e.g. Silicide/TiN/Polysilicon
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
- H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
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- H10B12/01—Manufacture or treatment
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- H10B12/05—Making the transistor
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- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
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- Engineering & Computer Science (AREA)
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- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Ceramic Engineering (AREA)
- Semiconductor Memories (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
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Abstract
선택산화 공정이 필요없어 텅스텐/폴리실리콘 게이트의 계면 절연막 형성을 근본적으로 방지하는 텅스텐/폴리실리콘 구조의 게이트 제조 방법이 개시되어 있는 바, 본 발명은 기판 상부에 게이트용 폴리실리콘막을 증착하는 단계; 게이트 마스크 및 식각 공정으로 상기 폴리실리콘막을 패터닝하는 단계; 패턴된 폴리실리콘막을 포함하는 전체구조 상에 절연막을 증착하는 단계: 상기 폴리실리콘막 표면이 드러나도록 결과물의 상부를 화학기계적연마하는 단계; 드러난 상기 폴리실리콘막의 일부두께를 식각하여 홈을 형성하는 단계; 및 상기 홈 내의 상기 폴리실리콘막 상에 텅스텐막을 선택적으로 형성하는 단계를 포함하여 이루어진 것을 특징으로 한다.
게이트, 텅스텐, 선택적 성장, 선택산화
Description
도 1a 및 도 1b는 종래 기술에 따른 텅스텐/확산방지막/폴리실리콘의 적층 구조로 이루어진 게이트 전극 형성 방법을 설명하기 위한 각 공정별 단면도.
도 2a 내지 도 2j는 본 발명의 바람직한 실시예에 따른 DRAM 소자 제조 방법을 설명하기 위한 각 공정별 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
101 : 반도체기판 102 : 필드산화막
103 : 게이트절연막 104 : 폴리실리콘막
105 : GGO 106 : 게이트 측벽 스페이서
107 : 층간절연막 108 : 홈
109 : 텅스텐
본 발명은 반도체 소자의 게이트 전극 형성방법에 관한 것으로, 보다 상세하게는 폴리실리콘과 텅스텐(W)의 적층 구조로 이루어진 게이트 전극을 형성하는 방법에 관한 것이다.
통상적으로, DRAM 소자와 같은 반도체 소자를 제조할 때, 트랜지스터의 게이트로서 폴리실리콘을 사용한다. 이러한 폴리실리콘 게이트 형성시 폴리실리콘 게이트는 재산화(reoxidation) 공정은 수반하게 되는 바, 이는 폴리실리콘 게이트 식각(etch) 후 식각시 발생한 게이트산화막에 발생한 마이크로트렌치(Microtrench) 및 손상(Damage)를 회복시켜 주며, 실리콘기판에 남아 있는 잔류 전극 물질의 산화 및 게이트 에지(edge)에 있는 게이트산화막의 두께를 증가시켜서 신뢰성을 향상시키기 위한 목적으로 수행 되고 있다.
특히, 게이트 에지쪽에 있는 게이트산화막은 그 두께 및 필름(film)의 질(quality)에 의해 핫 캐리어(hot carrier) 특성, 서브-쓰레스홀드(sub-threshold) 특성(예컨대, off-leakage, GIDL 등), 펀치쓰루(punch-through) 특성, 소자 동작 속도(Vdsat), 신뢰성 등에 무척 크게 영향을 미치게 된다. 그렇기 때문에 게이트 식각 후의 재산화 공정은 필수적으로 수행되어야 한다.
한편, 미세 선폭을 가지는 고집적 소자의 MOSFET의 게이트는 낮은 저항의 구현을 위하여, 폴리실리콘과 텅스텐(W)의 적층 구조로 이루어진 게이트 구조를 적용하고 있으며, 텅스텐과 폴리실리콘 사이에 전도성 텅스텐 질화막(WNx)과 같은 확산 방지막을 구비시키고 있다.
그런데, 상기한 텅스텐/확산방지막/폴리실리콘 구조의 게이트는 후속 높은 열 공정 또는 산화 공정에서 급격한 부피 팽창, 표면 저항(Rs)의 증가 및 적층막들의 계면 반응성의 문제가 크게 발생하게 된다. 특히, 적층구조의 게이트 식각후 재산화 공정시 텅스텐과 확산방지막(WNx)이 산화되는 것이 공정상 가장 큰 문제점으로 부각되고 있다.
이를 극복하기 위해서, 종래에는 선택 산화(selective oxidation) 공정을 적용하고 있다. 즉, H2 리치(rich)의 산화분위기(H2O/H2 분위기)에서 W/WN
x은 산화를 시키지 않고, 폴리실리콘 및 실리콘기판 만을 산화시키는 공정을 사용하고 있다.
도 1a 및 도 1b는 종래 기술에 따른 텅스텐/확산방지막/폴리실리콘의 적층 구조로 이루어진 게이트 전극 형성방법을 설명하기 위한 각 공정별 단면도이다.
도 1a를 참조하면, 소자 형성 영역이 정의된 실리콘기판(1) 상에 게이트 절연막(통상 열산화막이 적용됨)(2), 폴리실리콘막(3), 예컨대 도전물인 텅스텐질화막(WNx)과 같은 확산방지막(4) 및 텅스텐막(5)이 차례로 형성되고, 공지된 식각 공정을 통해 상기 막들(5, 4, 3, 2)이 패터닝되는 것에 의해 소자 형성 영역에 게이트 전극(10)이 형성된다.
도 1b를 참조하면, 앞서 설명한 바와 같은 목적으로 선택적 산화 공정이 수행되어, 상기 산화 공정의 결과 실리콘기판(1)의 표면과 게이트절연막(2) 및 폴리실리콘막(3)의 측벽에 산화막(11)이 형성된다.
그런데, 상기한 종래기술에서 선택 산화시 텅스텐(5)과 확산방지막(4)은 산화되지 않지만 확산방지막(4)과 폴리실리콘(3)의 계면에 아주 얇은 반응층(12)이 불균일하게 형성된다. 이러한 반응층은 SiNx , SiOx 및 WSix로 알려져 있으며 그 중 SiOx 및 SiNx는 절연막 특성을 갖기 때문에 게이트의 저항을 크게 저하시키게 되어 반도체 소자의 동작 및 신뢰성에 나쁜 영향을 준다.
본 발명은 선택산화 공정이 필요없어 텅스텐/폴리실리콘 게이트의 계면 절연막 형성을 근본적으로 방지하는 텅스텐/폴리실리콘 구조의 게이트 제조 방법을 제공하는데 그 목적이 있다.
본 발명의 다른 목적은 선택 산화 공정이 필요없어 텅스텐/폴리실리콘 게이트의 계면 절연막 형성을 근본적으로 방지하면서, 커패시터 및 비트라인의 콘택 플러그를 자기정렬방식으로 형성하는 디램(DRAM) 소자 제조 방법을 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명은, 기판 상부에 게이트용 폴리실리콘막을 증착하는 단계; 게이트 마스크 및 식각 공정으로 상기 폴리실리콘막을 패터닝하는 단계; 패턴된 폴리실리콘막을 포함하는 전체구조 상에 절연막을 증착하는 단계: 상기 폴리실리콘막 표면이 드러나도록 결과물의 상부를 화학기계적연마하는 단 계; 드러난 상기 폴리실리콘막의 일부두께를 식각하여 홈을 형성하는 단계; 및 상기 홈 내의 상기 폴리실리콘막 상에 텅스텐막을 선택적으로 형성하는 단계를 포함하여 이루어진 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2j는 본 발명의 바람직한 실시예에 따른 DRAM 소자 제조 방법을 설명하기 위한 각 공정별 단면도이다.
도 2a를 참조하면, 필드산화막(102), 웰(well) 및 채널 이온주입(channel implantation) 등이 형성된 반도체기판(101) 상에 게이트절연막(103) 및 게이트용 폴리실리콘막(104)을 형성한다.
필드산화막(102)는 STI(Shallow trench Isolation), LOCOS 등과 같은 통상의 소자분리 공정에 의해 형성하며, 게이트절연막은 열 산화막, 또는 질화막/산화막의 적층 구조 등이 적용된다.
폴리실리콘막(104)은 1000∼2000Å의 두께로 형성하며, 폴리실리콘막(104) 증착시 폴리실리콘/폴리-옥사이드(poly-oxide)/폴리실리콘 구조로 증착할수 있는 바, 이는 후에 폴리실리콘 일부 식각시 폴리-옥사이드에서 식각 정지를 용이하게 하도록 하기 위함이다. 물론 식각정지를 위하여 폴리-옥사이드 대신에 다른 재질의 막을 사용하는 것이 가능하다. 즉, 얇은 절연막(SiO2 또는 Si3N4)을 사용하는 것이 가능하다.
도 2b는 게이트 마스크(Mask) 및 식각 공정으로 폴리실리콘(104)을 패터닝한 상태이고, 도 2c는 폴리실리콘(104) 식각에 의한 데미지를 회복하기 위하여 게이트 재산화 공정을 진행하여 폴리실리콘막 패턴의 표면에 GGO(Graded Gate Oxide)(105)를 형성한 상태이다. 상기 게이트 재산화 공정은 O2 분위기에서 650∼900℃로 1∼60 분 동안 열처리하는 방법을 사용한다.
이어서, 도 2d와 같이 게이트 측벽에 스페이서(106)를 형성한 다음, 드러난 기판(101) 표면 하부에 이온주입에 의해 소오스/드레인 영역(도면에 도시되지 않음)을 형성한다. 게이트 측벽 스페이서(106)는 실리콘질화막(SiNx)(x는 0.5∼2) 또는 고유전체(High-k dielectric)(예컨대 HfO2, Hf-silicate, Al2O3 등)을 사용하는 것이 가능하다.
이어서, 도 2e와 같이 층간절연막(Inter-Layer Dielectric)(107)을 증착한 후 폴리실리콘막(104) 표면이 드러나도록 전체구조 상부를 화학기계적연마(CMP) 한다.
이어서, 도 2f와 같이 드러난 폴리실리콘막(104)의 일부두께를 식각하고 일부두께만 잔류하도록 한 다음, 드러난 GGO(105) 및 잔류 폴리실리콘막 상의 자연산화막 등을 BOE 또는 희석된 HF 등의 용액을 사용하여 제거한다.
이에 의해 폴리실리콘막이 식각된 부분에는 게이트 측벽 스페이서(106) 및 층간절연막(107)에 의해 감싸여진 홈(108)이 형성될 것이다.
이어서, 도 2g에 도시된 바와 같이 상기 홈(108) 내에 텅스텐막(109)를 선택적으로 성장시킨다. 폴리실리콘막(104) 상부에 선택적으로 텅스텐을 성장시키기 위한 화학기상증착(CVD)의 반응 기체로는 WF6, HCl, Cl2, H2 등을 사용한다.
한편, 폴리실리콘막(104)과 텅스텐막(109)의 비정상적인 실리사이드화 (abnormal silicidation)를 억제하기 위하여 텅스텐막(109)을 선택적으로 증착하기 이전에 폴리실리콘막(104) 표면을 질화 처리하는 방법을 사용할 수 있다. 질화 처리시에는 NH3 또는 N2 또는 NF3 가스의 플라즈마 분위기에서 600∼900℃로 10초 내지 60분간 열처리 한다. 이에 의해 폴리실리콘막 표면에는 도전성을 파괴하지 않을 정도의 얇은 질화물이 형성될 것이고, 이 질화물이 확산방지막으로 작용한다. 또한, 질화 처리 대신에 예컨대 도전성 텅스텐질화막(WNx)과 같은 확산방지막을 폴리실리콘막(104)와 텅스텐막(109) 사이에 형성하는 것이 가능하다.
이어서, 도 2h에 도시된 바와 같이 후속 자기정렬콘택(Self-aligned contact; SAC) 공정시 식각베리어(barrier)로 작용할 베리어막(110)을 증착한 후 화학기계적연마를 수행한다. 이에 의해 폴리실리콘(104) 상부의 홈(108) 내에는 텅스텐(109)과 베리어막(110)이 적층된다. SAC 베리어 물질은 SiNx(여기서 x는 0.5~2의 값을 가질 수 있다)이 적용 가능하며, 고유전체(High-k dielectric)(예컨대 HfO2, Hf-silicate, Al2O3 등) 또는 HfN, ZrN, AlN 등도 적용 가능하다.
이어서, 도 2i는 랜딩 플러그(Landing plug)를 형성하기 위해 커패시터 및 비트라인이 콘택되는 영역을 드러나는 콘택홀을 형성시킨 상태이고, 도 2j는 랜딩 플러그(Landing plug)(111)를 형성시킨 상태이다.
이후, 비트라인, 커패시터, 금속배선 공정등을 거쳐 DRAM 소자를 완성한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
본 발명은 선택산화 공정이 필요없어 텅스텐/폴리실리콘 게이트의 계면 절연막 형성을 근본적으로 방지하므로써, 낮은 저항의 게이트 구현이 가능하다.
Claims (9)
- 기판 상부에 게이트용 폴리실리콘막을 증착하는 단계;게이트 마스크 및 식각 공정으로 상기 폴리실리콘막을 패터닝하는 단계;패턴된 폴리실리콘막을 포함하는 전체구조 상에 절연막을 증착하는 단계:상기 폴리실리콘막 표면이 드러나도록 결과물의 상부를 화학기계적연마하는 단계;드러난 상기 폴리실리콘막의 일부두께를 식각하여 홈을 형성하는 단계; 및상기 홈 내의 상기 폴리실리콘막 상에 텅스텐막을 선택적으로 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 게이트 제조 방법.
- 제1항에 있어서,상기 텅스텐과 상기 폴리실리콘막 사이에 확산방지막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 게이트 제조 방법.
- 제1항에 있어서,상기 폴리실리콘막을 패터닝하는 단계 후, 패턴된 상기 폴리실리콘막의 표면을 산화시키는 단계를 더 포함하는 것을 특징으로 하는 게이트 제조 방법.
- 제2항에 있어서,상기 확산방지막은 상기 홈 내의 상기 폴리실리콘막 표면을 질화 처리하여 형성되는 것을 특징으로 하는 게이트 제조 방법.
- 제4항에 있어서,상기 질화 처리는 NH3 또는 N2 또는 NF3 가스의 플라즈마 분위기에서 600∼900℃로 10초 내지 60분간 실시하는 것을 특징으로 하는 게이트 제조 방법.
- 제2항에 있어서,상기 확산방지막은 도전성 텅스텐질화막으로 이루어진 것을 특징으로 하는 게이트 제조 방법.
- 제1항에 있어서,상기 선택적 텅스텐 형성은 반응 기체로 WF6, HCl, Cl2 및 H2 을 사용한 화학기상증착으로 수행되는 것을 특징으로 하는 게이트 제조 방법.
- 제1항에 있어서,상기 폴리실리콘막은 폴리실리콘/식각정지층/폴리실리콘 구조로 적층되어 상기 폴리실리콘막의 일부두께 식각시 상기 식각정지층에서 식각정지를 용이하도록 하는 것을 특징으로 하는 게이트 제조 방법.
- 제8항에 있어서,상기 식각정지층은 SiO2 또는 Si3N4 로 이루어진 것을 특징으로 하는 게이트 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020020037284A KR100844953B1 (ko) | 2002-06-29 | 2002-06-29 | 선택적 텅스텐 성장법을 이용한 게이트 제조 방법 |
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| Application Number | Priority Date | Filing Date | Title |
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| KR1020020037284A KR100844953B1 (ko) | 2002-06-29 | 2002-06-29 | 선택적 텅스텐 성장법을 이용한 게이트 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20040001950A KR20040001950A (ko) | 2004-01-07 |
| KR100844953B1 true KR100844953B1 (ko) | 2008-07-09 |
Family
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020020037284A KR100844953B1 (ko) | 2002-06-29 | 2002-06-29 | 선택적 텅스텐 성장법을 이용한 게이트 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100844953B1 (ko) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000004522A (ko) * | 1998-06-30 | 2000-01-25 | 김영환 | 반도체 소자의 제조방법 |
| KR20010003786A (ko) * | 1999-06-25 | 2001-01-15 | 김영환 | 반도체 소자의 텅스텐-메탈 게이트 구조 형성 방법 |
-
2002
- 2002-06-29 KR KR1020020037284A patent/KR100844953B1/ko not_active IP Right Cessation
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| KR20010003786A (ko) * | 1999-06-25 | 2001-01-15 | 김영환 | 반도체 소자의 텅스텐-메탈 게이트 구조 형성 방법 |
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|---|---|
| KR20040001950A (ko) | 2004-01-07 |
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