KR100400320B1 - 반도체소자의 게이트전극 형성 방법 - Google Patents

반도체소자의 게이트전극 형성 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 게이트전극 형성방법에 관한 것으로, 반도체소자의 고집적화를 가능하게 하기 위하여, 반도체 기판 상에 버퍼층, 보호막 및 희생절연막을 적층하고 게이트전극 마스크를 이용한 사진식각공정으로 상기 희생절연막 및 보호막을 식각하고 상기 희생절연막 및 보호막의 남은 부분을 마스크로 하여 상기 희생절연막 및 보호막의 식각면 하부의 반도체기판에 저농도의 불순물을 임플란트하여 저농도의 불순물 접합영역을 형성한 다음, 상기 희생절연막 및 보호막 측벽에 절연막 스페이서를 형성하고 상기 절연막 스페이서 사이의 버퍼산화막을 제거한 다음, 노출된 반도체기판에 게이트산화막을 형성하고 상기 절연막 스페이서 사이를 매립하는 게이트전극용 도전층을 전체표면상부에 형성한 다음, 상기 게이트전극용 도전층을 평탄화식각하여 상기 희생절연막을 노출시키고 상기 희생절연막과 보호막을 제거하는 공정으로 하부는 좁고 상부는 넓은 게이트전극을 형성함으로써 소자의 스위칭 속도를 증가시키고 게이트전극의 저항을 감소시켜 반도체소자의 고집적화를 가능하게 하는 기술이다.

Description

반도체소자의 게이트전극 형성 방법{A method for forming a gate electrode of a semiconductor device}
본 발명은 반도체 소자의 게이트전극 형성 방법에 관한 것으로, 특히 다마신 방법을 이용하여 채널영역에 접하는 부분은 좁고 상측은 넓게 형성되어 소자의 특성을 향상시킬 수 있는 금속 게이트전극을 형성하는 방법에 관한 것이다.
반도체 소자의 고집적화에 따라 게이트전극의 선폭 축소를 필요로 하는데 게이트전극의 선폭이 축소되면 소자의 집적도가 높아지고 스위칭 속도가 빨라지게 된다.
도 1a 내지 도 1c 는 종래기술에 따른 반도체소자의 게이트전극 형성방법을 도시한 단면도이다.
도 1a를 참조하면, 반도체기판(11) 상에 활성영역을 정의하는 소자분리막(13)을 형성한다.
그리고, 상기 반도체기판(11)의 활성영역 상에 게이트산화막(15)을 형성한다.
그리고, 전체표면상부에 게이트전극용 폴리실리콘막(17)을 형성하고 그 상부에 감광막패턴(19)을 형성한다.
이때, 상기 감광막패턴(19)은 게이트전극 마스크를 이용한 노광 및 현상공정으로 형성한 것이다.
도 1b를 참조하면, 상기 감광막패턴(19)을 마스크로 하여 상기 게이트전극용 폴리실리콘막(17)을 식각하여 폴리실리콘막(17)패턴을 형성한다.
그리고, 상기 폴리실리콘막(17)패턴 표면을 포함한 전체표면상부에 절연막(21)을 형성한다.
도 1c를 참조하면, 상기 절연막(21)을 이방성식각하여 상기 폴리실리콘막 (17)패턴 측벽에 절연막(21) 스페이서를 형성함으로써 게이트전극을 형성한다.
상기한 바와같이 종래기술에 따른 반도체소자의 게이트전극 형성방법은, 상기 게이트전극의 선폭을 축소하는 경우 사진식각공정이 어렵게 되고, 게이트산화막으로 사용되는 SiO2또는 SiOxNy의 박막화에 따른 신뢰성이 저하되며, 보론(B) 페너트레이션(boron penetration), 터널링 효과 및 게이트의 공핍화 등의 문제가 발생한다.
이러한 문제를 해결하기 위해 게이트 건식각 공정에서 PR을 축소하여 게이트 선폭을 감소시키는 방법이 제시되었으나 트랜지스터의 성능이 약간 향상될 뿐이다.
또한, 게이트 식각시 발생하는 노칭(notching) 현상을 이용하여 실제 게이트로 작용하는 면적을 축소시키는 방법은 공정의 재현성 확보가 어려우며 공정 진행시 게이트 선폭을 모니터링 할 수 없다는 문제점이 있다.
그리고, 게이트 선폭의 감소로 인한 회로 저항의 증가를 방지하기 위해 폴리 금속 게이트를 이용하지만, 기존의 식각 공정을 이용하여 게이트를 형성하는 경우 다양한 물질로 이루어진 다층 구조의 식각의 어려움, 게이트 절연막의 손상을 방지의 어려움 등의 문제점이 있다.
본 발명은 이러한 문제를 해결하기 위해, 다마신 공정에 의해 게이트를 형성하되, 하부는 좁고 상부는 넓게 형성하여 소자의 스위칭 속도의 증가와 게이트전극의 저항이 감소되는 반도체소자의 게이트전극 형성 방법을 제공하는 것을 그 목적으로 한다.
도 1a 내지 도 1c 는 종래기술에 따른 반도체소자의 게이트전극 형성방법을 도시한 단면도.
도 2a 내지 도 2e 는 본 발명의 실시예에 따른 반도체소자의 게이트전극 형성 방법을 도시한 단면도.
< 도면의 주요부분에 대한 부호 설명 >
11,31 : 반도체기판 13,33 : 소자분리막
15 : 게이트산화막 17 : 게이트전극용 폴리실리콘막
19,41 : 감광막패턴 21 ; 절연막 스페이서
35 : 버퍼산화막 37 : 보호막
39 : 희생산화막 43 : 저농도의 불순물영역
45 : 절연막 스페이서 47 : 게이트산화막
49 : 게이트전극용 금속층 51 : 금속 게이트전극
이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 게이트전극 형성방법은,
반도체 기판 상에 버퍼층, 보호막 및 희생절연막을 적층하는 공정과,
게이트전극 마스크를 이용한 사진식각공정으로 상기 희생절연막 및 보호막을 식각하고 상기 희생절연막 및 보호막의 남은 부분을 마스크로 하여 상기 희생절연막 및 보호막의 식각면 하부의 반도체기판에 저농도의 불순물을 임플란트하여 저농도의 불순물 접합영역을 형성하는 공정과,
상기 희생절연막 및 보호막 측벽에 절연막 스페이서를 형성하는 공정과,
상기 절연막 스페이서 사이의 버퍼산화막을 제거하고 노출된 반도체기판에 게이트산화막을 형성하는 공정과,
상기 절연막 스페이서 사이를 매립하는 게이트전극용 도전층을 전체표면상부에 형성하는 공정과,
상기 게이트전극용 도전층을 평탄화식각하여 상기 희생절연막을 노출시키고 상기 희생절연막과 보호막을 제거하는 공정을 포함하는 것과,
상기 버퍼산화막은 열적 CVD 또는 LPCVD 방법으로 50 ∼ 200 Å 의 두께로 형성된 것과,
상기 보호막은 질화막을 100 ∼ 300 Å 만큼 LPCVD 방법으로 형성하는 것과,
상기 희생산화막은 LPCVD 방법으로 1000 ∼ 2000 Å 의 두께만큼 형성된 것과,
상기 희생산화막 식각공정은 건식 플라즈마 식각 방법으로 실시하는 것과,
상기 보호막의 식각공정은 인산을 이용하여 실시하는 것과,
상기 저농도의 불순물 접합영역은 사입사 방법으로 회전시켜 형성하는 것과,
상기 절연막 스페이서는 300 ∼ 700 Å 두께의 질화막을 LPCVD 방법으로 형성하는 것과,
상기 버퍼산화막의 식각공정은 HF를 이용하여 실시하는 것과,
상기 버퍼산화막의 식각공정은 플라즈마 방식의 소프트 식각 공정으로 실시하는 것과,
상기 게이트 산화막의 두께는 15 ∼ 30 Å 두께인 것과,
상기 게이트전극용 도전층은 CVD 방법이나 스퍼터링방법 중 어느 하나 한 가지로 형성하는 것과,
상기 게이트전극용 도전층은 3000 ∼ 5000 Å 의 두께로 형성되는 것과,
상기 게이트전극용 도전층은 Al, W 또는 TiN 중에서 한가지로 형성하거나, 비정질 실리콘이나 폴리실리콘층 중에서 한가지로 형성하는 것과,
상기 희생절연막의 제거공정은 HF를 이용한 습식식각법으로 실시하는 것과,
상기 보호막의 제거공정은 건식 플라즈마 식각 방법으로 실시하는 것을 특징으로 한다.
한편, 본 발명의 원리는,
희생산화막을 형성하고 게이트전극이 형성될 영역의 희생산화막을 제거한 다음, 측벽에 절연막 스페이서를 형성하고 상기 희생산화막 사이를 매립하는 금속층을 형성한 다음, 상기 희생산화막을 제거함으로써 상기 절연막 스페이서로 인하여 하측이 좁고 상측이 넓은 형상을 갖는 금속 게이트 전극을 형성하는 것이다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하면 다음과 같다.
도 2a 내지 도 2e 는 본 발명의 실시예에 따른 반도체소자의 게이트전극 형성 방법을 도시한 단면도이다.
도 2a를 참조하면, 반도체기판(31) 상에 활성영역을 정의하는 소자분리막(33)을 형성한다. 이때, 상기 소자분리막(33)은 트렌치형으로 형성한 것이다.
그리고, 상기 반도체기판 상부에 버퍼산화막(35)을 형성하고 그 상부에 보호막(37)을 형성한다.
이때, 상기 버퍼산화막(35)은 열적 CVD 방법이나 LPCVD 방법으로 50 ∼ 200 Å 만큼 형성한다.
그리고, 상기 보호막(37)은 LPCVD 방법을 이용하여 100 ∼ 300 Å 두께의 질화막으로 형성한다.
그 다음, 상기 보호막(37) 상부에 희생산화막(39)을 형성한다.이때, 상기 희생산화막(39)은 LPCVD 방법을 이용하여 1000 ∼ 2000 Å 두께로 형성한다.
그리고, 상기 희생산화막(39) 상부에 감광막패턴(41)을 2000 ∼ 3000 Å 두께 형성한다.
이때, 상기 감광막패턴(41)은 게이트전극 마스크를 이용한 노광 및 현상공정으로 형성한 것이다.
도 2b를 참조하면, 상기 감광막패턴(41)을 마스크로 하여 상기 버퍼산화막(35) 상측의 게이트전극 영역 상측의 희생산화막(39) 및 보호막(37)을 제거한다.
이때, 상기 희생산화막(39)의 제거공정은 보호막(37)과의 식각선택비 차이를 이용하여 건식 플라즈마식각공정으로 실시한다.
그리고, 상기 보호막(37)의 제거공정은 인산을 이용하여 실시한다.
그리고, 상기 희생절연막(39) 및 보호막(37)의 식각면 하부의 반도체기판(11)에 저농도의 불순물을 임플란트하여 저농도의 불순물 접합영역(43)을 형성한다.
이때, 상기 불순물 임플란트 공정은 사입사 방법으로 회전하여 실시한 것이다.
도 2c를 참조하면, 상기 희생산화막(39) 및 보호막(37)의 식각면 측벽에 절연막 스페이서(45)를 형성한다.
이때, 상기 절연막 스페이서(45)는 전체표면상부에 절연막을 300 ∼ 700 Å 두께로 형성하고 이를 이방성식각하여 형성한 것이다.
도 2d 및 도 2e를 참조하면, 상기 게이트전극 영역의 버퍼산화막(35)을 제거하고 노출된 반도체기판(11) 표면을 열산화하여 15 ∼ 30 Å 두께의 게이트산화막(47)을 형성한다.
그리고, 상기 게이트산화막(47) 상측의 게이트전극 영역을 매립하는 게이트전극용 금속층(49)을 형성하고 평탄화식각공정으로 상기 희생산화막(39)을 노출시킨 다음, 상기 희생산화막(39) 및 보호막(37)을 제거하여 측벽에 절연막 스페이서(45)가 구비되는 게이트전극(51)을 형성한다.
이때, 상기 게이트전극용 금속층(49)은 CVD 또는 스퍼터링 방법을 이용하여 3000 ∼ 5000 Å 두께의 Al, W 또는 TiN 으로 형성하거나, 비정질 실리콘이나 폴리실리콘층으로 형성할 수도 있다.
그리고, 상기 희생산화막(39) 및 보호막(37)은 건식 플라즈마 식각공정 및 인산을 이용하여 제거한다.
이상에서 설명한 바와 같이, 본 발명에 따른 반도체소자의 게이트전극 형성방법은, 다마신 공정을 이용하여 하부는 좁고 상부는 넓은 게이트를 형성함으로써 소자의 스위칭 속도는 증가하고 게이트전극의 저항을 감소시켜 소자의 고집적화를 가능하게 하고 그에 따른 반도체소자의 특성을 향상시킬 수 있는 효과가 있다.

Claims (17)

  1. 반도체 기판 상에 버퍼층, 보호막 및 희생절연막을 적층하는 공정과,
    게이트전극 마스크를 이용한 사진식각공정으로 상기 희생절연막 및 보호막을 식각하고 상기 희생절연막 및 보호막의 남은 부분을 마스크로 하여 상기 희생절연막 및 보호막의 식각면 하부의 반도체기판에 저농도의 불순물을 임플란트하여 저농도의 불순물 접합영역을 형성하는 공정과,
    상기 희생절연막 및 보호막 측벽에 절연막 스페이서를 형성하는 공정과,
    상기 절연막 스페이서 사이의 버퍼산화막을 제거하고 노출된 반도체기판에 게이트산화막을 형성하는 공정과,
    상기 절연막 스페이서 사이를 매립하는 게이트전극용 도전층을 전체표면상부에 형성하는 공정과,
    상기 게이트전극용 도전층을 평탄화식각하여 상기 희생절연막을 노출시키고 상기 희생절연막과 보호막을 제거하는 공정을 포함하는 반도체소자의 게이트전극 형성방법.
  2. 제 1 항에 있어서,
    상기 버퍼산화막은 열적 CVD 또는 LPCVD 방법으로 50 ∼ 200 Å 의 두께로 형성된 것을 특징으로 하는 반도체소자의 게이트전극 형성방법.
  3. 제 1 항에 있어서,
    상기 보호막은 질화막을 100 ∼ 300 Å 만큼 LPCVD 방법으로 형성하는 것을 특징으로 하는 반도체소자의 게이트전극 형성 방법.
  4. 제 1 항에 있어서,
    상기 희생산화막은 LPCVD 방법으로 1000 ∼ 2000 Å 의 두께만큼 형성된 것을 특징으로 하는 반도체소자의 게이트전극 형성 방법.
  5. 제 1 항에 있어서,
    상기 희생산화막 식각공정은 건식 플라즈마 식각 방법으로 실시하는 것을 특징으로 하는 반도체소자의 게이트전극 형성 방법.
  6. 제 1 항에 있어서,
    상기 보호막의 식각공정은 인산을 이용하여 실시하는 것을 특징으로 하는 반도체소자의 게이트전극 형성 방법.
  7. 제 1 항에 있어서,
    상기 저농도의 불순물 접합영역은 사입사 방법으로 회전시켜 형성하는 것을 특징으로 하는 반도체소자의 게이트전극 형성 방법.
  8. 제 1 항에 있어서,
    상기 절연막 스페이서는 300 ∼ 700 Å 두께의 질화막으로 형성하는 것을 특징으로 하는 반도체소자의 게이트전극 형성 방법.
  9. 제 8 항에 있어서,
    상기 절연막 스페이서는 LPCVD 방법으로 형성하는 것을 특징으로 하는 반도체소자의 게이트전극 형성 방법.
  10. 제 1 항에 있어서,
    상기 버퍼산화막의 식각공정은 HF를 이용하여 실시하는 것을 특징으로 하는 반도체소자의 게이트전극 형성 방법.
  11. 제 1 항에 있어서,
    상기 버퍼산화막의 식각공정은 플라즈마 방식의 소프트 식각 공정으로 실시하는 것을 특징으로 하는 반도체소자의 게이트전극 형성 방법.
  12. 제 1 항에 있어서,
    상기 게이트 산화막의 두께는 15 ∼ 30 Å 두께인 것을 특징으로 하는 반도체소자의 게이트전극 형성 방법.
  13. 제 1 항에 있어서,
    상기 게이트전극용 도전층은 CVD 방법이나 스퍼터링방법 중 어느 하나 한 가지로 형성하는 것을 특징으로 하는 반도체소자의 게이트전극 형성 방법.
  14. 제 1 항에 있어서,
    상기 게이트전극용 도전층은 3000 ∼ 5000 Å 의 두께로 형성되는 것을 특징으로 하는 반도체소자의 게이트전극 형성 방법.
  15. 제 1 항에 있어서,
    상기 게이트전극용 도전층은 Al, W 또는 TiN 중에서 한가지로 형성하거나, 비정질 실리콘이나 폴리실리콘층 중에서 한가지로 형성하는 것을 특징으로 하는 반도체소자의 게이트전극 형성 방법.
  16. 제 1 항에 있어서,
    상기 희생절연막의 제거공정은 HF를 이용한 습식식각법으로 실시하는 것을 특징으로 하는 반도체소자의 게이트전극 형성 방법.
  17. 제 1 항에 있어서,
    상기 보호막의 제거공정은 건식 플라즈마 식각 방법으로 실시하는 것을 특징으로 하는 반도체소자의 게이트전극 형성 방법.
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