KR100723771B1 - 반도체소자의 캐패시터 및 그 제조방법 - Google Patents

반도체소자의 캐패시터 및 그 제조방법 Download PDF

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Abstract

캐패시턴스를 향상시키면서 공정을 단순화 시킬 수 있는 반도체소자의 캐패시터 및 그 제조방법을 제공하기 위한 것으로써, 이와 같은 목적을 달성하기 위한 반도체소자의 캐패시터는 반도체기판의 일 불순물영역에 콘택홀을 갖는 층간절연막, 상기 콘택홀 및 그에 인접한 상기 층간절연막상에 형성된 제 1 스토리지노드, 상기 제 1 스토리지노드의 가장자리에 돌출되어 형성된 제 2 스토리지 노드, 상기 제 2 스토리지 노드의 표면에 형성된 에스에이이에스(SAES:Surface Area Enhanced Silica), 상기 제 1, 제 2 스토리지노드 및 상기 SAES의 표면에 형성된 유전체막, 상기 유전체막을 감싸도록 형성된 플레이트 노드를 포함하여 구성된다.
제 2 스토리지노드

Description

반도체소자의 캐패시터 및 그 제조방법{CAPACITOR OF SEMICONDUCTOR DEVICE AND FABRICATION METHOD THEREOF}
도 1a 내지 도 1c는 종래방법에 따른 반도체소자의 캐패시터 제조방법을 나타낸 공정단면도
도 2는 본 발명의 실시예에 따른 반도체소자의 캐패시터 구조단면도
도 3a 내지 도 3e는 본 발명의 실시예에 따른 반도체소자의 캐패시터 제조방법을 나타낸 공정단면도
도면의 주요 부분에 대한 부호의 설명
31 : 반도체기판 32 : 제 1 층간절연막
33 : 제 1 스토리지 노드 34 : 제 2 층간절연막
35 : 비정질 실리콘층 35a : 제 2 스토리지 노드
36 : SAES 37 : 유전체막
38 : 플레이트 노드
본 발명은 반도체소자에 대한 것으로, 특히 반도체소자의 캐패시터 및 그 제 조방법에 관한 것이다.
첨부 도면을 참조하여 종래 반도체소자의 캐패시터의 제조방법에 대하여 설명하면 다음과 같다.
도 1a 내지 도 1c는 종래방법에 따른 반도체소자의 캐패시터 제조방법을 나타낸 공정단면도이다.
도면에는 도시되어 있지 않지만 반도체기판(1)의 액티브영역의 일영역에 게이트전극과 소오스/드레인 영역(이하 불순물영역)을 구비한 트랜지스터를 형성한다.
이후에 도 1a에 도시한 바와 같이 반도체기판(1) 전면에 산화막으로 구성된 제 1 층간절연막(2)을 증착한다.
그리고 불순물영역이 드러나도록 사진 식각공정으로 제 1 층간절연막(2)을 이방성 식각해서 제 1 콘택홀을 형성한다.
그리고 제 1 콘택홀을 포함한 제 1 층간절연막(2)상에 도핑된 폴리실리콘층을 증착한 후, 제 1 콘택홀과 그에 인접한 제 1 층간절연막(2)상에만 남도록 도핑된 폴리실리콘층을 이방성 식각해서 제 1 스토리지 노드(3)를 형성한다.
이후에 제 1 스토리지 노드(3)를 포함한 제 1 층간절연막(2)상에 질화막(4)을 형성한다.
이때 질화막(4)은 차후에 제 2 층간절연막(5)을 식각하여 제 2 콘택홀을 형성할 때 제 1 스토리지 노드(3)의 보호막 역할을 한다.
다음에 도 1b에 도시한 바와 같이 전면에 TEOS(Tetra Ethyl Ortho Silicate) 로 구성된 제 2 층간절연막(5)을 증착한다. 이때 제 2 층간절연막(5)의 증착 두께를 두껍게하면 캐패시턴스가 향상된다.
이후에 제 1 스토리지 노드(3) 상부의 제 2 층간절연막(5)을 이방성 식각해서 제 2 콘택홀을 형성한다.
그리고 제 2 콘택홀을 포함한 제 2 층간절연막(5)상에 폴리실리콘층(6)을 증착한다.
이후에 폴리실리콘층(6)을 이방성 식각해서 제 2 콘택홀의 측벽 즉, 제 1 스토리지 노드(Tetra Ethyl Ortho Silicate) 상부의 가장자리를 따라서 돌출되도록 제 2 스토리지 노드(6)를 형성한다.
상기와 같은 종래 반도체소자의 캐패시터 제조방법은 다음과 같은 문제가 있다.
첫째, 캐패시턴스를 높이기 위해서 TEOS를 두껍게 증착하는데, 이때 차후에 TEOS의 사진식각하여 콘택홀을 형성할 때 감광막의 두께에도 한계가 있기 때문에 TEOS 즉, 제 2 층간절연막을 한정없이 두껍게 증착할 수가 없으므로 캐패시턴스의 향상에 난점이 있다.
본 발명은 상기와 같은 문제를 해결하기 위하여 안출한 것으로 특히, 캐패시턴스를 향상시키면서 공정을 단순화 시킬 수 있는 반도체소자의 캐패시터 및 그 제조방법을 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명 반도체소자의 캐패시터는 반도체기판의 일 불순물영역에 콘택홀을 갖는 층간절연막, 상기 콘택홀 및 그에 인접한 상기 층간절연막상에 형성된 제 1 스토리지노드, 상기 제 1 스토리지노드의 가장자리에 돌출되어 형성된 제 2 스토리지 노드, 상기 제 2 스토리지 노드의 표면에 형성된 에스에이이에스(SAES:Surface Area Enhanced Silica), 상기 제 1, 제 2 스토리지노드 및 상기 SAES의 표면에 형성된 유전체막, 상기 유전체막을 감싸도록 형성된 플레이트 노드를 포함하여 구성됨을 특징으로 한다.
상기와 같은 구성을 갖는 본 발명 반도체소자의 캐패시터 제조방법은 반도체기판의 일 불순물영역이 드러나도록 제 1 콘택홀을 갖는 제 1 층간절연막을 형성하는 공정, 상기 제 1 콘택홀 및 그에 인접한 상기 제 1 층간절연막상에 제 1 스토리지노드를 형성하는 공정, 상기 제 1 스토리지노드의 상부에 제 2 콘택홀을 갖도록 상기 제 1 층간절연막상에 제 2 층간절연막을 형성하는 공정, 상기 제 1 스토리지 노드의 가장자리에 돌출되도록 상기 제 2 콘택홀의 측면을 따라 제 2 스토리지 노드를 형성하는 공정, 상기 제 2 층간절연막을 제거하는 공정, 상기 제 2 스토리지 노드의 표면을 따라서 SAES를 형성하는 공정, 상기 제 1, 제 2 스토리지노드 및 상기 SAES의 표면에 유전체막을 형성하는 공정, 상기 유전체막을 감싸도록 플레이트 노드를 형성하는 공정을 포함함을 특징으로 한다.
첨부 도면을 참조하여 본 발명의 바람직한 실시예인 반도체소자의 캐패시터 및 그 제조방법에 대하여 설명하면 다음과 같다.
도 2는 본 발명의 실시예에 따른 반도체소자의 캐패시터 구조단면도이고, 도 3a 내지 도 3c는 본 발명의 실시예에 따른 반도체소자의 캐패시터 제조방법을 나타낸 공정단면도이다.
본 발명의 실시예에 따른 반도체소자의 캐패시터는 도 2에 도시한 바와 같이 도면에는 도시되지 않았지만 반도체기판(31)내의 일 불순물영역에 콘택홀을 갖는 제 1 층간절연막(33)이 있고, 상기 콘택홀 및 그에 인접한 제 1 층간절연막(32)상에 도핑된 폴리실리콘으로 구성된 제 1 스토리지 노드(33)가 있다.
그리고 제 1 스토리지 노드(33)의 상부 가장자리를 따라서 돌출된 제 2 스토리지 노드(35a)가 있다. 이때 제 2 스토리지 노드(35a)는 폴리실리콘이다.
그리고 제 2 스토리지 노드(35a)의 표면을 따라서 캐패시턴스를 향상시키는 SAES(Surface Area Enhanced Silica)(36)가 있다.
그리고 제 1, 제 2 스토리지 노드(33,35a)와 SAES(36)의 표면을 따라서 질화막으로 구성된 유전체막(37)이 있다.
그리고 유전체막(37)을 포함한 제 1 층간절연막(32)상에 도핑된 폴리실리콘으로 구성된 플레이트 전극(38)이 있다.
다음은 상기와 같은 구성을 갖는 본 발명의 실시예에 따른 반도체소자의 캐패시터 제조방법에 대하여 설명한다.
도면에는 도시되어 있지 않지만 반도체기판(31)의 액티브영역의 일영역에 게이트전극과 소오스/드레인 영역(이하 불순물영역)을 구비한 트랜지스터를 형성한다.
이후에 도 3a에 도시한 바와 같이 반도체기판(31) 전면에 산화막으로 구성된 제 1 층간절연막(32)을 증착한다.
그리고 불순물영역이 드러나도록 사진 식각공정으로 제 1 층간절연막(32)을 이방성 식각해서 제 1 콘택홀을 형성한다.
그리고 제 1 콘택홀을 포함한 제 1 층간절연막(32)상에 도핑된 폴리실리콘층을 증착한 후, 제 1 콘택홀과 그에 인접한 제 1 층간절연막(32)상에만 남도록 도핑된 폴리실리콘층을 이방성 식각해서 제 1 스토리지 노드(33)를 형성한다.
다음에 도 3b에 도시한 바와 같이 제 1 스토리지 노드(33)를 포함한 제 1 층간절연막(32)상에 TEOS(Tetra Ethyl Ortho Silicate)로 구성된 제 2 층간절연막(34)을 증착한다. 이때 제 2 층간절연막(34)의 두께를 두껍게하면 캐패시턴스를 더 향상시킬 수 있다.
그리고 제 1 스토리지 노드(33)의 상부가 드러나도록 제 2 층간절연막(34)을 사진식각해서 제 2 콘택홀을 형성한다.
이후에 제 2 콘택홀을 포함한 제 2 층간절연막(34)상에 비정질실리콘층(35)을 증착한다.
이와 같이 비정질 실리콘층(35)을 증착한 후에, 별도의 공정없이 도 3c에 도시한 바와 같이 제 2 콘택홀의 측벽에만 즉, 제 1 스토리지 노드(33)의 가장자리를 따라서 돌출되도록 비정질 실리콘층(35)을 건식각하여서 제 2 스토리지 노드(35)를 형성한다.
다음에 도 3d에 도시한 바와 같이 제 2 스토리지 노드(35a)와 제 1 스토리지 노드(33)양측의 제 2 층간절연막(34)을 습식각하여 제거한다.
이후에 제 2 스토리지 노드(35a)의 표면에 SAES(Surface Area Enhanced Silica)(36)를 형성한다.
이때 SAES(36)는 제 2 스토리지 노드의 표면을 씨드로 하여 그 입자를 크게 성장시키는 것으로 이때 면적이 증가되는 것을 이용하여 캐패시턴스를 향상시키고, SAES(36)를 형성하는 공정을 진행할 때 제 2 스토리지 노드(35a)는 비정질실리콘층에서 폴리실리콘층으로 변화된다.
도 3e에 도시한 바와 같이 SAES(36)와 제 1, 제 2 스토리지 노드(33,35a)의 표면에 질화막으로 구성된 유전체막(37)을 형성하고, 유전체막(37)을 포함한 전면에 도핑된 폴리실리콘층을 증착하여 상부전극 즉, 플레이트 전극(38)을 형성한다.
상기와 같은 본 발명 반도체소자의 캐패시터 및 그 제조방법은 다음과 같은 효과가 있다.
첫째, 제 2 스토리지 노드를 건식각하여 형성하기 전에 별도의 SOG층을 형성하지 않아도 되므로 공정을 단순화 시킬 수 있다.
둘째, 제 2 층간절연막의 두께를 조절하는 방법외에 SAES를 형성하므로써 보다 높은 정전용량을 얻을 수 있다.

Claims (5)

  1. 삭제
  2. 반도체기판의 일 불순물영역이 드러나도록 제 1 콘택홀을 갖는 제 1 층간절연막을 형성하는 공정,
    상기 제 1 콘택홀 및 그에 인접한 상기 제 1 층간절연막상에 제 1 스토리지노드를 형성하는 공정,
    상기 제 1 스토리지노드의 상부에 제 2 콘택홀을 갖도록 상기 제 1 층간절연막상에 제 2 층간절연막을 형성하는 공정,
    상기 제 1 스토리지 노드의 가장자리 상부에 돌출되도록 상기 제 2 콘택홀의 측면을 따라 제 2 스토리지 노드를 형성하는 공정,
    상기 제 2 층간절연막을 제거하는 공정,
    상기 제 2 스토리지 노드의 표면을 따라서 에스에이이에스(SAES:Surface Area Enhanced Silica)를 형성하는 공정,
    상기 제 1, 제 2 스토리지노드 및 상기 SAES의 표면에 유전체막을 형성하는 공정,
    상기 유전체막을 감싸도록 플레이트 노드를 형성하는 공정을 포함함을 특징으로 하는 반도체소자의 캐패시터 제조방법.
  3. 제 2 항에 있어서, 상기 제 2 스토리지노드는 상기 제 2 콘택홀을 포함한 전면에 비정질실리콘을 증착한후에 건식각하여 형성함을 특징으로 하는 반도체소자의 캐패시터 제조방법.
  4. 제 2 항에 있어서, 상기 제 2 층간절연막은 TEOS(Tetra Ethyl Ortho Silicate)로 형성하고, 습식각으로 제거함을 특징으로 하는 반도체소자의 캐패시터 제조방법.
  5. 제 2 항에 있어서, 상기 SAES 형성시 상기 제 2 스토리지노드는 비정질실리콘에서 폴리실리콘으로 상태변이됨을 특징으로 하는 반도체소자의 캐패시터 제조방법.
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