KR100732767B1 - 반도체 소자의 리세스 채널용 트렌치 형성방법 - Google Patents

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Abstract

본 발명의 반도체 소자의 리세스 채널용 트렌치 형성방법은, 반도체 기판 위에 트렌치가 형성되는 제1 영역을 노출시키는 하드마스크막 패턴을 형성하는 단계; 하드마스크막패턴을 마스크로 한 제1 식각공정을 진행하여 제1 트렌치를 형성하고, 하드마스크막패턴은 제거하는 단계; 제1 트렌치를 포함하는 반도체 기판 상에 배리어막을 형성하는 단계; 배리어막 상에 제1 트렌치를 노출하는 감광막을 포함하는 이온주입마스크막을 형성하는 단계; 이온주입마스크막 및 배리어막을 이용하여 제1 트렌치 하부의 반도체 기판 내에 이온주입층을 형성하는 단계; 이온주입마스크막 및 배리어막을 마스크로 제2 식각공정을 진행하여 구 형상의 제2 트렌치를 형성하여 제1 트렌치 및 제2 트렌치로 이루어지는 벌브 타입의 리세스 채널용 트렌치를 형성하는 단계; 및 이온주입마스크막 및 배리어막을 제거하는 단계를 포함한다.
벌브 타입 리세스 채널용 트렌치, 국부적 채널이온주입

Description

반도체 소자의 리세스 채널용 트렌치 형성방법{Method for fabricating trench of recess channel in semiconductor device}
도 1 내지 도 2는 종래 기술에 따른 리세스 채널을 가지는 반도체 소자의 제조방법을 설명하기 위해 나타내보인 도면들이다.
도 3 내지 도 9는 본 발명의 일 실시예에 따른 반도체 소자의 리세스 채널용 트렌치 형성방법을 설명하기 위하여 나타내 보인 도면들이다.
도 10 내지 도 16은 본 발명의 다른 실시예에 따른 반도체 소자의 리세스 채널용 트렌치 형성방법을 설명하기 위하여 나타내 보인 도면들이다.
<도면의 주요 부분에 대한 부호의 설명>
200, 300 : 반도체 기판 206, 304 : 하드마스크막
224, 322 : 벌브 타입의 리세스 채널용 트렌치 220 , 316 : 이온주입층
234, 332 : 게이트 스택
본 발명은 반도체 소자의 제조방법에 관한 것으로서, 보다 상세하게는 반도체 소자의 리세스 채널용 트렌치 형성방법에 관한 것이다.
최근 집적회로 반도체소자의 집적도가 증가하고 디자인 룰(design rule)이 급격하게 감소함에 따라 트랜지스터의 안정적인 동작을 확보하는데 어려움이 증대되고 있다. 예컨대 게이트의 폭이 감소되어 트랜지스터의 단채널화가 급격하게 진행되고 있으며, 이에 따라 단채널효과(short channel effect)가 빈번하게 발생하고 있다. 상기 단채널효과로 인하여, 트랜지스터의 소스와 드레인 사이의 펀치스루(punch-through)가 심각하게 발생되고 있으며, 이러한 펀치스루는 소자의 오동작의 주요원인으로 인식되고 있다. 따라서 최근 단채널효과의 극복을 위해서 디자인 룰의 증가 없이 채널의 길이를 보다 더 확보하는 방법들이 다양하게 연구되고 있다. 특히 제한된 게이트선폭에 대해 채널의 길이를 보다 확장시켜 주는 구조로서, 2단계의 식각공정을 이용하여 벌브 타입(bulb type)의 리세스채널을 갖는 반도체소자를 형성하여 채널의 길이를 보다 연장시키려는 시도가 이루어지고 있다.
도 1 및 도 2는 종래 기술에 따른 리세스 채널을 가지는 반도체 소자의 제조방법을 설명하기 위해 나타내보인 도면들이다.
먼저 도 1을 참조하면, 소자분리막(102)으로 활성영역이 한정된 반도체 기판(100) 내에 하단부가 구 형상으로 이루어진 벌브 타입의 리세스 채널용 트렌치(104)를 형성한다. 다음에 셀 트랜지스터의 문턱전압을 확보하기 위하여 반도체 기판(100) 전면에 채널이온주입공정을 수행한다. 그러면 벌브 타입의 리세스 채널용 트렌치(104)를 둘러싸는 불순물 영역(106)이 형성된다.
다음에 도 2를 참조하면, 벌브 타입의 리세스 채널용 트렌치(104)와 중첩하는 게이트 스택(120)을 형성하고, 불순물을 주입하여 소스/드레인 영역(120)을 형 성한다. 여기서 게이트 스택은 게이트절연막패턴(110), 도전막패턴(112), 금속막패턴(114) 및 하드마스크막패턴(116)을 포함하여 이루어진다.
그런데 이 경우, 벌브 타입의 리세스 채널용 트렌치(104)를 둘러싸는 불순물 영역(106)이 소스/드레인 영역(120)과 겹쳐지는(overlap) 영역(A)이 존재하여 불순물 농도가 높아지면서 전계(electric field)가 증가하게 된다. 이에 따라 문턱전압이 변화하면서 소자의 리프레시(refresh) 특성이 열화되는 문제가 발생하였다.
따라서 소스/드레인 영역과 채널 형성을 위한 불순물 영역이 접하는 부분의 전계를 감소시키면서 리프레시 특성을 향상시킬 수 있는 방법이 필요하다.
본 발명이 이루고자 하는 기술적 과제는, 소스/드레인 영역과 채널 형성을 위한 불순물 영역이 접하는 부분의 전계를 감소시키면서 리프레시 특성을 향상시킬 수 있는 반도체 소자의 리세스 채널용 트렌치 형성방법을 제공하는 데 있다.
또한, 벌브 타입의 리세스 채널용 트렌치 형성시 트렌치 상부에 발생하는 손상을 방지할 수 있는 반도체 소자의 리세스 채널용 트렌치 형성방법을 제공하는 데 있다.
삭제
상기 기술적 과제를 달성하기 위하여, 본 발명의 일 실시예에 따른 반도체 소자의 리세스 채널용 트렌치 형성방법은, 반도체 기판 위에 트렌치가 형성되는 제1 영역을 노출시키는 하드마스크막 패턴을 형성하는 단계; 상기 하드마스크막패턴을 마스크로 한 제1 식각공정을 진행하여 제1 트렌치를 형성하고, 상기 하드마스크막패턴은 제거하는 단계; 상기 제1 트렌치를 포함하는 반도체 기판 상에 배리어막을 형성하는 단계; 상기 배리어막 상에 상기 제1 트렌치를 노출하는 이온주입마스크막을 형성하는 단계; 상기 이온주입마스크막 및 배리어막을 이용하여 상기 제1 트렌치 하부의 반도체 기판 내에 이온주입층을 형성하는 단계; 상기 이온주입마스크막 및 배리어막을 마스크로 제2 식각공정을 진행하여 구 형상의 제2 트렌치를 형성하여 제1 트렌치 및 제2 트렌치로 이루어지는 벌브 타입의 리세스 채널용 트렌치를 형성하는 단계; 및 상기 이온주입마스크막 및 배리어막을 제거하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 있어서, 상기 하드마스크막 패턴 형성 이전에 버퍼막 패턴을 형성하는 단계를 포함할 수 있다.
상기 하드마스크막패턴은 폴리실리콘막으로 형성하는 것이 바람직하며, 800-1200Å의 두께로 형성할 수 있다.
상기 버퍼막패턴은 산화막으로 형성할 수 있고, 상기 이온주입마스크막은 감광막을 포함하여 이루어진다.
상기 제1 트렌치는 400-1000Å의 깊이를 갖는 것이 바람직하다.
상기 배리어막은 고온열산화막(HTO)을 포함하여 이루어지고, 30-100Å의 두께로 형성할 수 있다.
상기 이온주입층은 상기 벌브 타입의 리세스 채널용 트렌치 하부의 반도체 기판 내에 불순물을 주입하는 국부적 채널이온주입공정(LCI)으로 실시하는 것이 바람직하다.
상기 이온주입층은 5-7°의 틸트 각도로 0° 및 180°의 회전방향으로 실시하는 국부적 채널이온주입공정으로 형성하는 것이 바람직하다.
상기 이온주입층은 상기 제1 트렌치의 바닥으로부터 400-1000Å의 깊이에 위치하도록 형성하는 것이 바람직하다.
상기 구 형상의 제2 트렌치는 상기 제1 트렌치의 바닥으로부터 400-1000Å의 깊이로 형성할 수 있다.
상기 제2 식각공정은 등방성식각을 이용할 수 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 다른 실시예에 따른 반도체 소자의 리세스 채널용 트렌치 형성방법은, 반도체 기판 위에 트렌치가 형성되는 제1 영역을 노출시키는 하드마스크막 패턴을 형성하는 단계; 상기 하드마스크막패턴을 마스크로 한 제1 식각공정을 진행하여 제1 트렌치를 형성하는 단계; 상기 하드마스크막패턴을 이용하여 상기 제1 트렌치 하부의 반도체 기판 내에 이온주입층을 형성하고, 상기 하드마스크막패턴은 제거하는 단계; 상기 반도체 기판 전면에 배리어막을 형성하는 단계; 상기 배리어막을 마스크로 제2 식각공정을 진행하여 구 형상의 제2 트렌치를 형성하여 제1 트렌치 및 제2 트렌치로 이루어지는 벌브 타입의 리세스 채널용 트렌치를 형성하는 단계; 및 상기 배리어막을 제거하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 있어서, 상기 하드마스크막 패턴 형성 이전에 버퍼막 패턴을 형성하는 단계를 포함할 수 있다.
상기 하드마스크막패턴은 비정질 카본막으로 형성할 수 있고, 2000-3000Å의 두께로 형성할 수 있다.
상기 버퍼막은 산화막으로 형성할 수 있다.
상기 제1 트렌치는 400-1000Å의 깊이를 갖는 것이 바람직하다.
상기 이온주입층은 상기 벌브 타입의 리세스 채널용 트렌치 하부의 반도체 기판 내에 수직방향으로 불순물을 주입하는 국부적 채널이온주입공정(LCI)으로 실시하는 것이 바람직하다.
상기 이온주입층은 상기 제1 트렌치의 바닥으로부터 400-1000Å의 깊이에 위치하도록 형성하는 것이 바람직하다.
상기 국부적 채널이온주입공정은 20-30KeV의 주입에너지와, 2.0-5.0E13 ions/㎠의 도즈량으로 불순물을 주입하여 수행할 수 있다.
상기 배리어막은 30-100Å의 두께로 형성할 수 있다.
상기 구 형상의 제2 트렌치는 상기 제1 트렌치의 바닥으로부터 400-1000Å의 깊이로 형성할 수 있다.
상기 제2 식각공정은 등방성식각을 이용할 수 있다.
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이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하고자 한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다.
도 3 내지 도 9는 본 발명의 일 실시예에 따른 반도체 소자의 리세스 채널용 트렌치 형성방법을 설명하기 위하여 나타내 보인 도면들이다.
먼저 도 3을 참조하면, 반도체 기판(200) 위에 상기 반도체 기판(200)의 소자분리영역을 노출시키는 버퍼막(202) 및 패드질화막(미도시함)을 형성한다. 계속해서 반도체 기판(200)의 노출부분에 대한 식각공정을 수행하여 일정 깊이를 갖는 트렌치(미도시함)를 형성한다. 다음에 트렌치가 매립되도록 전면에 절연막을 형성 하고, 평탄화공정을 수행한 후 패드질화막패턴을 제거하여 반도체 기판(200)의 소자분리영역을 정의하는 트렌치 소자분리막(204)을 형성한다. 여기서 버퍼막(202)는 산화막을 포함하여 형성할 수 있다.
다음에 도 4를 참조하면, 반도체 기판(200) 위에 하드마스크막(206)을 형성한다. 계속해서 하드마스크막(206) 위에 감광막을 도포 및 패터닝하여 하드마스크막(206)의 소정영역을 노출시키는 감광막 패턴(208)을 형성한다. 여기서 하드마스크막(206)은 폴리실리콘막으로 800-1200Å의 두께를 갖도록 형성한다.
다음에 도 5를 참조하면, 감광막 패턴(208)을 마스크로 하드마스크막(206) 및 버퍼막(202)을 식각하여 반도체 기판(200)의 제1 영역을 노출시키는 하드마스크막 패턴(210) 및 버퍼막패턴(212)을 형성한다. 여기서 도면에 미도시한 제1 영역은 이후 벌브 타입의 리세스 채널용 트렌치가 형성될 영역이다. 계속해서 하드마스크막 패턴(210) 및 버퍼막패턴(212)을 마스크로 한 제1 식각공정을 실시하여 반도체 기판(200) 상에 제1 트렌치(214)를 형성한 후, 하드마스크막 패턴(210)은 제거한다. 여기서 제1 트렌치(214)는 벌브(bulb) 타입의 리세스 채널용 트렌치의 목(neck)부분에 해당하며, 400-1000Å의 깊이를 갖도록 형성한다.
다음에 도 6을 참조하면, 제1 트렌치(214)를 포함하는 반도체 기판(200) 전면에 배리어막(216)을 형성한다. 여기서 배리어막(216)은 후속 벌브 타입의 리세스 채널용 트렌치를 형성하기 위한 제2 식각공정에서 반도체 기판(200)이 과도식각되는 것을 방지하는 역할을 하며, 고온산화막(HTO; High Temperature Oxidation)을 포함하여 30-70Å의 두께로 형성할 수 있다.
다음에 도 7을 참조하면, 배리어막(216) 상에 감광막을 도포 및 패터닝하여 제1 트렌치(214)를 노출시키는 이온주입마스크막(218)을 형성한다. 그리고 이온주입마스크막(218) 및 배리어막(216)을 마스크로 제1 트렌치(214) 하부의 반도체 기판(200) 내에 불순물을 주입하는 국부적 채널이온주입(LCI; Local channel Implant)공정을 실시하여 이온주입층(220)을 형성한다. 여기서 국부적인 채널 이온주입(LCI)은 5-7°의 틸트 각(tilt)을 갖도록 주입하며, 회전(rotation)방향은 제1 트렌치(214) 하부의 반도체 기판(200) 내에 주입이 되도록 0° 및 180°로 회전하여 주입한다. 이때, 이온주입층(220)은 제1 트렌치(214)의 바닥으로부터 400-1000Å 깊이에 위치하도록 주입하는 것이 바람직하다. 이렇게 이온주입층(220)을 틸트 각을 5-7°로 하여 제1 트렌치(214)의 바닥으로부터 400-1000Å 깊이에 위치하도록 주입하면, 이후 형성되는 채널형성영역의 폭과 깊이가 일치하게 된다.
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다음에 도 8을 참조하면, 이온주입마스크막(218) 및 배리어막(216)을 마스크로 한 제2 식각공정을 진행하여 제1 트렌치(214) 하단부에 구형의 제2 트렌치(222)를 형성하여, 제1 트렌치(214) 및 제2 트렌치(222)로 이루어지는 벌브 타입의 리세스 채널용 트렌치(224)를 형성한다.
계속해서 세정공정을 진행하여 이온주입마스크막(218) 및 벌브 타입의 리세스 채널용 트렌치(224)상에 남아 있는 배리어막(216)을 제거한다. 그리고 반도체 기판(200) 상에 40-60Å 두께의 스크린 산화막(미도시함)을 형성한다. 다음에 스크린 산화막을 이온주입마스크로 하여 통상의 웰 이온주입 및 채널이온주입을 수행한 후 스크린 산화막은 제거한다.
여기서 제2 트렌치(222)는 제1 트렌치(214)의 바닥으로부터 400-1000Å 깊이로 형성할 수 있다. 제2 식각공정은 모든 방향으로 똑같은 속도로 식각되어 식각 후 곡면을 가지는 등방성 식각(isotropic etch)으로 진행하는 것이 바람직하다. 등방성 식각을 진행하는 동안, 배리어막(216)은 벌브 타입의 리세스 채널용 트렌치(224) 측면이 과도하게 식각됨으로써 발생할 수 있는 반도체 기판(200)의 손상을 방지할 수 있다.
또한 종래의 경우, 배리어막(216) 만을 식각마스크로 이용하여 제2 식각공정을 진행함으로써 식각선택비에 의해 반도체 기판(200)과 인접하는 벌브 타입의 리세스 채널용 트렌치(224)의 상단부 영역(215)의 실리콘(Si)에 손상이 발생하였다. 이에 따라 본 발명의 실시예에서는 배리어막(216) 상에 감광막으로 이루어진 이온주입마스크막(218)을 형성하여 제2 식각공정을 수행함으로써 반도체 기판(200)과 인접하는 벌브 타입의 리세스 채널용 트렌치(224)의 상단부 영역(215)의 실리콘(Si)에 손상이 발생하는 것을 방지할 수 있다.
본 발명의 실시예에서는 제1 트렌치(214)를 형성한 다음에 채널이온주입공정, 예컨대 국부적 채널이온주입공정(LCI)를 수행하여 채널이 형성되는 제1 트렌치(214) 하단부에 이온주입층(220)을 형성한다. 계속해서 제2 트렌치(222)를 형성하여 제1 트렌치(214) 및 제2 트렌치(222)로 이루어지는 벌브 타입의 리세스 채널용 트렌치(224)를 형성한다. 결과적으로 이온주입층(220)은 이후 채널이 형성되는 벌브 타입의 리세스 채널용 트렌치(224)의 하단부에 위치하게 된다. 이에 따라 채널이 형성되는 영역에만 선택적으로 이온주입을 실시할 수 있어 이후 형성하는 소스/드레인 영역과 겹쳐지는 부분이 감소하여 전계가 낮아지게 되면서 리프레시 특성을 개선할 수 있다.
다음에 도 9를 참조하면, 벌브 타입의 리세스 채널용 트렌치(224) 상에 게이트 스택(234)을 형성하고, 불순물을 주입하여 소스/드레인 영역(236)을 형성한다. 여기서 게이트 스택(234)은 30-50Å 두께의 게이트 절연막패턴(226)과, 400-700Å 두께의 도핑된 폴리실리콘막으로 이루어진 도전막 패턴(228)과, 1000-1500Å 두께의 텅스텐실리사이드막으로 이루어진 금속막패턴(230) 및 2000-2500Å 두께의 하드마스크막패턴(232)을 포함하여 형성할 수 있다.
삭제
본 발명의 일 실시예에 따른 반도체 소자의 리세스 채널용 트렌치 형성방법은 이온주입층(220)이 벌브 타입의 리세스 채널용 트렌치(224)의 하단부의 반도체 기판(200) 내에 위치하도록 제1 트렌치(214)를 형성하고, 감광막으로 이루어진 이온주입마스크막(218) 및 배리어막(216)을 마스크막으로 국부적인 채널 이온주입(LCI)공정을 실시한다. 이에 따라 종래의 경우, 소스/드레인 영역(236)과 이온주입층(220)이 겹쳐지는(overlap) 부분이 감소함에 따라 전계가 증가하는 현상을 방지하여 리프레시 특성을 개선할 수 있다. 또한 벌브 타입의 리세스 채널용 트렌치 형성시 식각마스크를 이온주입공정에서 이용한 이온주입마스크막(218) 및 배리어막(216)을 사용할 수 있어 반도체 기판(200)이 손상되는 것을 방지할 수 있다.
도 10 내지 도 16은 본 발명의 다른 실시예에 따른 반도체 소자의 리세스 채널용 트렌치 형성방법을 설명하기 위하여 나타내 보인 도면들이다.
먼저 도 10을 참조하면, 소자분리막(302)으로 활성영역이 정의된 반도체 기판(300) 상에 버퍼막(304) 및 하드마스크막(306)을 형성한다. 여기서 소자분리막(302)의 형성은 본 발명의 일 실시예에서 상술하였으므로 여기서는 생략하기로 한다. 버퍼막(304)은 통상의 열공정을 이용한 산화막으로 형성할 수 있고, 하드마스크막(306)은 비정질 카본(amorphous carbon)막으로 2000-3000Å의 두께로 형성할 수 있다. 여기서 비정질 카본막은 실리콘(Si)보다 선택비가 높아 후속 제1 트렌치 형성을 위한 식각공정시 거의 제거되지 않아 후속 이온주입공정에서 국부적 채널이온주입공정(LCI)에서 이온주입마스크막으로 이용할 수 있다.
다음에 도 11을 참조하면, 하드마스크막(306) 상에 감광막을 도포 및 패터닝하여 하드마스크막(306)의 소정 영역을 노출하는 감광막 패턴(308)을 형성한다. 계속해서 감광막 패턴(308)을 이용하여 버퍼막(304)을 노출하는 하드마스크막 패턴(310)을 형성한다. 그리고 감광막 패턴(308)은 제거한다.
다음에 도 12를 참조하면, 하드마스크막 패턴(310)을 마스크로 반도체 기판(300)의 제1 영역(미도시함)을 노출하는 버퍼막 패턴(312)을 형성한다. 여기서 제1 영역은 이후 벌브 타입의 리세스 채널용 트렌치가 형성되는 영역이다. 계속해서 상기 하드마스크막 패턴(310) 및 버퍼막 패턴(312)을 마스크로 한 제1 식각공정을 실시하여 반도체 기판(300) 상에 제1 트렌치(314)를 형성한다. 여기서 제1 트렌치(314)는 벌브(bulb) 타입의 리세스 채널용 트렌치의 목(neck)부분에 해당하며, 400-1000Å의 깊이를 갖도록 건식식각을 이용하여 형성할 수 있다. 비정질 카본(amorphous carbon)막으로 이루어진 하드마스크막 패턴(310)을 식각마스크로 이용할 경우, 제1 식각공정을 진행하는 동안 하드마스크막 패턴(310)은 거의 제거되지 않기 때문에 후속 국부적 채널이온주입공정(LCI)에서 이온주입마스크막의 역할을 할 수 있다.
다음에 도 13을 참조하면, 하드마스크막 패턴(310) 및 버퍼막 패턴(312)을 이온주입마스크로 제1 트렌치(314) 하부의 반도체 기판(300) 내에 불순물을 주입하는 국부적 채널 이온주입공정(LCI)을 실시하여 이온주입층(316)을 형성한다. 국부적 채널 이온주입공정(LCI)은 20-30keV의 주입에너지와 2.0-5.0E13의 도즈량으로 불순물을 주입하여 수행할 수 있다. 이때, 국부적 채널 이온주입공정(LCI)은 이후 형성되는 제2 트렌치보다 깊은 위치에 이온주입층(316)이 위치하도록 수행하는 것이 바람직하다. 그리고 하드마스크막 패턴(310)은 제거한다.
삭제
다음에 도 14을 참조하면, 버퍼막 패턴(312)을 포함하는 반도체 기판(300) 전면에 배리어막(318)을 50-100Å의 두께로 형성한다. 여기서 배리어막(318)은 산화막 계열의 물질로 형성할 수 있고, 후속 진행하는 제2 식각공정에서 구 형상의 제2 트렌치의 측면이 과도하게 식각되는 것을 방지하여 반도체 기판(300)이 손상 받는 것을 역할을 한다.
다음에 도 15를 참조하면, 버퍼막 패턴(312) 및 배리어막(318)을 마스크로 한 제2 식각공정을 진행하여 제1 트렌치(314) 하단부에 구 형상의 제2 트렌치(320)를 형성하여, 제1 트렌치(314) 및 제2 트렌치(320)로 이루어지는 벌브 타입의 리세스 채널용 트렌치(322)를 형성한다. 여기서 제2 식각공정은 모든 방향으로 똑같은 속도로 식각되어 식각 후 곡면을 가지는 등방성 식각(isotropic etch)으로 진행하는 것이 바람직하다. 이때, 제2 트렌치(320)는 제1 트렌치(314)의 바닥으로부터 400-1000Å의 깊이를 갖도록 형성할 수 있다. 또한 등방성 식각을 진행하는 동안, 배리어막(318)은 구 형상의 제2 트렌치(320)의 측면이 과도하게 식각되는 것을 방지하여 반도체 기판(300)의 손상을 억제한다. 다음에 세정공정을 진행하여 상기 벌브 타입의 리세스 채널용 트렌치(322)상에 남아 있는 배리어막(318)을 제거한다.
본 발명의 실시예에서는 제1 트렌치(314)를 형성한 다음에 채널이온주입공정, 예컨대 국부적 채널이온주입공정(LCI)를 수행하여 채널이 형성되는 제1 트렌치(314) 하단부에 이온주입층(316)을 형성한다. 계속해서 제2 트렌치(320)를 형성하여 제1 트렌치(314) 및 제2 트렌치(320)로 이루어지는 벌브 타입의 리세스 채널용 트렌치(322)를 형성한다. 결과적으로 이온주입층(316)은 이후 채널이 형성되는 벌브 타입의 리세스 채널용 트렌치(322)의 하단부에 위치하게 된다. 이에 따라 채널이 형성되는 영역에만 선택적으로 이온주입을 실시할 수 있어 이후 형성하는 소스/드레인 영역과 겹쳐지는 부분이 감소하여 전계가 낮아지게 되면서 리프레시 특성을 개선할 수 있다.
다음에 도 16에 도시한 바와 같이, 벌브 타입의 리세스 채널용 트렌치(322) 상에 게이트 스택(332)을 형성하고, 불순물을 주입하여 소스/드레인 영역(334)을 형성한다. 여기서 게이트 스택(332)은 게이트절연막패턴(324), 도전막패턴(326), 금속막패턴(328) 및 하드마스크막패턴(330)을 포함하여 이루어진다.
본 발명에 따른 반도체 소자의 리세스 채널용 트렌치 형성방법은, 채널이 형성되는 트렌치 하단부의 반도체 기판 내에만 이온주입층이 형성되도록 국부적 채널이온주입공정(LCI)을 실시함으로써 소스/드레인 영역과 이온주입층이 겹쳐지는 부분이 최소화됨에 따라 전계가 증가하는 현상을 방지하여 리프레시 특성을 개선할 수 있다.
또한 비정질 카본막을 트렌치 형성을 위한 식각마스크로 이용할 경우, 식각공정을 진행하는 동안 거의 제거되지 않기 때문에 국부적 채널이온주입공정(LCI)에서 이온주입마스크막의 역할을 하여 국부적 채널이온주입공정(LCI)을 실시할 수 있다.
또한 배리어막과 감광막 패턴의 이중구조로 이루어진 하드마스크막을 이온주입마스크막으로 이용함으로써 벌브 타입의 리세스 채널용 트렌치 형성을 위한 식각공정시 반도체 기판에 발생하는 손상을 방지할 수 있다.
지금까지 설명한 바와 같이, 본 발명에 따른 반도체 소자의 리세스 채널용 트렌치 형성방법에 의하면, 채널 형성을 위한 이온주입공정시 채널이 형성되는 트렌치 하단부의 반도체 기판 내에만 이온주입층이 형성되는 국부적 채널이온주입공정을 실시함으로써 리프레시 특성을 향상시킬 수 있다.
또한, 배리어막과 감광막 패턴의 이중구조로 이루어진 하드마스크막을 이온주입마스크막으로 이용함으로써 벌브 타입의 리세스 채널용 트렌치 형성을 위한 식각공정시 반도체 기판에 발생하는 손상을 방지할 수 있다.

Claims (26)

  1. 반도체 기판 위에 트렌치가 형성되는 제1 영역을 노출시키는 하드마스크막 패턴을 형성하는 단계;
    상기 하드마스크막패턴을 마스크로 한 제1 식각공정을 진행하여 제1 트렌치를 형성하고, 상기 하드마스크막패턴은 제거하는 단계;
    상기 제1 트렌치를 포함하는 반도체 기판 상에 배리어막을 형성하는 단계;
    상기 배리어막 상에 상기 제1 트렌치를 노출하는 이온주입마스크막을 형성하는 단계;
    상기 이온주입마스크막 및 배리어막을 이용하여 상기 제1 트렌치 하부의 반도체 기판 내에 이온주입층을 형성하는 단계;
    상기 이온주입마스크막 및 배리어막을 마스크로 제2 식각공정을 진행하여 구 형상의 제2 트렌치를 형성하여 제1 트렌치 및 제2 트렌치로 이루어지는 벌브 타입의 리세스 채널용 트렌치를 형성하는 단계; 및
    상기 이온주입마스크막 및 배리어막을 제거하는 단계를 포함하는 반도체 소자의 리세스 채널용 트렌치 형성방법.
  2. 제1항에 있어서,
    상기 하드마스크막 패턴 형성 이전에 버퍼막 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 리세스 채널용 트렌치 형성방법.
  3. 제1항에 있어서,
    상기 하드마스크막패턴은 폴리실리콘막으로 형성하는 것을 특징으로 하는 반도체 소자의 리세스 채널용 트렌치 형성방법.
  4. 제1항에 있어서,
    상기 하드마스크막패턴은 800-1200Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 리세스 채널용 트렌치 형성방법.
  5. 제2항에 있어서,
    상기 버퍼막패턴은 산화막으로 형성하는 것을 특징으로 하는 반도체 소자의 리세스 채널용 트렌치 형성방법.
  6. 제1항에 있어서,
    상기 이온주입마스크막은 감광막을 포함하는 것을 특징으로 하는 반도체 소자의 리세스 채널용 트렌치 형성방법.
  7. 제1항에 있어서,
    상기 제1 트렌치는 400-1000Å의 깊이를 갖는 것을 특징으로 하는 반도체 소자의 리세스 채널용 트렌치 형성방법.
  8. 제1항에 있어서,
    상기 배리어막은 고온열산화막(HTO)을 포함하는 것을 특징으로 하는 반도체 소자의 리세스 채널용 트렌치 형성방법.
  9. 제1항에 있어서,
    상기 배리어막은 30-70Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 리세스 채널용 트렌치 형성방법.
  10. 제1항에 있어서,
    상기 이온주입층은 상기 벌브 타입의 리세스 채널용 트렌치 하부의 반도체 기판 내에 불순물을 주입하는 국부적 채널이온주입공정(LCI)으로 실시하는 것을 특징으로 하는 반도체 소자의 리세스 채널용 트렌치 형성방법.
  11. 제1항에 있어서,
    상기 이온주입층은 5-7°의 틸트 각도로 0° 및 180°의 회전방향으로 실시하는 국부적 채널이온주입공정으로 형성하는 것을 특징으로 하는 반도체 소자의 리세스 채널용 트렌치 형성방법.
  12. 제1항에 있어서,
    상기 이온주입층은 상기 제1 트렌치의 바닥으로부터 400-1000Å의 깊이에 위치하도록 형성하는 것을 특징으로 하는 반도체 소자의 리세스 채널용 트렌치 형성방법.
  13. 제1항에 있어서,
    상기 구 형상의 제2 트렌치는 상기 제1 트렌치의 바닥으로부터 400-1000Å의 깊이로 형성하는 것을 특징으로 하는 반도체 소자의 리세스 채널용 트렌치 형성방법.
  14. 제1항에 있어서,
    상기 제2 식각공정은 등방성식각을 이용하는 것을 특징으로 하는 반도체 소자의 리세스 채널용 트렌치 형성방법.
  15. 반도체 기판 위에 트렌치가 형성되는 제1 영역을 노출시키는 하드마스크막 패턴을 형성하는 단계;
    상기 하드마스크막패턴을 마스크로 한 제1 식각공정을 진행하여 제1 트렌치를 형성하는 단계;
    상기 하드마스크막패턴을 이용하여 상기 제1 트렌치 하부의 반도체 기판 내에 이온주입층을 형성하고, 상기 하드마스크막패턴은 제거하는 단계;
    상기 반도체 기판 전면에 배리어막을 형성하는 단계;
    상기 배리어막을 마스크로 제2 식각공정을 진행하여 구 형상의 제2 트렌치를 형성하여 제1 트렌치 및 제2 트렌치로 이루어지는 벌브 타입의 리세스 채널용 트렌치를 형성하는 단계; 및
    상기 배리어막을 제거하는 단계를 포함하는 반도체 소자의 리세스 채널용 트렌치 형성방법.
  16. 제15항에 있어서,
    상기 하드마스크막 패턴 형성 이전에 버퍼막 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 리세스 채널용 트렌치 형성방법.
  17. 제15항에 있어서,
    상기 하드마스크막패턴은 비정질 카본막으로 형성하는 것을 특징으로 하는 반도체 소자의 리세스 채널용 트렌치 형성방법.
  18. 제17항에 있어서,
    상기 비정질 카본막은 2000-3000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 리세스 채널용 트렌치 형성방법.
  19. 제16항에 있어서,
    상기 버퍼막은 산화막으로 형성하는 것을 특징으로 하는 반도체 소자의 리세스 채널용 트렌치 형성방법.
  20. 제15항에 있어서,
    상기 제1 트렌치는 400-1000Å의 깊이를 갖는 것을 특징으로 하는 반도체 소자의 리세스 채널용 트렌치 형성방법.
  21. 제15항에 있어서,
    상기 이온주입층은 상기 벌브 타입의 리세스 채널용 트렌치 하부의 반도체 기판 내에 수직방향으로 불순물을 주입하는 국부적 채널이온주입공정(LCI)으로 실시하는 것을 특징으로 하는 반도체 소자의 리세스 채널용 트렌치 형성방법.
  22. 제15항에 있어서,
    상기 이온주입층은 상기 제1 트렌치의 바닥으로부터 400-1000Å의 깊이에 위치하도록 형성하는 것을 특징으로 하는 반도체 소자의 리세스 채널용 트렌치 형성방법.
  23. 제21항에 있어서,
    상기 국부적 채널이온주입공정은 20-30KeV의 주입에너지와, 2.0-5.0E13 ions/㎠의 도즈량으로 불순물을 주입하여 수행하는 것을 특징으로 하는 반도체 소자의 리세스 채널용 트렌치 형성방법.
  24. 제15항에 있어서,
    상기 배리어막은 50-100Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 리세스 채널용 트렌치 형성방법.
  25. 제15항에 있어서,
    상기 구 형상의 제2 트렌치는 상기 제1 트렌치의 바닥으로부터 400-1000Å의 깊이로 형성하는 것을 특징으로 하는 반도체 소자의 리세스 채널용 트렌치 형성방법.
  26. 제15항에 있어서,
    상기 제2 식각공정은 등방성식각을 이용하는 것을 특징으로 하는 반도체 소자의 리세스 채널용 트렌치 형성방법.
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